JP5926388B2 - サンプルホールド回路、a/d変換器およびサンプルホールド回路のキャリブレーション方法 - Google Patents
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Description
このパイプライン型A/D変換器10は、図7に示すように、Stage1からStageNまで、N段の単位ブロック100(1)〜100(N)が縦続接続されてなる。
図7に示すように、StageIは、SSH(サブサンプルホールド)回路101と、SADC(サブADコンバータ)回路102と、DAC(D/Aコンバータ)回路103と、加算器104と、を含んで構成される。
StageIのSSH回路101は、前段の単位ブロックStageI−1から出力されるアナログ出力信号ResidueI−1を取り込む。
DAC回路103はSADC回路102からのデジタル信号DigitalIに対応するアナログ信号を生成し、加算器104に出力する。
ところで、一般的にSSH回路101、DAC回路103および加算器104は、一つのオペアンプと容量CAPとの組み合わせで構成される。このオペアンプと容量CAPとを組み合わせて構成される回路を、Multiple DAC(MDAC:乗算型デジタルアナログコンバータ)105と呼ぶ。
図8において、(a)は、サンプルフェーズ(SamplingPhase)における回路構成を示し、(b)は、ホールドフェーズ(HoldingPhase)における回路構成を示す。MDAC105は、変換クロック信号CLKに応じて図示しないスイッチなどを切り替えることによって、サンプルフェーズには図8(a)の回路を実現し、ホールドフェーズには図8(b)の回路を実現する。なお、図8(a)中の「CsI」の変数Iは、StageIを構成するCsであることを意味する。
なお、ここでは、サンプリングキャパシタCsIを構成する複数の単位容量の一部を、容量Cfおよび容量Crとして用いる場合について説明したがこれに限定されるものではない。例えば、サンプリングキャパシタCsIを構成する複数の単位容量をそのまま容量Crとして用い、容量Cfは別途設けるように構成してもよい。
このとき、MDAC−AMP11のDC(直流)ゲインを「a0」とすると、MDAC−AMP11の反転入力端の電圧Vaは、MDAC−AMP11の出力端の電圧Voutを用いて、次式(1)で表すことができる。
Va=−(1/a0)×Vout ……(1)
CsI×Vin
=Cf(Vout−Va)+Cr(0−Va)+Cp(0−Va)
……(2)
Vout
=(CsI/Cf)×{1/(1+1/(a0×f))}×Vin
……(3)
f=Cf/(Cr+Cf+Cp) ……(4)
式(3)で表される伝達関数において、入出力特性が理想的な場合には、式(3)は次式(5)と表すことができる。
Vout=(CsI/Cf)×Vin ……(5)
実際には、DCGain「a0」は必要な精度に応じて大きくすることになる。
一般的にAMPのDCGainを上げるためには多段化やカスコード化する必要がある。そのため、良好な安定性を保つことが難しくなったり出力振幅に制限を受けたりすることが問題となる。
この問題を解決するため、DCGain「a0」を大きくしなくても高いゲイン特性を得る方法として、Summing Point Monitoring(以下、SPMという。)という手法が考案されている。
この回路は、Summing Pointの電圧Vaを一度容量Ce1でSampling(加算)した後に、AMPのフィードバック回路を使用して、容量Ce1およびCe2の比でf′を作っている。ここでCp′はGain−AMP12の入力端につく寄生容量を表す。
図9(c)は、SPMを実現するための具体的な回路の別の一例である(例えば、非特許文献1参照)。
この回路は、容量Ce1でサンプリングした後に、容量Ce2で転送する。
本発明はこのような課題に鑑みて、ノイズの小さいサンプルホールド回路、A/D変換器およびサンプルホールド回路のキャリブレーション方法を提供することにある。
前記差動対は、入力端が前記サミングポイントに接続され、出力端が前記次段のサンプルホールド回路に含まれるサンプリングキャパシタに接続されていてよい。
前記差動対は、第1および第2のMOSトランジスタ(例えば図3の、MOSトランジスタMx1およびMx2)を含んでいてよい。
前記負荷部は、前記第1および第2のMOSトランジスタにそれぞれ縦続接続される第3および第4のMOSトランジスタ(例えば図3の、MOSトランジスタMy1およびMy2)を含んでいてよい。
前記第1から第4のMOSトランジスタは、同種のMOSトランジスタからなっていてよい。
前記第2の可変電流部は、前記負荷部に並列接続される第1および第2の電流源(例えば図4の、電流源I1およびI2)を含み、当該各電流源は第6および第7のMOSトランジスタを含んでいてよい。
前記第1および第2の可変電流部の電流の少なくとも1つを制御する制御部(例えば図5の、DAC23)を備えていてよい。
前記増幅部は非離散型ゲインアンプであってよい。
前記増幅部はキャップレスのゲインアンプであってよい。
前記増幅部はゲインを変化させることが可能であってよい。
前記増幅部は、出力端が次段のサンプルホールド回路に含まれるサンプリングキャパシタ(例えば図2の、サンプリングキャパシタCsI+1)に接続可能であってよい。
本発明の他の態様は、サンプリングキャパシタと、第1のアンプと、入力端が前記第1のアンプの入力端に接続可能である増幅部と、を備え、前記第1のアンプの入力端と前記増幅部の入力端は、前記サンプリングキャパシタに接続されるサンプルホールド回路を用いてなることを特徴とするA/D変換器、である。
本発明の他の態様は、ランダム変数(例えば図5のPN)を所定電圧(例えば図5のVcal)に乗算し、前記乗算により得た乗算信号を入力信号(例えば図5のVin)に加算し、前記加算により得たアナログ信号(例えば図5のVin(ADC))をサンプルホールド回路(例えば図5の、パイプライン型A/D変換器1に含まれるMDAC110)に入力し、前記加算により得たアナログ信号を、前記サンプルホールド回路を通してアナログデジタル変換し、前記サンプルホールド回路から出力されるデジタル信号(例えば図5のVout(ADC))から前記乗算信号相当のデジタル信号を差し引き、差し引いた結果に前記ランダム変数を乗算して乗算結果をエラー信号(例えば図5のVerr)とし、当該エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプ(例えば図2の、Gain−AMP12)のゲインを調整することを特徴とするサンプルホールド回路のキャリブレーション方法、である。
前記ランダム変数は1または−1からなるものであってよい。
前記所定電圧は、前記サンプルホールド回路に必要な入力振幅やキャリブレーションにかかる時間に基づいて設定されるものであってよい。
前記ランダム変数は1または−1からなるものであってよい。
前記所定電圧は、前記サンプルホールド回路に必要な入力振幅やキャリブレーションにかかる時間に基づいて設定されるものであってよい。
また、比較的簡易な構成でゲインアンプを実現することができるため、消費電力を低減することができるとともに、第1のアンプのゲイン特性を低く抑えることができ、すなわち第1のアンプも簡単な構成とすることができるため、電源電圧を小さくすることができ、その分消費電力を抑制することができる。
図1は、パイプライン型A/D変換器(以下、A/D変換器という。)1の一例を示す概念図である。本実施形態では、本願発明におけるサンプルホールド回路を、このパイプライン型A/D変換器1を構成する乗算型DAコンバータ(以下、MDACという。)110に適用したものである。
A/D変換器1は、図7に示したパイプライン型A/D変換器10と比較して、MDAC105の代わりに、MDAC110を備えるところが異なる。なお、図7に示したパイプライン型A/D変換器10と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
SPMを用いたMDAC110は、図2に示すように、図8に示す通常のMDAC105に対してSumming Point(加算点)と呼ばれるMDAC−AMP11の入力端の電圧VaをモニタするためのゲインアンプであるGain−AMP12を使用する点に特徴がある。
Vout(MDAC)
=(CsI/Cf)×{1/(1+1/(a0×f))}×Vin
……(6)
Vout(SPM)
=(1/f′)×Va
=−1/(a0×f′)×Vout(MDAC) ……(7)
Vout
=Vout(MDAC)−Vout(SPM)
=Vout(MDAC)+1/(a0×f′)×Vout(MDAC)
=(CsI/Cf)×{1/(1+1/(a0×f))}
×{1+1/(a0×f′)}×Vin ……(8)
Vout=(CsI/Cf)×Vin ……(9)
式(9)から、SPMを用いたMDAC110における単位ブロックStageIの出力Voutは、MDAC−AMP11のDCGain「a0」によらないことがわかる。すなわち、DCGain「a0」が低い場合であっても高いゲイン特性を保つことが可能となる。
ここで、本発明におけるパイプライン型A/D変換器1は、Stage1(100(1))については、MDACとして、図2に示すSPMを用いたMDAC110を搭載し、且つそのGain−AMP12として、図3に示すGain−AMPを用いている。Stage2〜N(100(2)〜100(N))については、図8に示す、Gain−AMP12を持たないMDAC105を搭載している。
なお、これに限るものではなく、全てのStage1〜N(100(1)〜100(N))またはいずれか複数のStageについて、MDACとして図2に示すSPMを用いたMDAC110を搭載し、且つそのGain−AMP12として図3に示すGain−AMPを用いることも可能である。
また、MOSトランジスタMy1およびMx1の接続点がGain−AMP12の一方の出力端Poutとなり、さらにMOSトランジスタMy1と並列に電流源I1が接続される。同様に、MOSトランジスタMy2およびMx2の接続点がGain−AMP12の他方の出力端Noutとなり、さらにMOSトランジスタMy2と並列に電流源I2が接続される。つまり、Gain−AMP12は、非離散型のゲインアンプであり、スイッチトキャパシタなどをもたない、キャップレスのゲインアンプである。
また、MOSトランジスタMy1およびMy2のゲートは、それぞれMOSトランジスタが飽和領域に入るのに十分な固定電圧Vb1、Vb2に接続される。
図3に示すGain−AMP12のゲインは、MOSトランジスタMx1およびMx2の相互コンダクタンスをそれぞれgmx、MOSトランジスタMy1およびMy2の相互コンダクタンスをそれぞれgmyとすると、次式(10)で表すことができる。
1/f′=gmx/gmy ……(10)
なお、電流源I1、I2、I3は、図4に示すように、それぞれMOSトランジスタで構成することもできる。
電流源I3をMOSトランジスタで構成すると、電源VDDの電源電圧から接地GNDまで3つのMOSトランジスタで接続される単純な増幅器が構成されるため、入出力振幅に電源電圧やMOSトランジスタの動作点などの制限をうけにくいという効果を得ることができる。
gm=2×{K×(W/L)×i}1/2 ……(11)
路の一例を示す概略構成図である。
図5において、パイプライン型A/D変換器1は、前述のように、図1に示すパイプライン型A/D変換器1を構成するMDACにおいてSTAGE1では、MDACとして図2に示すSPMを用いたMDAC110を搭載し、そのGain−AMP12として、図3に示すGain−AMPを用いている。
Vout(ADC)=(1−α)×Vin(ADC) ……(12)
α=Cf/Cs×(1/a0)×(1/f−1/f′)……(13)
ここで、「1」か「−1」からなるランダム変数PNを、ある電圧Vcalに乗じた信号PN×Vcalをアナログ信号からなる入力信号Vinに加算し、加算したアナログ信号Vin(ADC)をパイプライン型A/D変換器1に入力する。前記電圧Vcalは、例えば必要な入力振幅や補正にかかる時間に基づいて設定すればよい。
Vout=Vin−α×(Vin+PN×Vcal) ……(14)
PN×Vout
=PN×Vin(1−α)−αVcal ……(15)
PN×Vout=−αVcal ……(16)
ここで、アキュームレータ(accumulator)21と、長期的に信号PN×Vout(=−α×Vcal=Verr)を検出するアップダウンカウンタ(up/dn counter)22と、DAC(D/Aコンバータ)23と、を使って、Verr(エラー信号)がゼロになるように、パイプライン型A/D変換器1を構成するMDAC110のGain−AMP12のゲインを調整する。
以上のようにGain−AMP12のゲインを調整すると、α=0となる。
したがって、α=0を(14)式に代入すると、(14)式はVout=Vinとなる。すなわち、入力信号Vinを理想的にアナログデジタル変換したことと等価になる。
また、MDAC−AMP11のDCgain「a0」が比較的小さい場合であっても的確にアナログデジタル変換を行うことができるため、MDAC−AMP11のDCgain「a0」を小さく抑えることができる。そのため、MDAC−AMP11の構成も単純な構成にすることができ、すなわち、電源電圧を小さくすることができるため、さらに消費電力を抑えることも可能である。
また、MOSトランジスタMx1およびMy1の接続点がGain−AMP12の一方の出力端Poutとなり、さらにMOSトランジスタMy1と並列に電流源I1が接続される。同様に、MOSトランジスタMx2およびMy2の接続点がGain−AMP12の他方の出力端Noutとなり、さらにMOSトランジスタMy2と並列に電流源I2が接続される。
これら入力端Pin/Ninは、図2におけるGain−AMP12の入力端に該当しSumming Pointに接続される。
さらに、出力端PoutおよびNoutは、図2におけるGain−AMP12の出力端に該当し次段のサンプリングキャパシタCsI+1に接続される。
以上の構成とすることによって、Gain−AMP12をNチャネル型MOSトランジスタで構成した場合と同等の作用効果を得ることができる。
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
11 MDAC−AMP
12 Gain−AMP
21 アキュームレータ(accumulator)
22 アップダウンカウンタ(up/dn counter)
23 DAC(DAコンバータ)
110 乗算型デジタルアナログコンバータ
Mx1、Mx2、My1、My2 MOSトランジスタ
I1、I2、I3 電流源
Claims (27)
- サンプリングキャパシタおよび当該サンプリングキャパシタが入力端に接続される第1のアンプを有するとともに、前記第1のアンプに接続される第2のアンプを備え、
当該第2のアンプは、
差動対と、
当該差動対に接続される負荷部と、
前記差動対または前記負荷部の少なくともひとつに電流を供給する可変電流部と、
を有し、
ホールドフェーズに、前記第1のアンプの入力端における前記サンプリングキャパシタの接続点であるサミングポイントの電圧をモニタすることを特徴とするサンプルホールド回路。 - 前記第2のアンプは、前記サミングポイントの電圧のモニタ結果を次段のサンプルホールド回路に含まれるサンプリングキャパシタに供給することを特徴とする請求項1に記載のサンプルホールド回路。
- 前記差動対は、入力端が前記サミングポイントに接続され、出力端が前記次段のサンプルホールド回路に含まれるサンプリングキャパシタに接続されることを特徴とする請求項2に記載のサンプルホールド回路。
- 前記可変電流部は、
前記差動対に電流を供給する第1の可変電流部と、
前記負荷部に流れる電流を調整する第2の可変電流部と、
を備えることを特徴とする請求項1から請求項3のいずれか1項に記載のサンプルホールド回路。 - 前記差動対は、第1および第2のMOSトランジスタを含むことを特徴とする請求項1から請求項4のいずれか1項に記載のサンプルホールド回路。
- 前記負荷部は、前記第1および第2のMOSトランジスタにそれぞれ縦続接続される第3および第4のMOSトランジスタを含むことを特徴とする請求項5に記載のサンプルホールド回路。
- 前記第1から第4のMOSトランジスタは、同種のMOSトランジスタからなることを特徴とする請求項6に記載のサンプルホールド回路。
- 前記第1の可変電流部は第5のMOSトランジスタを含むことを特徴とする請求項4に記載のサンプルホールド回路。
- 前記第2の可変電流部は、前記負荷部に並列接続される第1および第2の電流源を含み、
当該各電流源は第6および第7のMOSトランジスタを含むことを特徴とする請求項4に記載のサンプルホールド回路。 - 前記第1および第2の可変電流部の電流の少なくとも1つを制御する制御部を備えることを特徴とする請求項4に記載のサンプルホールド回路。
- サンプリングキャパシタと、
第1のアンプと、
入力端が前記第1のアンプの入力端に接続可能である増幅部と、
を備え、
前記第1のアンプの入力端と前記増幅部の入力端は、前記サンプリングキャパシタに接続され、
前記第1のアンプの出力端が、次段のサンプルホールド回路に含まれるサンプリングキャパシタの一端に接続可能であり、前記増幅部の出力端が前記次段のサンプルホールド回路に含まれるサンプリングキャパシタの他端に接続可能であることを特徴とするサンプルホールド回路。 - 前記増幅部は非離散型ゲインアンプであることを特徴とする請求項11に記載のサンプルホールド回路。
- 前記増幅部はキャップレスのゲインアンプであることを特徴とする請求項11に記載のサンプルホールド回路。
- 前記増幅部はゲインを変化させることが可能であることを特徴とする請求項11から請求項13のいずれか1項に記載のサンプルホールド回路。
- 前記増幅部は、出力端が次段のサンプルホールド回路に含まれるサンプリングキャパシタに接続可能であることを特徴とする請求項11から請求項14のいずれか1項に記載のサンプルホールド回路。
- 請求項1から請求項15のいずれか1項に記載のサンプルホールド回路を用いてなることを特徴とするA/D変換器。
- サンプリングキャパシタと、
第1のアンプと、
入力端が前記第1のアンプの入力端に接続可能である増幅部と、
を備え、
前記第1のアンプの入力端と前記増幅部の入力端は、前記サンプリングキャパシタに接続されるサンプルホールド回路を用いてなることを特徴とするA/D変換器。 - ランダム変数を所定電圧に乗算し、
前記乗算により得た乗算信号を入力信号に加算し、
前記加算により得たアナログ信号をサンプルホールド回路に入力し、
前記加算により得たアナログ信号を、前記サンプルホールド回路を通してアナログデジタル変換し、
前記サンプルホールド回路から出力されるデジタル信号から前記乗算信号相当のデジタル信号を差し引き、
差し引いた結果に前記ランダム変数を乗算して乗算結果をエラー信号とし、
当該エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整する
ことを特徴とするサンプルホールド回路のキャリブレーション方法。 - 前記ゲインアンプのゲインの調整は、
前記エラー信号を積算し、
前記積算した値が負値の時には前記ゲインアンプのゲインを小さくする指令信号を出力し、
前記積算した値が正値の時には前記ゲインを大きくする指令信号を出力し、
前記指令信号に応じて前記ゲインを調整する
ことを特徴とする請求項18に記載のサンプルホールド回路のキャリブレーション方法。 - 前記ランダム変数は1または−1からなることを特徴とする請求項18または19に記載のサンプルホールド回路のキャリブレーション方法。
- 前記所定電圧は、前記サンプルホールド回路に必要な入力振幅やキャリブレーションにかかる時間に基づいて設定されることを特徴とする請求項18から請求項20のいずれか1項に記載のサンプルホールド回路のキャリブレーション方法。
- サンプルホールド回路は閾値を有し、前記閾値をランダム変数で変動させた前記サンプルホールド回路にアナログ信号を入力し、
前記サンプルホールド回路を通して前記アナログ信号をアナログデジタル変換し、
前記ランダム変数を前記サンプルホールド回路から出力されるデジタル信号に乗じて乗算結果をエラー信号とし、
前記エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整する
ことを特徴とするサンプルホールド回路のキャリブレーション方法。 - ランダム変数を所定電圧に乗算するステップと、
前記乗算により得た乗算信号を入力信号に加算するステップと、
前記加算により得たアナログ信号をサンプルホールド回路に入力するステップと、
前記加算により得たアナログ信号を、前記サンプルホールド回路を通してアナログデジタル変換するステップと、
前記サンプルホールド回路から出力されるデジタル信号から前記乗算信号相当のデジタル信号を差し引くステップと、
差し引いた結果に前記ランダム変数を乗算して乗算結果をエラー信号とするステップと、
当該エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整する調整ステップと、
を備えることを特徴とするサンプルホールド回路のキャリブレーション方法。 - 前記調整ステップは、
前記エラー信号を積算するステップと、
前記積算した値が負値の時には前記ゲインアンプのゲインを小さくする指令信号を出力し、前記積算した値が正値の時には前記ゲインを大きくする指令信号を出力するステップと、
前記指令信号に応じて前記ゲインを調整するステップと、
を備えることを特徴とする請求項23に記載のサンプルホールド回路のキャリブレーション方法。 - 前記ランダム変数は1または−1からなることを特徴とする請求項23または請求項24に記載のサンプルホールド回路のキャリブレーション方法。
- 前記所定電圧は、前記サンプルホールド回路に必要な入力振幅やキャリブレーションにかかる時間に基づいて設定されることを特徴とする請求項23から請求項25のいずれか1項に記載のサンプルホールド回路のキャリブレーション方法。
- サンプルホールド回路は閾値を有し、前記閾値をランダム変数で変動させたサンプルホールド回路にアナログ信号を入力するステップと、
前記サンプルホールド回路を通して前記アナログ信号をアナログデジタル変換するステップと、
前記ランダム変数を前記サンプルホールド回路から出力されるデジタル信号に乗じて乗算結果をエラー信号とするステップと、
前記エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整するステップと、
を備えることを特徴とするサンプルホールド回路のキャリブレーション方法。
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