JP5926388B2 - サンプルホールド回路、ａ／ｄ変換器およびサンプルホールド回路のキャリブレーション方法 - Google Patents

Description

本発明は、サンプルホールド回路に関し、より詳細には、オペアンプによる増幅を利用して入力信号を出力変換するための回路（例えば、パイプライン型Ａ／Ｄ変換器やΔΣＡ／Ｄ変換器など）に関する。

サンプルホールド回路を利用した回路としてパイプライン型Ａ／Ｄ変換器が挙げられる。このパイプライン型Ａ／Ｄ変換器１０として、例えば図７に示す回路が知られている（例えば特許文献１参照）。
このパイプライン型Ａ／Ｄ変換器１０は、図７に示すように、Ｓｔａｇｅ１からＳｔａｇｅＮまで、Ｎ段の単位ブロック１００（１）〜１００（Ｎ）が縦続接続されてなる。

各単位ブロック１００（１）〜１００（Ｎ）は同一構成を有するので、ここでは、ＳｔａｇｅＩ（単位ブロック１００（Ｉ））の構成について説明する。
図７に示すように、ＳｔａｇｅＩは、ＳＳＨ（サブサンプルホールド）回路１０１と、ＳＡＤＣ（サブＡＤコンバータ）回路１０２と、ＤＡＣ（Ｄ／Ａコンバータ）回路１０３と、加算器１０４と、を含んで構成される。
ＳｔａｇｅＩのＳＳＨ回路１０１は、前段の単位ブロックＳｔａｇｅＩ−１から出力されるアナログ出力信号ＲｅｓｉｄｕｅＩ−１を取り込む。

ＳＡＤＣ回路１０２はＳＳＨ回路１０１で取り込んだアナログ出力信号ＲｅｓｉｄｕｅＩ−１をデジタル信号ＤｉｇｉｔａｌＩにＡ／Ｄ変換するものである。このデジタル信号ＤｉｇｉｔａｌＩは、ＳｔａｇｅＩの出力信号（ＤｉｇｉｔａｌＩ）として出力される。なお、このＳＡＤＣ回路１０２から出力されるデジタル信号ＤｉｇｉｔａｌＩは、各Ｓｔａｇｅ１〜ＳｔａｇｅＮのＳＡＤＣ回路１０２から出力されるデジタル信号ＤｉｇｉｔａｌＩとともに、所定の規則で足し合わされ、その結果が、Ａ／Ｄ変換の結果を表すデジタル出力信号として出力される。
ＤＡＣ回路１０３はＳＡＤＣ回路１０２からのデジタル信号ＤｉｇｉｔａｌＩに対応するアナログ信号を生成し、加算器１０４に出力する。

加算器１０４はＳＳＨ回路１０１で取り込んだアナログ信号からＤＡＣ回路１０３で生成されたアナログ信号を差し引き、その減算結果であるアナログ信号を、残余信号であるＲｅｓｉｄｕｅＩとして次段の単位ブロックＳｔａｇｅＩ＋１に出力するようになっている。この際、加算器１０４で差し引いて得た残余信号としてのアナログ信号（ＲｅｓｉｄｕｅＩ）を、所定倍に増幅することで、次段の単位ブロックＳｔａｇｅＩ＋１の要求精度を上げずに、同一の単位ブロック（Ｓｔａｇｅ）構成によりＡ／Ｄ変換することが可能となり、高精度のＡ／Ｄ変換を実現する。
ところで、一般的にＳＳＨ回路１０１、ＤＡＣ回路１０３および加算器１０４は、一つのオペアンプと容量ＣＡＰとの組み合わせで構成される。このオペアンプと容量ＣＡＰとを組み合わせて構成される回路を、Ｍｕｌｔｉｐｌｅ ＤＡＣ（ＭＤＡＣ：乗算型デジタルアナログコンバータ）１０５と呼ぶ。

図８は、ＭＤＡＣ１０５の一例を示す概略構成図である。
図８において、（ａ）は、サンプルフェーズ（ＳａｍｐｌｉｎｇＰｈａｓｅ）における回路構成を示し、（ｂ）は、ホールドフェーズ（ＨｏｌｄｉｎｇＰｈａｓｅ）における回路構成を示す。ＭＤＡＣ１０５は、変換クロック信号ＣＬＫに応じて図示しないスイッチなどを切り替えることによって、サンプルフェーズには図８（ａ）の回路を実現し、ホールドフェーズには図８（ｂ）の回路を実現する。なお、図８（ａ）中の「ＣｓＩ」の変数Ｉは、ＳｔａｇｅＩを構成するＣｓであることを意味する。

図８に示すように、ＭＤＡＣ１０５は、同じ大きさの単位容量が並列に組み合わされてなるサンプリングキャパシタＣｓＩと、オペアンプからなるＭＤＡＣ−ＡＭＰ１１とＭＤＡＣ−ＡＭＰ１１の入力端に存在する寄生容量Ｃｐとから構成される。ＭＤＡＣ１０５は、入力される変換クロック信号ＣＬＫに応じてサンプルフェーズ（図８（ａ））およびホールドフェーズ（図８（ｂ））を交互に実現するように動作する。

サンプルフェーズ（図８（ａ））では、前段の単位ブロックＳｔａｇｅＩ−１のアナログ出力信号ＲｅｓｉｄｕｅＩ−１をサンプリングキャパシタＣｓＩに充電する。すなわち、サンプリングキャパシタＣｓＩの一端にアナログ出力信号ＲｅｓｉｄｕｅＩ−１を入力し、他端は、ＭＤＡＣ−ＡＭＰ１１の反転入力端子に接続する。このとき、ＭＤＡＣ−ＡＭＰ１１の入力端および出力端はグランドレベルにショートしておく。寄生容量Ｃｐも同様にグランドレベルにショートされることになる。

一方、ホールドフェーズ（図８（ｂ））ではＭＤＡＣ−ＡＭＰ１１の出力端と反転入力端とを容量Ｃｆを介して接続する。また、容量Ｃｒは、図７のＳＡＤＣ回路１０２から出力されたデジタル信号ＤｉｇｉｔａｌＩに応じて、容量Ｃｒを構成する複数の単位容量それぞれを、「＋Ｖｒ」、「０」、「−Ｖｒ」のいずれかに接続する。すなわち、容量Ｃｒの一端は「＋Ｖｒ」、「０」、「−Ｖｒ」のいずれかに接続し、他端はＭＤＡＣ−ＡＭＰ１１の反転入力端に接続する。

前記容量Ｃｆおよび容量Ｃｒはそれぞれ前記サンプリングキャパシタＣｓＩを構成する複数の単位容量のうちの一部で構成される。すなわちサンプリングキャパシタＣｓＩは、ホールドフェーズでは、サンプリングキャパシタＣｓＩを構成する単位容量の一部がＭＤＡＣ−ＡＭＰ１１の出力端および反転入力端間を接続する容量Ｃｆとして用いられ、残りの単位容量が容量Ｃｒとして用いられる。
なお、ここでは、サンプリングキャパシタＣｓＩを構成する複数の単位容量の一部を、容量Ｃｆおよび容量Ｃｒとして用いる場合について説明したがこれに限定されるものではない。例えば、サンプリングキャパシタＣｓＩを構成する複数の単位容量をそのまま容量Ｃｒとして用い、容量Ｃｆは別途設けるように構成してもよい。

ＭＤＡＣ−ＡＭＰ１１の出力は、次段の単位ブロックＳｔａｇｅＩ＋１を構成するＭＤＡＣ１０５のサンプリングキャパシタＣｓＩ＋１に接続され、ＳｔａｇｅＩのＭＤＡＣ−ＡＭＰ１１の出力が、アナログ出力信号ＲｅｓｉｄｕｅＩとして、次段のサンプリングキャパシタＣｓＩ＋１に出力される。また、ＭＤＡＣ−ＡＭＰ１１の非反転入力端はグランドレベルに維持される。
このとき、ＭＤＡＣ−ＡＭＰ１１のＤＣ（直流）ゲインを「ａ０」とすると、ＭＤＡＣ−ＡＭＰ１１の反転入力端の電圧Ｖａは、ＭＤＡＣ−ＡＭＰ１１の出力端の電圧Ｖｏｕｔを用いて、次式（１）で表すことができる。
Ｖａ＝−（１／ａ０）×Ｖｏｕｔ ……（１）

例えば、容量Ｃｒを構成する単位容量につながる電圧が全て零の場合、サンプルフェーズとホールドフェーズとにおける容量に蓄えられた電荷保存則から次式（２）が成り立つ。
ＣｓＩ×Ｖｉｎ
＝Ｃｆ（Ｖｏｕｔ−Ｖａ）＋Ｃｒ（０−Ｖａ）＋Ｃｐ（０−Ｖａ）
……（２）

前記（１）および（２）式から、ホールドフェーズにおける、ＭＤＡＣ−ＡＭＰ１１の出力ＲｅｓｉｄｕｅＩすなわち、ＭＤＡＣ１０５の出力Ｖｏｕｔは、次式（３）で表すことができる。
Ｖｏｕｔ
＝（ＣｓＩ／Ｃｆ）×｛１／（１＋１／（ａ０×ｆ））｝×Ｖｉｎ
……（３）

ここで、（３）式中の、「ａ０」は前述のようにＭＤＡＣ−ＡＭＰ１１のＤＣ（直流）ゲインを表す。また、「ｆ」は、ＭＤＡＣ−ＡＭＰ１１のフィードバックファクタと呼ばれ、各容量Ｃｒ、Ｃｆ、Ｃｐを用いて、次式（４）で表すことができる。
ｆ＝Ｃｆ／（Ｃｒ＋Ｃｆ＋Ｃｐ） ……（４）
式（３）で表される伝達関数において、入出力特性が理想的な場合には、式（３）は次式（５）と表すことができる。
Ｖｏｕｔ＝（ＣｓＩ／Ｃｆ）×Ｖｉｎ ……（５）

（３）および（５）式から、理想的な入出力特性を得るためには、ＭＤＡＣ−ＡＭＰ１１のＤＣＧａｉｎ「ａ０」は無限大まで大きい必要があることがわかる。
実際には、ＤＣＧａｉｎ「ａ０」は必要な精度に応じて大きくすることになる。
一般的にＡＭＰのＤＣＧａｉｎを上げるためには多段化やカスコード化する必要がある。そのため、良好な安定性を保つことが難しくなったり出力振幅に制限を受けたりすることが問題となる。
この問題を解決するため、ＤＣＧａｉｎ「ａ０」を大きくしなくても高いゲイン特性を得る方法として、Ｓｕｍｍｉｎｇ Ｐｏｉｎｔ Ｍｏｎｉｔｏｒｉｎｇ（以下、ＳＰＭという。）という手法が考案されている。

図９（ａ）および（ｂ）は、ＳＰＭを実現するための具体的な回路の一例であって、（ａ）はサンプルフェーズにおける回路構成、（ｂ）はホールドフェーズにおける回路構成である。
この回路は、Ｓｕｍｍｉｎｇ Ｐｏｉｎｔの電圧Ｖａを一度容量Ｃｅ１でＳａｍｐｌｉｎｇ（加算）した後に、ＡＭＰのフィードバック回路を使用して、容量Ｃｅ１およびＣｅ２の比でｆ′を作っている。ここでＣｐ′はＧａｉｎ−ＡＭＰ１２の入力端につく寄生容量を表す。
図９（ｃ）は、ＳＰＭを実現するための具体的な回路の別の一例である（例えば、非特許文献１参照）。
この回路は、容量Ｃｅ１でサンプリングした後に、容量Ｃｅ２で転送する。

特開２０１２−６０５１９号公報

「Ａ １６−ｂｉｔ ２５０−ＭＳ／ｓ ＩＦ Ｓａｍｐｌｉｎｇ Ｐｉｐｅｌｉｎｅｄ ＡＤＣ Ｗｉｔｈ Ｂａｃｋｇｒｏｕｎｄ Ｃａｌｉｂｒａｔｉｏｎ」，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．４５，ＮＯ．１２，ＤＥＣＥＭＢＥＲ ２０１０，ｐ．２６０２−ｐ．２６１２

しかしながら、このように、Ｃｅ１、Ｃｅ２といった新たな容量を追加すると、この新たに追加した容量が起因となるノイズによりＡＤＣ全体の特性が劣化するという問題がある。
本発明はこのような課題に鑑みて、ノイズの小さいサンプルホールド回路、Ａ／Ｄ変換器およびサンプルホールド回路のキャリブレーション方法を提供することにある。

本発明の一態様は、サンプリングキャパシタ（例えば図２の、サンプリングキャパシタＣｓＩ）および当該サンプリングキャパシタが入力端に接続される第１のアンプ（例えば図２の、ＭＤＡＣ−ＡＭＰ１１）を有するとともに、前記第１のアンプに接続される第２のアンプ（例えば図２の、Ｇａｉｎ−ＡＭＰ１２）を備え、当該第２のアンプは、差動対（例えば図３の、ＭＯＳトランジスタＭｘ１およびＭｘ２）と、当該差動対に接続される負荷部（例えば図３の、ＭＯＳトランジスタＭｙ１およびＭｙ２）と、前記差動対または前記負荷部の少なくともひとつに電流を供給する可変電流部（例えば図３の、電流源Ｉ１〜Ｉ３）と、を有し、ホールドフェーズに、前記第１のアンプの入力端における前記サンプリングキャパシタの接続点であるサミングポイントの電圧（例えば２（ｂ）のＶａ）をモニタすることを特徴とするサンプルホールド回路、である。

前記第２のアンプは、前記サミングポイントの電圧のモニタ結果を次段のサンプルホールド回路に含まれるサンプリングキャパシタ（例えば図２の、サンプリングキャパシタＣｓＩ＋１）に供給するようになっていてよい。
前記差動対は、入力端が前記サミングポイントに接続され、出力端が前記次段のサンプルホールド回路に含まれるサンプリングキャパシタに接続されていてよい。

前記可変電流部は、前記差動対に電流を供給する第１の可変電流部（例えば図３の、電流源Ｉ３）と、前記負荷部に流れる電流を調整する第２の可変電流部（例えば図３の、電流源Ｉ１およびＩ２）と、を備えていてよい。
前記差動対は、第１および第２のＭＯＳトランジスタ（例えば図３の、ＭＯＳトランジスタＭｘ１およびＭｘ２）を含んでいてよい。
前記負荷部は、前記第１および第２のＭＯＳトランジスタにそれぞれ縦続接続される第３および第４のＭＯＳトランジスタ（例えば図３の、ＭＯＳトランジスタＭｙ１およびＭｙ２）を含んでいてよい。
前記第１から第４のＭＯＳトランジスタは、同種のＭＯＳトランジスタからなっていてよい。

前記第１の可変電流部は第５のＭＯＳトランジスタ（例えば図４の、電流源Ｉ３）を含んでいてよい。
前記第２の可変電流部は、前記負荷部に並列接続される第１および第２の電流源（例えば図４の、電流源Ｉ１およびＩ２）を含み、当該各電流源は第６および第７のＭＯＳトランジスタを含んでいてよい。
前記第１および第２の可変電流部の電流の少なくとも１つを制御する制御部（例えば図５の、ＤＡＣ２３）を備えていてよい。

本発明の他の態様は、サンプリングキャパシタと、第１のアンプ（例えば図２の、ＭＤＡＣ−ＡＭＰ１１）と、入力端が前記第１のアンプの入力端に接続可能である増幅部（例えば図２の、Ｇａｉｎ−ＡＭＰ１２）と、を備え、前記第１のアンプの入力端と前記増幅部の入力端は、前記サンプリングキャパシタに接続され、前記第１のアンプの出力端が、次段のサンプルホールド回路に含まれるサンプリングキャパシタの一端に接続可能であり、前記増幅部の出力端が前記次段のサンプルホールド回路に含まれるサンプリングキャパシタの他端に接続可能であることを特徴とするサンプルホールド回路、である。
前記増幅部は非離散型ゲインアンプであってよい。
前記増幅部はキャップレスのゲインアンプであってよい。
前記増幅部はゲインを変化させることが可能であってよい。
前記増幅部は、出力端が次段のサンプルホールド回路に含まれるサンプリングキャパシタ（例えば図２の、サンプリングキャパシタＣｓＩ＋１）に接続可能であってよい。

本発明の他の態様は、上記態様のうちのいずれかの態様に記載のサンプルホールド回路を用いてなることを特徴とするＡ／Ｄ変換器（例えば図１の、パイプライン型Ａ／Ｄ変換器１）、である。
本発明の他の態様は、サンプリングキャパシタと、第１のアンプと、入力端が前記第１のアンプの入力端に接続可能である増幅部と、を備え、前記第１のアンプの入力端と前記増幅部の入力端は、前記サンプリングキャパシタに接続されるサンプルホールド回路を用いてなることを特徴とするＡ／Ｄ変換器、である。
本発明の他の態様は、ランダム変数（例えば図５のＰＮ）を所定電圧（例えば図５のＶｃａｌ）に乗算し、前記乗算により得た乗算信号を入力信号（例えば図５のＶｉｎ）に加算し、前記加算により得たアナログ信号（例えば図５のＶｉｎ（ＡＤＣ））をサンプルホールド回路（例えば図５の、パイプライン型Ａ／Ｄ変換器１に含まれるＭＤＡＣ１１０）に入力し、前記加算により得たアナログ信号を、前記サンプルホールド回路を通してアナログデジタル変換し、前記サンプルホールド回路から出力されるデジタル信号（例えば図５のＶｏｕｔ（ＡＤＣ））から前記乗算信号相当のデジタル信号を差し引き、差し引いた結果に前記ランダム変数を乗算して乗算結果をエラー信号（例えば図５のＶｅｒｒ）とし、当該エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプ（例えば図２の、Ｇａｉｎ−ＡＭＰ１２）のゲインを調整することを特徴とするサンプルホールド回路のキャリブレーション方法、である。

前記ゲインアンプのゲインの調整は、前記エラー信号を積算し、前記積算した値が負値の時には前記ゲインアンプのゲインを小さくする指令信号を出力し、前記積算した値が正値の時には前記ゲインを大きくする指令信号を出力し、前記指令信号に応じて前記ゲインを調整するようになっていてよい。
前記ランダム変数は１または−１からなるものであってよい。
前記所定電圧は、前記サンプルホールド回路に必要な入力振幅やキャリブレーションにかかる時間に基づいて設定されるものであってよい。

本発明の他の態様は、サンプルホールド回路は閾値を有し、前記閾値をランダム変数で変動させた前記サンプルホールド回路にアナログ信号を入力し、前記サンプルホールド回路を通して前記アナログ信号をアナログデジタル変換し、前記ランダム変数を前記サンプルホールド回路から出力されるデジタル信号に乗じて乗算結果をエラー信号とし、前記エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整することを特徴とするサンプルホールド回路のキャリブレーション方法、である。

本発明の他の態様は、ランダム変数を所定電圧に乗算するステップと、前記乗算により得た乗算信号を入力信号に加算するステップと、前記加算により得たアナログ信号をサンプルホールド回路に入力するステップと、前記加算により得たアナログ信号を、前記サンプルホールド回路を通してアナログデジタル変換するステップと、前記サンプルホールド回路から出力されるデジタル信号から前記乗算信号相当のデジタル信号を差し引くステップと、差し引いた結果に前記ランダム変数を乗算して乗算結果をエラー信号とするステップと、当該エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整する調整ステップと、を備えることを特徴とするサンプルホールド回路のキャリブレーション方法、である。

前記調整ステップは、前記エラー信号を積算するステップと、前記積算した値が負値の時には前記ゲインアンプのゲインを小さくする指令信号を出力し、前記積算した値が正値の時には前記ゲインを大きくする指令信号を出力するステップと、前記指令信号に応じて前記ゲインを調整するステップと、を備えていてよい。
前記ランダム変数は１または−１からなるものであってよい。
前記所定電圧は、前記サンプルホールド回路に必要な入力振幅やキャリブレーションにかかる時間に基づいて設定されるものであってよい。

本発明の他の態様は、サンプルホールド回路は閾値を有し、前記閾値をランダム変数で変動させたサンプルホールド回路にアナログ信号を入力するステップと、前記サンプルホールド回路を通して前記アナログ信号をアナログデジタル変換するステップと、前記ランダム変数を前記サンプルホールド回路から出力されるデジタル信号に乗じて乗算結果をエラー信号とするステップと、前記エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整するステップと、を備えることを特徴とするサンプルホールド回路のキャリブレーション方法、である。

本発明の一態様によれば、第１のアンプのゲイン特性が低い場合であっても、より精度よくアナログデジタル変換を行うことができ、また容量を新たに追加することなく実現することができるため、ノイズの増加を抑制することができる。
また、比較的簡易な構成でゲインアンプを実現することができるため、消費電力を低減することができるとともに、第１のアンプのゲイン特性を低く抑えることができ、すなわち第１のアンプも簡単な構成とすることができるため、電源電圧を小さくすることができ、その分消費電力を抑制することができる。

本発明におけるサンプルホールド回路を適用したパイプライン型Ａ／Ｄ変換器の一例を示す概略構成図である。 ＳＰＭを用いた乗算型ＤＡ変換器の一例を示す概念図である。 本発明におけるＧａｉｎ−ＡＭＰの一例を示す概念図である。 本発明におけるＧａｉｎ−ＡＭＰのその他の例を示す概念図である。 図２の乗算型ＤＡ変換器に含まれるＧａｉｎ−ＡＭＰの調整を行う回路の一例を示す概略構成図である。 本発明におけるＧａｉｎ−ＡＭＰのその他の例を示す概念図である。 パイプライン型Ａ／Ｄ変換器の一例を示す概略構成図である。 乗算型ＤＡ変換器の一例を示す概略構成図である。 図８の乗算型ＤＡ変換器の具体的回路の一例である。

以下、本発明の実施形態を説明する。
図１は、パイプライン型Ａ／Ｄ変換器（以下、Ａ／Ｄ変換器という。）１の一例を示す概念図である。本実施形態では、本願発明におけるサンプルホールド回路を、このパイプライン型Ａ／Ｄ変換器１を構成する乗算型ＤＡコンバータ（以下、ＭＤＡＣという。）１１０に適用したものである。
Ａ／Ｄ変換器１は、図７に示したパイプライン型Ａ／Ｄ変換器１０と比較して、ＭＤＡＣ１０５の代わりに、ＭＤＡＣ１１０を備えるところが異なる。なお、図７に示したパイプライン型Ａ／Ｄ変換器１０と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。

ＭＤＡＣ１１０は、ＳＰＭを用いたＭＤＡＣである。このＳＰＭを用いたＭＤＡＣ１１０の概念図を図２に示す。
ＳＰＭを用いたＭＤＡＣ１１０は、図２に示すように、図８に示す通常のＭＤＡＣ１０５に対してＳｕｍｍｉｎｇ Ｐｏｉｎｔ（加算点）と呼ばれるＭＤＡＣ−ＡＭＰ１１の入力端の電圧ＶａをモニタするためのゲインアンプであるＧａｉｎ−ＡＭＰ１２を使用する点に特徴がある。

このＧａｉｎ−ＡＭＰ１２は、サンプルフェーズにおいては入出力端がグランドレベルにショートされ、ホールドフェーズでは入力端がＳｕｍｍｉｎｇ Ｐｏｉｎｔ（加算点）に接続され、出力端は、次段の単位ブロックＳｔａｇｅＩ＋１を構成するＭＤＡＣ１１０のサンプリングキャパシタＣｓＩ＋１に接続される。つまり、サンプルフェーズ（図２（ａ））およびホールドフェーズ（図２（ｂ））を交互に繰り返すことにより、Ｓｕｍｍｉｎｇ Ｐｏｉｎｔの電圧ＶａをＧａｉｎ−ＡＭＰ１２で増幅した信号、すなわち（１／ｆ′）×Ｖａを次段のサンプリングキャパシタＣｓＩ＋１で蓄積する。なお、（１／ｆ′）は、Ｇａｉｎ−ＡＭＰ１２のゲインである。

この図２に示すＳＰＭを用いたＭＤＡＣ１１０におけるＭＤＡＣ−ＡＭＰ１１の出力Ｖｏｕｔ（ＭＤＡＣ）は、Ｇａｉｎ−ＡＭＰ１２をもたない図８に示すＭＤＡＣ１０５におけるＭＤＡＣ−ＡＭＰ１１の出力Ｖｏｕｔと同一となるため、前記（３）式から次式（６）で表すことができる。
Ｖｏｕｔ（ＭＤＡＣ）
＝（ＣｓＩ／Ｃｆ）×｛１／（１＋１／（ａ０×ｆ））｝×Ｖｉｎ
……（６）

一方で、Ｇａｉｎ−ＡＭＰ１２の出力Ｖｏｕｔ（ＳＰＭ）は、このＧａｉｎ−ＡＭＰ１２のゲインを１／ｆ′とすると、次式（７）で表すことができる。
Ｖｏｕｔ（ＳＰＭ）
＝（１／ｆ′）×Ｖａ
＝−１／（ａ０×ｆ′）×Ｖｏｕｔ（ＭＤＡＣ） ……（７）

図２に示すＳＰＭを用いたＭＤＡＣ１１０において、ＭＤＡＣ−ＡＭＰ１１の出力Ｖｏｕｔ（ＭＤＡＣ）とＧａｉｎ−ＡＭＰ１２の出力Ｖｏｕｔ（ＳＰＭ）との差が、この単位ブロックＳｔａｇｅＩのトータルの出力となるため、単位ブロックＳｔａｇｅＩの出力Ｖｏｕｔは、次式（８）で表すことができる。
Ｖｏｕｔ
＝Ｖｏｕｔ（ＭＤＡＣ）−Ｖｏｕｔ（ＳＰＭ）
＝Ｖｏｕｔ（ＭＤＡＣ）＋１／（ａ０×ｆ′）×Ｖｏｕｔ（ＭＤＡＣ）
＝（ＣｓＩ／Ｃｆ）×｛１／（１＋１／（ａ０×ｆ））｝
×｛１＋１／（ａ０×ｆ′）｝×Ｖｉｎ ……（８）

ここで、「ｆ′」が「ｆ」に等しいときには、（８）式は次式（９）と表すことができる。
Ｖｏｕｔ＝（ＣｓＩ／Ｃｆ）×Ｖｉｎ ……（９）
式（９）から、ＳＰＭを用いたＭＤＡＣ１１０における単位ブロックＳｔａｇｅＩの出力Ｖｏｕｔは、ＭＤＡＣ−ＡＭＰ１１のＤＣＧａｉｎ「ａ０」によらないことがわかる。すなわち、ＤＣＧａｉｎ「ａ０」が低い場合であっても高いゲイン特性を保つことが可能となる。

図３は、図１に示すＭＤＡＣ１１０を構成するＧａｉｎ−ＡＭＰ１２の一例を示す概念図である。なお、前記各図では、説明を簡略化するためにシングルエンド回路で構成した場合について説明したが、図３では全差動回路で構成した場合について説明する。
ここで、本発明におけるパイプライン型Ａ／Ｄ変換器１は、Ｓｔａｇｅ１（１００（１））については、ＭＤＡＣとして、図２に示すＳＰＭを用いたＭＤＡＣ１１０を搭載し、且つそのＧａｉｎ−ＡＭＰ１２として、図３に示すＧａｉｎ−ＡＭＰを用いている。Ｓｔａｇｅ２〜Ｎ（１００（２）〜１００（Ｎ））については、図８に示す、Ｇａｉｎ−ＡＭＰ１２を持たないＭＤＡＣ１０５を搭載している。

つまり、パイプライン型Ａ／Ｄ変換器１では、Ｓｔａｇｅ１（１００（１））が最も高いＤＣＧａｉｎ「ａ０」を要求される。そのため、本実施形態では、Ｓｔａｇｅ１（１００（１））について、ＭＤＡＣとして図２に示すＳＰＭを用いたＭＤＡＣ１１０を搭載し、且つそのＧａｉｎ−ＡＭＰ１２として図３に示すＧａｉｎ−ＡＭＰを用いている。
なお、これに限るものではなく、全てのＳｔａｇｅ１〜Ｎ（１００（１）〜１００（Ｎ））またはいずれか複数のＳｔａｇｅについて、ＭＤＡＣとして図２に示すＳＰＭを用いたＭＤＡＣ１１０を搭載し、且つそのＧａｉｎ−ＡＭＰ１２として図３に示すＧａｉｎ−ＡＭＰを用いることも可能である。

図３に戻って、本発明におけるＧａｉｎ−ＡＭＰ１２は、図３に示すように、Ｓｕｍｍｉｎｇ Ｐｏｉｎｔに接続される、Ｎチャネル型ＭＯＳトランジスタで構成される、差動のＭＯＳトランジスタＭｘ１およびＭｘ２を有し、出力に接続するＭＯＳトランジスタＭｙ１およびＭｙ２と、電流値可変の電流源Ｉ１、Ｉ２、Ｉ３と、を含んで構成される。ＭＯＳトランジスタＭｘ１、Ｍｘ２、Ｍｙ１およびＭｙ２は同一機能構成を有するＭＯＳトランジスタで構成される。

すなわち、図３に示すように、直列に接続されたＭＯＳトランジスタＭｙ２およびＭｘ２と、直列に接続されたＭＯＳトランジスタＭｙ１およびＭｘ１とが電源ＶＤＤおよび接地ＧＮＤ間に並列に接続され、さらに、ＭＯＳトランジスタＭｘ１およびＭｘ２と接地ＧＮＤ間に、電流源Ｉ３が介挿されている。
また、ＭＯＳトランジスタＭｙ１およびＭｘ１の接続点がＧａｉｎ−ＡＭＰ１２の一方の出力端Ｐｏｕｔとなり、さらにＭＯＳトランジスタＭｙ１と並列に電流源Ｉ１が接続される。同様に、ＭＯＳトランジスタＭｙ２およびＭｘ２の接続点がＧａｉｎ−ＡＭＰ１２の他方の出力端Ｎｏｕｔとなり、さらにＭＯＳトランジスタＭｙ２と並列に電流源Ｉ２が接続される。つまり、Ｇａｉｎ−ＡＭＰ１２は、非離散型のゲインアンプであり、スイッチトキャパシタなどをもたない、キャップレスのゲインアンプである。

そして、ＭＯＳトランジスタＭｘ２のゲートが、Ｇａｉｎ−ＡＭＰ１２の一方の入力端Ｐｉｎに接続され、ＭＯＳトランジスタＭｘ１のゲートが、Ｇａｉｎ−ＡＭＰ１２の他方の入力端Ｎｉｎに接続される。これら入力端Ｐｉｎ／Ｎｉｎは、図２におけるＧａｉｎ−ＡＭＰ１２の入力端に該当しＳｕｍｍｉｎｇ Ｐｏｉｎｔに接続される。
また、ＭＯＳトランジスタＭｙ１およびＭｙ２のゲートは、それぞれＭＯＳトランジスタが飽和領域に入るのに十分な固定電圧Ｖｂ１、Ｖｂ２に接続される。

さらに、出力端ＰｏｕｔおよびＮｏｕｔは、図２におけるＧａｉｎ−ＡＭＰ１２の出力端に該当し、次段のサンプリングキャパシタＣｓＩ＋１に接続される。
図３に示すＧａｉｎ−ＡＭＰ１２のゲインは、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスをそれぞれｇｍｘ、ＭＯＳトランジスタＭｙ１およびＭｙ２の相互コンダクタンスをそれぞれｇｍｙとすると、次式（１０）で表すことができる。
１／ｆ′＝ｇｍｘ／ｇｍｙ ……（１０）

ここで、ＭＯＳトランジスタＭｘ１、Ｍｘ２、Ｍｙ１、Ｍｙ２は全て同種のＭＯＳトランジスタで構成されており同一機能構成を有する。そのため、Ｇａｉｎ−ＡＭＰ１２の特性が、プロセスのばらつきの影響を受けにくいことに特徴がある。
なお、電流源Ｉ１、Ｉ２、Ｉ３は、図４に示すように、それぞれＭＯＳトランジスタで構成することもできる。
電流源Ｉ３をＭＯＳトランジスタで構成すると、電源ＶＤＤの電源電圧から接地ＧＮＤまで３つのＭＯＳトランジスタで接続される単純な増幅器が構成されるため、入出力振幅に電源電圧やＭＯＳトランジスタの動作点などの制限をうけにくいという効果を得ることができる。

図３に戻って、一般的にＭＯＳトランジスタの相互コンダクタンスｇｍは、ＭＯＳトランジスタのサイズをＷ／Ｌ（ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長）、ＭＯＳトランジスタに流れる電流をｉとすると、次式（１１）で表すことができる。なお、（１１）式中のＫは、プロセスに依存した定数である。
ｇｍ＝２×｛Ｋ×（Ｗ／Ｌ）×ｉ｝^１／２ ……（１１）

すなわち、ＭＯＳトランジスタの相互コンダクタンスｇｍの値は、ＭＯＳトランジスタに流れる電流ｉの１／２乗に対して比例関係にある。このことから電流源Ｉ１、Ｉ２、Ｉ３の電流値を細かく調整することにより、相互コンダクタンスｇｍの値を変化させることで、Ｇａｉｎ−ＡＭＰ１２のゲイン１／ｆ′を変化させることが可能となることがわかる。

図５は、図３に示すＧａｉｎ−ＡＭＰ１２を備えたパイプライン型Ａ／Ｄ変換器１における、Ｇａｉｎ−ＡＭＰ１２のゲイン１／ｆ′の調整を行う回
路の一例を示す概略構成図である。
図５において、パイプライン型Ａ／Ｄ変換器１は、前述のように、図１に示すパイプライン型Ａ／Ｄ変換器１を構成するＭＤＡＣにおいてＳＴＡＧＥ１では、ＭＤＡＣとして図２に示すＳＰＭを用いたＭＤＡＣ１１０を搭載し、そのＧａｉｎ−ＡＭＰ１２として、図３に示すＧａｉｎ−ＡＭＰを用いている。

図３においてＧａｉｎ−ＡＭＰ１２のゲイン「１／ｆ′」がＭＤＡＣ１１０のフィードバックファクタの逆数「１／ｆ」と異なっている。そのため、パイプライン型Ａ／Ｄ変換器１の入出力特性が非線形であるとすると、この場合の入出力特性は、次式（１２）に示すように仮定することができる。
Ｖｏｕｔ（ＡＤＣ）＝（１−α）×Ｖｉｎ（ＡＤＣ） ……（１２）

（１２）式中のαはＧａｉｎ−ＡＭＰ１２のゲイン「１／ｆ′」とＭＤＡＣ１１０のフィードバックファクタの逆数「１／ｆ」を使って以下の通り表すことができる。
α＝Ｃｆ／Ｃｓ×（１／ａ０）×（１／ｆ−１／ｆ′）……（１３）
ここで、「１」か「−１」からなるランダム変数ＰＮを、ある電圧Ｖｃａｌに乗じた信号ＰＮ×Ｖｃａｌをアナログ信号からなる入力信号Ｖｉｎに加算し、加算したアナログ信号Ｖｉｎ（ＡＤＣ）をパイプライン型Ａ／Ｄ変換器１に入力する。前記電圧Ｖｃａｌは、例えば必要な入力振幅や補正にかかる時間に基づいて設定すればよい。

パイプライン型Ａ／Ｄ変換器１を通してアナログデジタル変換された後、パイプライン型Ａ／Ｄ変換器１から出力されるアナログ信号Ｖｉｎ（ＡＤＣ）相当のデジタル信号Ｖｏｕｔ（ＡＤＣ）から、入力信号Ｖｉｎに加算したアナログ信号ＰＮ×Ｖｃａｌ相当のデジタル信号を差し引くと、差し引いた結果、すなわち、出力Ｖｏｕｔは次式（１４）で表すことができる。
Ｖｏｕｔ＝Ｖｉｎ−α×（Ｖｉｎ＋ＰＮ×Ｖｃａｌ） ……（１４）

ここで、入力信号Ｖｉｎに加算したアナログ信号ＰＮ×Ｖｃａｌを演算する際に用いたランダム変数ＰＮを、（１３）式で表される出力Ｖｏｕｔに乗じると、前述のように、ランダム変数ＰＮは「１」または「−１」であってＰＮ×ＰＮ＝１であるため、次式（１５）で表すことができる。
ＰＮ×Ｖｏｕｔ
＝ＰＮ×Ｖｉｎ（１−α）−αＶｃａｌ ……（１５）

入力信号Ｖｉｎにランダム変数ＰＮを乗じたＰＮ×Ｖｉｎは、長期的に平均化してみると零となるため、結局、（１５）式は（１６）式と表すことができる。
ＰＮ×Ｖｏｕｔ＝−αＶｃａｌ ……（１６）
ここで、アキュームレータ（ａｃｃｕｍｕｌａｔｏｒ）２１と、長期的に信号ＰＮ×Ｖｏｕｔ（＝−α×Ｖｃａｌ＝Ｖｅｒｒ）を検出するアップダウンカウンタ（ｕｐ／ｄｎ ｃｏｕｎｔｅｒ）２２と、ＤＡＣ（Ｄ／Ａコンバータ）２３と、を使って、Ｖｅｒｒ（エラー信号）がゼロになるように、パイプライン型Ａ／Ｄ変換器１を構成するＭＤＡＣ１１０のＧａｉｎ−ＡＭＰ１２のゲインを調整する。

すなわち、アキュームレータ２１では、入力したエラー信号Ｖｅｒｒを積算し、アップダウンカウンタ２２では、積算値がゼロより小さい時、式（１３）から１／ｆ′が１／ｆより大きいとみなすことができるので、Ｇａｉｎ−ＡＭＰ１２のゲインを小さくする指令信号を出力する。逆にアキュームレータ２１での積算値がゼロより大きい時、式（１３）から１／ｆ′が１／ｆより小さいとみなすことができるので、Ｇａｉｎ−ＡＭＰ１２のゲインを大きくする指令信号を出力する。

ＤＡＣ２３では、アップダウンカウンタ２２の指令信号に応じて電流源Ｉ１〜Ｉ３の電流値を調整する。例えば、１／ｆ′を低下させる場合には、電流源Ｉ１、Ｉ２およびＩ３の電流量を減少させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを減少させることにより１／ｆ′を低下させる。逆に、電流源Ｉ１、Ｉ２およびＩ３の電流量を増加させ、ＭＯＳトランジスタＭｘ１およびＭｘ２の相互コンダクタンスｇｍｘを増加させることにより１／ｆ′を増加させる。
以上のようにＧａｉｎ−ＡＭＰ１２のゲインを調整すると、α＝０となる。
したがって、α＝０を（１４）式に代入すると、（１４）式はＶｏｕｔ＝Ｖｉｎとなる。すなわち、入力信号Ｖｉｎを理想的にアナログデジタル変換したことと等価になる。

なお、図５において、３１は、図示しないランダム信号発生回路などで発生されるランダム変数ＰＮと予め設定された電圧Ｖｃａｌとを乗算する演算器、３２は、パイプライン型Ａ／Ｄ変換器１への入力信号Ｖｉｎと演算器３１の演算結果ＰＮ×Ｖｃａｌとを加算し加算結果Ｖｉｎ′をパイプライン型Ａ／Ｄ変換器１に出力する加算器、３３は、前記ランダム信号発生回路などで発生されるランダム変数ＰＮの負値（−ＰＮ）と予め設定された電圧Ｖｃａｌと乗算する演算器、３４は、演算器３３の演算結果−ＰＮ×Ｖｃａｌとパイプライン型Ａ／Ｄ変換器１の出力Ｖｏｕｔ（ＡＤＣ）とを加算し、出力Ｖｏｕｔとして出力する加算器、３５は、前記ランダム信号発生回路などで発生されるランダム変数ＰＮと加算器３４から出力される出力Ｖｏｕｔとを乗算する演算器である。

以上説明したように、本実施形態におけるパイプライン型Ａ／Ｄ変換器１によれば、新たに容量を追加することなく、正確なアナログデジタル変換を行うことができ、また、ＭＤＡＣ−ＡＭＰ１１のＤＣｇａｉｎ「ａ０」が低くても、正確なアナログデジタル変換を行うことができる。したがって、ノイズの増加を抑制しつつ、精度のよいアナログデジタル変換を実現することができる。

また、例えば、図９のＳＰＭを実現するための回路のように、ＡＭＰの出力をフィードバックすることによりゲインを調整してＧａｉｎ−ＡＭＰ１２のゲイン「１／ｆ′」を作る方法に比較して、本実施形態におけるＧａｉｎ−ＡＭＰ１２は図３に示すように、回路構成が単純である。そのため、消費電力を小さく抑えることができる。
また、ＭＤＡＣ−ＡＭＰ１１のＤＣｇａｉｎ「ａ０」が比較的小さい場合であっても的確にアナログデジタル変換を行うことができるため、ＭＤＡＣ−ＡＭＰ１１のＤＣｇａｉｎ「ａ０」を小さく抑えることができる。そのため、ＭＤＡＣ−ＡＭＰ１１の構成も単純な構成にすることができ、すなわち、電源電圧を小さくすることができるため、さらに消費電力を抑えることも可能である。

なお、上記実施形態では、Ｇａｉｎ−ＡＭＰ１２を、Ｎチャネル型ＭＯＳトランジスタで構成した場合について説明したが、Ｐチャネル型ＭＯＳトランジスタで構成することも可能である。この場合には、図６に示すように、Ｓｕｍｍｉｎｇ Ｐｏｉｎｔに接続される、Ｐチャネル型ＭＯＳトランジスタで構成される、差動のＭＯＳトランジスタＭｘ１およびＭｘ２と、出力に接続するＭＯＳトランジスタＭｙ１およびＭｙ２と、電流値可変の電流源Ｉ１、Ｉ２、Ｉ３と、を含んで構成する。なお、ＭＯＳトランジスタＭｘ１、Ｍｘ２、Ｍｙ１およびＭｙ２は同一機能構成を有するＰチャネル型ＭＯＳトランジスタで構成される。

すなわち、図６に示すように、直列に接続されたＭＯＳトランジスタＭｘ２およびＭｙ２と、直列に接続されたＭＯＳトランジスタＭｘ１およびＭｙ１とが電源ＶＤＤおよび接地ＧＮＤ間に並列に接続され、さらに、ＭＯＳトランジスタＭｘ１およびＭｘ２と電源ＶＤＤとの間に、電流源Ｉ３が介挿されている。
また、ＭＯＳトランジスタＭｘ１およびＭｙ１の接続点がＧａｉｎ−ＡＭＰ１２の一方の出力端Ｐｏｕｔとなり、さらにＭＯＳトランジスタＭｙ１と並列に電流源Ｉ１が接続される。同様に、ＭＯＳトランジスタＭｘ２およびＭｙ２の接続点がＧａｉｎ−ＡＭＰ１２の他方の出力端Ｎｏｕｔとなり、さらにＭＯＳトランジスタＭｙ２と並列に電流源Ｉ２が接続される。

そして、ＭＯＳトランジスタＭｘ２のゲートが、Ｇａｉｎ−ＡＭＰ１２の一方の入力端Ｐｉｎに接続され、ＭＯＳトランジスタＭｘ１のゲートが、Ｇａｉｎ−ＡＭＰ１２の他方の入力端Ｎｉｎに接続される。
これら入力端Ｐｉｎ／Ｎｉｎは、図２におけるＧａｉｎ−ＡＭＰ１２の入力端に該当しＳｕｍｍｉｎｇ Ｐｏｉｎｔに接続される。

また、ＭＯＳトランジスタＭｙ１およびＭｙ２のゲートは、それぞれＭＯＳトランジスタが飽和領域に入るのに十分な固定電圧Ｖｂ３、Ｖｂ４に接続される。
さらに、出力端ＰｏｕｔおよびＮｏｕｔは、図２におけるＧａｉｎ−ＡＭＰ１２の出力端に該当し次段のサンプリングキャパシタＣｓＩ＋１に接続される。
以上の構成とすることによって、Ｇａｉｎ−ＡＭＰ１２をＮチャネル型ＭＯＳトランジスタで構成した場合と同等の作用効果を得ることができる。

なお、上記実施形態では、本発明によるサンプルホールド回路を、パイプライン型Ａ／Ｄ変換器に含まれるＭＤＡＣに適用した場合について説明したが、これに限るものではなく、例えば、ΔΣＡ／Ｄ変換器など、のサンプルホールド回路であれば適用することができる。
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

１ パイプライン型Ａ／Ｄ変換器
１１ ＭＤＡＣ−ＡＭＰ
１２ Ｇａｉｎ−ＡＭＰ
２１ アキュームレータ（ａｃｃｕｍｕｌａｔｏｒ）
２２ アップダウンカウンタ（ｕｐ／ｄｎ ｃｏｕｎｔｅｒ）
２３ ＤＡＣ（ＤＡコンバータ）
１１０ 乗算型デジタルアナログコンバータ
Ｍｘ１、Ｍｘ２、Ｍｙ１、Ｍｙ２ ＭＯＳトランジスタ
Ｉ１、Ｉ２、Ｉ３ 電流源

Claims (27)

1. サンプリングキャパシタおよび当該サンプリングキャパシタが入力端に接続される第１のアンプを有するとともに、前記第１のアンプに接続される第２のアンプを備え、
   当該第２のアンプは、
   差動対と、
   当該差動対に接続される負荷部と、
   前記差動対または前記負荷部の少なくともひとつに電流を供給する可変電流部と、
   を有し、
   ホールドフェーズに、前記第１のアンプの入力端における前記サンプリングキャパシタの接続点であるサミングポイントの電圧をモニタすることを特徴とするサンプルホールド回路。
2. 前記第２のアンプは、前記サミングポイントの電圧のモニタ結果を次段のサンプルホールド回路に含まれるサンプリングキャパシタに供給することを特徴とする請求項１に記載のサンプルホールド回路。
3. 前記差動対は、入力端が前記サミングポイントに接続され、出力端が前記次段のサンプルホールド回路に含まれるサンプリングキャパシタに接続されることを特徴とする請求項２に記載のサンプルホールド回路。
4. 前記可変電流部は、
   前記差動対に電流を供給する第１の可変電流部と、
   前記負荷部に流れる電流を調整する第２の可変電流部と、
   を備えることを特徴とする請求項１から請求項３のいずれか１項に記載のサンプルホールド回路。
5. 前記差動対は、第１および第２のＭＯＳトランジスタを含むことを特徴とする請求項１から請求項４のいずれか１項に記載のサンプルホールド回路。
6. 前記負荷部は、前記第１および第２のＭＯＳトランジスタにそれぞれ縦続接続される第３および第４のＭＯＳトランジスタを含むことを特徴とする請求項５に記載のサンプルホールド回路。
7. 前記第１から第４のＭＯＳトランジスタは、同種のＭＯＳトランジスタからなることを特徴とする請求項６に記載のサンプルホールド回路。
8. 前記第１の可変電流部は第５のＭＯＳトランジスタを含むことを特徴とする請求項４に記載のサンプルホールド回路。
9. 前記第２の可変電流部は、前記負荷部に並列接続される第１および第２の電流源を含み、
   当該各電流源は第６および第７のＭＯＳトランジスタを含むことを特徴とする請求項４に記載のサンプルホールド回路。
10. 前記第１および第２の可変電流部の電流の少なくとも１つを制御する制御部を備えることを特徴とする請求項４に記載のサンプルホールド回路。
11. サンプリングキャパシタと、
    第１のアンプと、
    入力端が前記第１のアンプの入力端に接続可能である増幅部と、
    を備え、
    前記第１のアンプの入力端と前記増幅部の入力端は、前記サンプリングキャパシタに接続され、
    前記第１のアンプの出力端が、次段のサンプルホールド回路に含まれるサンプリングキャパシタの一端に接続可能であり、前記増幅部の出力端が前記次段のサンプルホールド回路に含まれるサンプリングキャパシタの他端に接続可能であることを特徴とするサンプルホールド回路。
12. 前記増幅部は非離散型ゲインアンプであることを特徴とする請求項１１に記載のサンプルホールド回路。
13. 前記増幅部はキャップレスのゲインアンプであることを特徴とする請求項１１に記載のサンプルホールド回路。
14. 前記増幅部はゲインを変化させることが可能であることを特徴とする請求項１１から請求項１３のいずれか１項に記載のサンプルホールド回路。
15. 前記増幅部は、出力端が次段のサンプルホールド回路に含まれるサンプリングキャパシタに接続可能であることを特徴とする請求項１１から請求項１４のいずれか１項に記載のサンプルホールド回路。
16. 請求項１から請求項１５のいずれか１項に記載のサンプルホールド回路を用いてなることを特徴とするＡ／Ｄ変換器。
17. サンプリングキャパシタと、
    第１のアンプと、
    入力端が前記第１のアンプの入力端に接続可能である増幅部と、
    を備え、
    前記第１のアンプの入力端と前記増幅部の入力端は、前記サンプリングキャパシタに接続されるサンプルホールド回路を用いてなることを特徴とするＡ／Ｄ変換器。
18. ランダム変数を所定電圧に乗算し、
    前記乗算により得た乗算信号を入力信号に加算し、
    前記加算により得たアナログ信号をサンプルホールド回路に入力し、
    前記加算により得たアナログ信号を、前記サンプルホールド回路を通してアナログデジタル変換し、
    前記サンプルホールド回路から出力されるデジタル信号から前記乗算信号相当のデジタル信号を差し引き、
    差し引いた結果に前記ランダム変数を乗算して乗算結果をエラー信号とし、
    当該エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整する
    ことを特徴とするサンプルホールド回路のキャリブレーション方法。
19. 前記ゲインアンプのゲインの調整は、
    前記エラー信号を積算し、
    前記積算した値が負値の時には前記ゲインアンプのゲインを小さくする指令信号を出力し、
    前記積算した値が正値の時には前記ゲインを大きくする指令信号を出力し、
    前記指令信号に応じて前記ゲインを調整する
    ことを特徴とする請求項１８に記載のサンプルホールド回路のキャリブレーション方法。
20. 前記ランダム変数は１または−１からなることを特徴とする請求項１８または１９に記載のサンプルホールド回路のキャリブレーション方法。
21. 前記所定電圧は、前記サンプルホールド回路に必要な入力振幅やキャリブレーションにかかる時間に基づいて設定されることを特徴とする請求項１８から請求項２０のいずれか１項に記載のサンプルホールド回路のキャリブレーション方法。
22. サンプルホールド回路は閾値を有し、前記閾値をランダム変数で変動させた前記サンプルホールド回路にアナログ信号を入力し、
    前記サンプルホールド回路を通して前記アナログ信号をアナログデジタル変換し、
    前記ランダム変数を前記サンプルホールド回路から出力されるデジタル信号に乗じて乗算結果をエラー信号とし、
    前記エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整する
    ことを特徴とするサンプルホールド回路のキャリブレーション方法。
23. ランダム変数を所定電圧に乗算するステップと、
    前記乗算により得た乗算信号を入力信号に加算するステップと、
    前記加算により得たアナログ信号をサンプルホールド回路に入力するステップと、
    前記加算により得たアナログ信号を、前記サンプルホールド回路を通してアナログデジタル変換するステップと、
    前記サンプルホールド回路から出力されるデジタル信号から前記乗算信号相当のデジタル信号を差し引くステップと、
    差し引いた結果に前記ランダム変数を乗算して乗算結果をエラー信号とするステップと、
    当該エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整する調整ステップと、
    を備えることを特徴とするサンプルホールド回路のキャリブレーション方法。
24. 前記調整ステップは、
    前記エラー信号を積算するステップと、
    前記積算した値が負値の時には前記ゲインアンプのゲインを小さくする指令信号を出力し、前記積算した値が正値の時には前記ゲインを大きくする指令信号を出力するステップと、
    前記指令信号に応じて前記ゲインを調整するステップと、
    を備えることを特徴とする請求項２３に記載のサンプルホールド回路のキャリブレーション方法。
25. 前記ランダム変数は１または−１からなることを特徴とする請求項２３または請求項２４に記載のサンプルホールド回路のキャリブレーション方法。
26. 前記所定電圧は、前記サンプルホールド回路に必要な入力振幅やキャリブレーションにかかる時間に基づいて設定されることを特徴とする請求項２３から請求項２５のいずれか１項に記載のサンプルホールド回路のキャリブレーション方法。
27. サンプルホールド回路は閾値を有し、前記閾値をランダム変数で変動させたサンプルホールド回路にアナログ信号を入力するステップと、
    前記サンプルホールド回路を通して前記アナログ信号をアナログデジタル変換するステップと、
    前記ランダム変数を前記サンプルホールド回路から出力されるデジタル信号に乗じて乗算結果をエラー信号とするステップと、
    前記エラー信号を小さくするように、前記サンプルホールド回路に含まれるゲインアンプのゲインを調整するステップと、
    を備えることを特徴とするサンプルホールド回路のキャリブレーション方法。

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