JP4707203B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＰＮ接合を有する機能素子を含む半導体装置に関する。
【０００２】
【従来の技術】
従来から用いられているバイポーラトランジスタの原理的な構造は、図７に示されている。すなわち、Ｎ型半導体基板９１の表層部にＰ型のベース領域９２が形成され、このＰ型のベース領域９２内にＮ型のエミッタ領域９３が形成されている。ベース領域９２およびエミッタ領域９３には、それぞれベース電極９４およびエミッタ電極９５が接合されている。コレクタ電極は、Ｎ型半導体基板９１の裏面側において、Ｎ+型領域９６を介して取られるようになっている。９７は絶縁膜である。
【０００３】
【発明が解決しようとする課題】
ベース領域９２は、Ｎ型半導体基板９１の表面からＰ型不純物をドーピングすることにより形成される。そのため、ベース領域９２の不純物濃度は表面側ほど濃くなっており、ベース−エミッタ間電流は、ベース領域９２の表面付近に集中して流れる。したがって、ベース領域９２の表面付近は、ベース領域９２の他の部分と比較して電力消費による発熱に起因した電力破壊を生じやすく、このことが、バイポーラトランジスタ全体の静電破壊耐量、誘導性負荷耐量および抵抗性負荷耐量を低下させる原因となっていた。
【０００４】
そこで、この発明の目的は、電力破壊を抑制できる半導体装置を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、半導体基板に形成された第１導電型半導体領域と、この第１導電型半導体領域に接合して形成され、上記第１導電型半導体領域とは異なる導電型の第２導電型半導体領域とを有する機能素子を含む半導体装置であって、上記第１導電型半導体領域において、その表面の、電極が接続されるコンタクト領域の境界部内部に寄生ダイオードが形成されており、上記寄生ダイオードは、上記第１導電型半導体領域において上記コンタクト領域の境界を跨ぐ内部領域に設けられ、上記電極に接触する、上記第１導電型半導体領域とは異なる導電型の第２導電型領域を含み、上記コンタクト領域は、上記第２導電型半導体領域を包囲するリング状を有し、上記第２導電型領域は、上記コンタクト領域の境界を跨ぐリング状の内部領域において、上記電極に設定されたボンディング領域から最も離れた位置を避けて形成されていることを特徴とする半導体装置である。
【０００６】
本発明の構成によれば、コンタクト領域の境界部に寄生ダイオードが形成されていることにより、第１導電型半導体領域に流れる電流が第１半導体領域の表面付近に集中することを防止できる。これにより、第１半導体領域の表面付近における電力破壊を抑制することができ、破壊耐量の向上を図ることができる。
より具体的には、第１導電型半導体領域の多数キャリアの大半は、第１導電型半導体領域に接続された電極から第２導電型領域を回避して第２導電型半導体領域に向けて移動する。
【０００７】
たとえば、上記機能素子がＮＰＮ型のバイポーラトランジスタであれば、第１導電型半導体領域としてのＰ型ベース領域を流れるベース電流の大半は、第２導電型領域としてのＮ型領域が形成されたベース領域の表面を回避して、第２導電型半導体領域としてのエミッタ領域に向けて流れる。これにより、ベース領域の表面に集中して電流が流れることを防止でき、その結果、ベース領域の表面付近における電力破壊を抑制することができる。また、Ｎ型領域の一部がベース電極に接触しているので、スイッチング動作時に、ベース領域に残留している少数キャリア（電子）をＮ型領域に引き込むことができる。これにより、ベース領域における電子の蓄積が抑制され、スイッチング動作を高速にすることができる。
【０００８】
また、上記コンタクト領域の内部には、ユニバーサルコンタクト構造が形成されていてもよい（請求項３）。
【００１０】
【発明の実施の形態】
以下では、この発明がＮＰＮ型のバイポーラトランジスタを有する半導体装置に適用された場合を例にとって、この発明のいくつかの実施形態を、添付図面を参照しつつ詳細に説明する。
図１は、この発明の一実施形態に係るバイポーラトランジスタの構造を示す断面図である。また、図２は、上記バイポーラトランジスタを有する半導体装置の表面の構成を示す平面図である。Ｎ型半導体基板１１の表面には、Ｐ型のベース領域１２が形成されており、このＰ型のベース領域１２内に、Ｎ型のエミッタ領域１３が形成されている。これにより、ＮＰＮ構造が形成されていて、Ｎ型半導体基板１１がコレクタ領域を形成している。
【００１１】
ベース領域１２の表面には、たとえば平面略Ｃ字状にベースコンタクト領域１４が設定されており、このベースコンタクト領域１４において、ベース電極１５がベース領域１２に接合されている。また、エミッタ領域１３には、エミッタ電極１６が接合されている。ベース電極１５およびエミッタ電極１６は、それぞれ絶縁膜１７に形成された開口１８，１９を介して露出しており、この露出した部分にベースワイヤおよびエミッタワイヤ（図示せず）がボンディングされることによって外部との電気接続が達成される。コレクタ電極は、半導体基板１１の裏面側に形成されたＮ+型領域２０から取られている。
【００１２】
ベースコンタクト領域１４の境界部、つまり、図２において、平面視におけるベースコンタクト領域１４の外周縁部の下部には、エミッタ領域１３と同じ導電型を有するＮ型領域２１がベースコンタクト領域１４を全周にわたって包囲するように形成されている。言い換えれば、ベースコンタクト領域１４の境界部において、Ｐ型のベース領域１２およびＮ型領域２１によりＰＮ型の寄生ダイオードが形成されている。なお、図２では、ハッチングによりＮ型領域２１を示す。
この構成により、ベース領域１２における多数キャリアであるホールは、ベース電極１５からＮ型領域２１に挟まれた部分を通り、Ｎ型領域２１の下方に回り込んでエミッタ領域１３に向けて移動する。言い換えれば、ベース領域１２を流れるベース電流は、Ｎ型領域２１が形成されたベース領域１２の表面を回避してエミッタ領域１３に向けて流れる。これにより、ベース領域１２の表面に集中して電流が流れることが防止され、その結果、ベース領域１２の表面付近における電力破壊を抑制することができる。
【００１３】
また、Ｎ型領域２１の一部がベース電極１５に接触しているので、スイッチング動作時に、ベース領域１２に残留している少数キャリア（電子）をＮ型領域２１に引き込むことができる。これにより、ベース領域１２における少数キャリアの蓄積を抑制することができ、スイッチング動作を高速にすることができる。
図３は、この実施形態のバイポーラトランジスタおよび従来のバイポーラトランジスタの静電破壊検査の結果を示す図である。
【００１４】
静電破壊検査は、ベース電極１５に抵抗（たとえば１ｋΩ）を介して接続されたコンデンサ（たとえば２００ｐＦ）に電圧を印加して電荷を蓄積した後、このコンデンサに蓄積された電荷を放電させて、コレクタ−ベース間およびベース−エミッタ間に電流を流した時に生じる破壊数を調べることにより行われる。この静電破壊検査の結果として、図３(a)にはベース−エミッタ間に順方向バイアスを加えたときのベース−エミッタ電圧（コンデンサ印加電圧）と破壊数との関係が示されており、図３(b)にはベース−エミッタ間に逆方向バイアスを加えたときのベース−エミッタ電圧と破壊数との関係が示されている。また、この実施形態のバイポーラトランジスタについての結果は実線で示されており、従来のバイポーラトランジスタについての結果は破線で示されている。
【００１５】
この静電破壊検査の結果から、ベース−エミッタ間に順方向バイアスを加えたとき、ベース−エミッタ間に逆方向バイアスを加えたときのいずれの場合であっても、この実施形態のバイポーラトランジスタが静電破壊を生じる最低のベース−エミッタ電圧（破壊電圧）は、従来のバイポーラトランジスタの破壊電圧の約１．５倍となり、この実施形態のバイポーラトランジスタは、従来のバイポーラトランジスタよりも破壊耐量が向上していることが理解される。
【００１６】
図４は、この発明の他の実施形態に係るバイポーラトランジスタの構成を示す断面図である。この図４において、上述の図１の各部に対応する部分には、図１場合と同一の参照符号を付して示す。この実施形態では、ベースコンタクト領域１４の中央部に、このベースコンタクト領域１４よりも幅狭なＰ+型領域２２が形成されている。そして、Ｐ+型領域２２の側方においては、ベース電極１５とＰ型のベース領域１２との間でショットキー接合が形成されており、このショットキー接合によって、ベースコンタクト領域１４の境界部にショットキーダイオードが形成されている。
【００１７】
この構成の場合、ベース領域１２における多数キャリアであるホールは、ベース電極１５からＰ+型領域２２を通り、このＰ+型領域２２から分散してエミッタ領域１３に向けて移動する。これにより、ベース電流は、ベース領域１２内を分散してエミッタ領域１３に向けて流れる。したがって、上述の第１の実施形態の場合と同様に、ベース領域１２の表面に集中して電流が流れることを防止でき、その結果、ベース領域１２の表面付近における電力破壊を抑制することができる。
【００１８】
また、ベース領域１２に残留している少数キャリア（電子）は、ショットキー接合部を介して速やかに放出される。これにより、上述の第１の実施形態の場合と同様に、ベース領域１２における少数キャリアの蓄積を抑制でき、スイッチング動作を高速にすることができる。
図５は、この発明のさらに他の実施形態に係るバイポーラトランジスタの構成を示す断面図である。この図５においても、上述の図１の各部に対応する部分には、図１場合と同一の参照符号を付して示す。この実施形態では、ベースコンタクト領域１４の境界部に、微小幅のＮ+型領域２３がベースコンタクト領域１４を包囲するように設けられている。そして、Ｎ+型領域２３により包囲される領域内には、微小幅のＰ+型領域２４と微小幅のＮ+型領域２５とが交互に配置されている。すなわち、ベースコンタクト領域１４には、ユニバーサルコンタクト構造が形成されている。
【００１９】
この構成の場合、ベース領域１２における多数キャリアであるホールは、ベース電極１５からＰ+型領域２４を通り、Ｎ+型領域２３の下方に回り込んでエミッタ領域１３に向けて移動する。これにより、上述の第１の実施形態の場合と同様に、ベース領域１２の表面に集中して電流が流れることを防止でき、その結果、ベース領域１２の表面付近における電力破壊を抑制することができる。また、ベース領域１２に残留している少数キャリアをＮ+型領域２３，２５に引き込むことにより、ベース領域１２における電子の蓄積を抑制できるといった効果を奏する点も上述の第１の実施形態と同様である。
【００２０】
この発明の３つの実施形態について説明したが、この発明は、他の形態で実施することも可能である。たとえば、上述の実施形態では、平面略Ｃ字状にベースコンタクト領域１４が設定されているとしたが、図６に破線で示すように、エミッタ領域１３を包囲するリング状にベースコンタクト領域１４が設定されてもよい。
また、Ｎ型領域２１およびＮ+型領域２３は、必ずしもベースコンタクト領域１４の境界部全周に形成される必要はなく、たとえば図６に示すように、ベース電極１５の表面に設定されたボンディング領域２６にベースワイヤ（図示せず）がボンディングされる場合、Ｎ型領域２１およびＮ+型領域２３は、ボンディング領域２６に近い部分だけに形成され、ボンディング領域２６から比較的離れた部分には形成されなくてもよい。また、Ｎ型領域２１およびＮ+型領域２３は、ベースコンタクト領域１４の境界部のエミッタ領域１３に近い側だけに形成されてもよい。
【００２１】
さらに、上述の実施形態では、ＮＰＮ型のバイポーラトランジスタを例にとったが、この発明は、ＰＮＰ型のバイポーラトランジスタにも適用することができる。この場合には、Ｎ型のベース領域内に設定されたベースコンタクト領域の境界部に、エミッタ領域と同じ導電型であるＰ型領域またはＰ+型領域を設けるか、ベースコンタクト領域の中央部に、ベースコンタクト領域よりも幅狭なＰ+型領域を設ければよい。
【００２２】
また、上述の実施形態では、１個のバイポーラトランジスタを有する半導体装置を例にとったが、この発明は、複数個のバイポーラトランジスタを有する半導体装置に適用することができる。また、サイリスタ、トライアックまたはＧＴＯ(gate turn-off thyristor)のようなバイポーラトランジスタ以外のＰＮ接合を有する機能素子を含む半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るバイポーラトランジスタの構造を示す断面図である。
【図２】上記バイポーラトランジスタを有する半導体装置の表面の構成を示す平面図である。
【図３】この実施形態のバイポーラトランジスタおよび従来のバイポーラトランジスタの静電破壊検査の結果を示す図である。
【図４】この発明の他の実施形態に係るバイポーラトランジスタの構成を示す断面図である。
【図５】この発明のさらに他の実施形態に係るバイポーラトランジスタの構成を示す断面図である。
【図６】上記実施形態の変形例について説明するための平面図である。
【図７】従来のバイポーラトランジスタの構造を示す断面図である。
【符号の説明】
１１ Ｎ型半導体基板
１２ ベース領域（第１導電型領域）
１３ エミッタ領域（第２導電型領域）
１４ ベースコンタクト領域
１５ ベース電極
１６ エミッタ電極
２１ Ｎ型領域（第２導電型領域）
２２ Ｐ+型領域（高濃度領域）
２３ Ｎ+型領域（第２導電型領域）
【発明の属する技術分野】
この発明は、ＰＮ接合を有する機能素子を含む半導体装置に関する。
【０００２】
【従来の技術】
従来から用いられているバイポーラトランジスタの原理的な構造は、図７に示されている。すなわち、Ｎ型半導体基板９１の表層部にＰ型のベース領域９２が形成され、このＰ型のベース領域９２内にＮ型のエミッタ領域９３が形成されている。ベース領域９２およびエミッタ領域９３には、それぞれベース電極９４およびエミッタ電極９５が接合されている。コレクタ電極は、Ｎ型半導体基板９１の裏面側において、Ｎ+型領域９６を介して取られるようになっている。９７は絶縁膜である。
【０００３】
【発明が解決しようとする課題】
ベース領域９２は、Ｎ型半導体基板９１の表面からＰ型不純物をドーピングすることにより形成される。そのため、ベース領域９２の不純物濃度は表面側ほど濃くなっており、ベース−エミッタ間電流は、ベース領域９２の表面付近に集中して流れる。したがって、ベース領域９２の表面付近は、ベース領域９２の他の部分と比較して電力消費による発熱に起因した電力破壊を生じやすく、このことが、バイポーラトランジスタ全体の静電破壊耐量、誘導性負荷耐量および抵抗性負荷耐量を低下させる原因となっていた。
【０００４】
そこで、この発明の目的は、電力破壊を抑制できる半導体装置を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、半導体基板に形成された第１導電型半導体領域と、この第１導電型半導体領域に接合して形成され、上記第１導電型半導体領域とは異なる導電型の第２導電型半導体領域とを有する機能素子を含む半導体装置であって、上記第１導電型半導体領域において、その表面の、電極が接続されるコンタクト領域の境界部内部に寄生ダイオードが形成されており、上記寄生ダイオードは、上記第１導電型半導体領域において上記コンタクト領域の境界を跨ぐ内部領域に設けられ、上記電極に接触する、上記第１導電型半導体領域とは異なる導電型の第２導電型領域を含み、上記コンタクト領域は、上記第２導電型半導体領域を包囲するリング状を有し、上記第２導電型領域は、上記コンタクト領域の境界を跨ぐリング状の内部領域において、上記電極に設定されたボンディング領域から最も離れた位置を避けて形成されていることを特徴とする半導体装置である。
【０００６】
本発明の構成によれば、コンタクト領域の境界部に寄生ダイオードが形成されていることにより、第１導電型半導体領域に流れる電流が第１半導体領域の表面付近に集中することを防止できる。これにより、第１半導体領域の表面付近における電力破壊を抑制することができ、破壊耐量の向上を図ることができる。
より具体的には、第１導電型半導体領域の多数キャリアの大半は、第１導電型半導体領域に接続された電極から第２導電型領域を回避して第２導電型半導体領域に向けて移動する。
【０００７】
たとえば、上記機能素子がＮＰＮ型のバイポーラトランジスタであれば、第１導電型半導体領域としてのＰ型ベース領域を流れるベース電流の大半は、第２導電型領域としてのＮ型領域が形成されたベース領域の表面を回避して、第２導電型半導体領域としてのエミッタ領域に向けて流れる。これにより、ベース領域の表面に集中して電流が流れることを防止でき、その結果、ベース領域の表面付近における電力破壊を抑制することができる。また、Ｎ型領域の一部がベース電極に接触しているので、スイッチング動作時に、ベース領域に残留している少数キャリア（電子）をＮ型領域に引き込むことができる。これにより、ベース領域における電子の蓄積が抑制され、スイッチング動作を高速にすることができる。
【０００８】
また、上記コンタクト領域の内部には、ユニバーサルコンタクト構造が形成されていてもよい（請求項３）。
【００１０】
【発明の実施の形態】
以下では、この発明がＮＰＮ型のバイポーラトランジスタを有する半導体装置に適用された場合を例にとって、この発明のいくつかの実施形態を、添付図面を参照しつつ詳細に説明する。
図１は、この発明の一実施形態に係るバイポーラトランジスタの構造を示す断面図である。また、図２は、上記バイポーラトランジスタを有する半導体装置の表面の構成を示す平面図である。Ｎ型半導体基板１１の表面には、Ｐ型のベース領域１２が形成されており、このＰ型のベース領域１２内に、Ｎ型のエミッタ領域１３が形成されている。これにより、ＮＰＮ構造が形成されていて、Ｎ型半導体基板１１がコレクタ領域を形成している。
【００１１】
ベース領域１２の表面には、たとえば平面略Ｃ字状にベースコンタクト領域１４が設定されており、このベースコンタクト領域１４において、ベース電極１５がベース領域１２に接合されている。また、エミッタ領域１３には、エミッタ電極１６が接合されている。ベース電極１５およびエミッタ電極１６は、それぞれ絶縁膜１７に形成された開口１８，１９を介して露出しており、この露出した部分にベースワイヤおよびエミッタワイヤ（図示せず）がボンディングされることによって外部との電気接続が達成される。コレクタ電極は、半導体基板１１の裏面側に形成されたＮ+型領域２０から取られている。
【００１２】
ベースコンタクト領域１４の境界部、つまり、図２において、平面視におけるベースコンタクト領域１４の外周縁部の下部には、エミッタ領域１３と同じ導電型を有するＮ型領域２１がベースコンタクト領域１４を全周にわたって包囲するように形成されている。言い換えれば、ベースコンタクト領域１４の境界部において、Ｐ型のベース領域１２およびＮ型領域２１によりＰＮ型の寄生ダイオードが形成されている。なお、図２では、ハッチングによりＮ型領域２１を示す。
この構成により、ベース領域１２における多数キャリアであるホールは、ベース電極１５からＮ型領域２１に挟まれた部分を通り、Ｎ型領域２１の下方に回り込んでエミッタ領域１３に向けて移動する。言い換えれば、ベース領域１２を流れるベース電流は、Ｎ型領域２１が形成されたベース領域１２の表面を回避してエミッタ領域１３に向けて流れる。これにより、ベース領域１２の表面に集中して電流が流れることが防止され、その結果、ベース領域１２の表面付近における電力破壊を抑制することができる。
【００１３】
また、Ｎ型領域２１の一部がベース電極１５に接触しているので、スイッチング動作時に、ベース領域１２に残留している少数キャリア（電子）をＮ型領域２１に引き込むことができる。これにより、ベース領域１２における少数キャリアの蓄積を抑制することができ、スイッチング動作を高速にすることができる。
図３は、この実施形態のバイポーラトランジスタおよび従来のバイポーラトランジスタの静電破壊検査の結果を示す図である。
【００１４】
静電破壊検査は、ベース電極１５に抵抗（たとえば１ｋΩ）を介して接続されたコンデンサ（たとえば２００ｐＦ）に電圧を印加して電荷を蓄積した後、このコンデンサに蓄積された電荷を放電させて、コレクタ−ベース間およびベース−エミッタ間に電流を流した時に生じる破壊数を調べることにより行われる。この静電破壊検査の結果として、図３(a)にはベース−エミッタ間に順方向バイアスを加えたときのベース−エミッタ電圧（コンデンサ印加電圧）と破壊数との関係が示されており、図３(b)にはベース−エミッタ間に逆方向バイアスを加えたときのベース−エミッタ電圧と破壊数との関係が示されている。また、この実施形態のバイポーラトランジスタについての結果は実線で示されており、従来のバイポーラトランジスタについての結果は破線で示されている。
【００１５】
この静電破壊検査の結果から、ベース−エミッタ間に順方向バイアスを加えたとき、ベース−エミッタ間に逆方向バイアスを加えたときのいずれの場合であっても、この実施形態のバイポーラトランジスタが静電破壊を生じる最低のベース−エミッタ電圧（破壊電圧）は、従来のバイポーラトランジスタの破壊電圧の約１．５倍となり、この実施形態のバイポーラトランジスタは、従来のバイポーラトランジスタよりも破壊耐量が向上していることが理解される。
【００１６】
図４は、この発明の他の実施形態に係るバイポーラトランジスタの構成を示す断面図である。この図４において、上述の図１の各部に対応する部分には、図１場合と同一の参照符号を付して示す。この実施形態では、ベースコンタクト領域１４の中央部に、このベースコンタクト領域１４よりも幅狭なＰ+型領域２２が形成されている。そして、Ｐ+型領域２２の側方においては、ベース電極１５とＰ型のベース領域１２との間でショットキー接合が形成されており、このショットキー接合によって、ベースコンタクト領域１４の境界部にショットキーダイオードが形成されている。
【００１７】
この構成の場合、ベース領域１２における多数キャリアであるホールは、ベース電極１５からＰ+型領域２２を通り、このＰ+型領域２２から分散してエミッタ領域１３に向けて移動する。これにより、ベース電流は、ベース領域１２内を分散してエミッタ領域１３に向けて流れる。したがって、上述の第１の実施形態の場合と同様に、ベース領域１２の表面に集中して電流が流れることを防止でき、その結果、ベース領域１２の表面付近における電力破壊を抑制することができる。
【００１８】
また、ベース領域１２に残留している少数キャリア（電子）は、ショットキー接合部を介して速やかに放出される。これにより、上述の第１の実施形態の場合と同様に、ベース領域１２における少数キャリアの蓄積を抑制でき、スイッチング動作を高速にすることができる。
図５は、この発明のさらに他の実施形態に係るバイポーラトランジスタの構成を示す断面図である。この図５においても、上述の図１の各部に対応する部分には、図１場合と同一の参照符号を付して示す。この実施形態では、ベースコンタクト領域１４の境界部に、微小幅のＮ+型領域２３がベースコンタクト領域１４を包囲するように設けられている。そして、Ｎ+型領域２３により包囲される領域内には、微小幅のＰ+型領域２４と微小幅のＮ+型領域２５とが交互に配置されている。すなわち、ベースコンタクト領域１４には、ユニバーサルコンタクト構造が形成されている。
【００１９】
この構成の場合、ベース領域１２における多数キャリアであるホールは、ベース電極１５からＰ+型領域２４を通り、Ｎ+型領域２３の下方に回り込んでエミッタ領域１３に向けて移動する。これにより、上述の第１の実施形態の場合と同様に、ベース領域１２の表面に集中して電流が流れることを防止でき、その結果、ベース領域１２の表面付近における電力破壊を抑制することができる。また、ベース領域１２に残留している少数キャリアをＮ+型領域２３，２５に引き込むことにより、ベース領域１２における電子の蓄積を抑制できるといった効果を奏する点も上述の第１の実施形態と同様である。
【００２０】
この発明の３つの実施形態について説明したが、この発明は、他の形態で実施することも可能である。たとえば、上述の実施形態では、平面略Ｃ字状にベースコンタクト領域１４が設定されているとしたが、図６に破線で示すように、エミッタ領域１３を包囲するリング状にベースコンタクト領域１４が設定されてもよい。
また、Ｎ型領域２１およびＮ+型領域２３は、必ずしもベースコンタクト領域１４の境界部全周に形成される必要はなく、たとえば図６に示すように、ベース電極１５の表面に設定されたボンディング領域２６にベースワイヤ（図示せず）がボンディングされる場合、Ｎ型領域２１およびＮ+型領域２３は、ボンディング領域２６に近い部分だけに形成され、ボンディング領域２６から比較的離れた部分には形成されなくてもよい。また、Ｎ型領域２１およびＮ+型領域２３は、ベースコンタクト領域１４の境界部のエミッタ領域１３に近い側だけに形成されてもよい。
【００２１】
さらに、上述の実施形態では、ＮＰＮ型のバイポーラトランジスタを例にとったが、この発明は、ＰＮＰ型のバイポーラトランジスタにも適用することができる。この場合には、Ｎ型のベース領域内に設定されたベースコンタクト領域の境界部に、エミッタ領域と同じ導電型であるＰ型領域またはＰ+型領域を設けるか、ベースコンタクト領域の中央部に、ベースコンタクト領域よりも幅狭なＰ+型領域を設ければよい。
【００２２】
また、上述の実施形態では、１個のバイポーラトランジスタを有する半導体装置を例にとったが、この発明は、複数個のバイポーラトランジスタを有する半導体装置に適用することができる。また、サイリスタ、トライアックまたはＧＴＯ(gate turn-off thyristor)のようなバイポーラトランジスタ以外のＰＮ接合を有する機能素子を含む半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るバイポーラトランジスタの構造を示す断面図である。
【図２】上記バイポーラトランジスタを有する半導体装置の表面の構成を示す平面図である。
【図３】この実施形態のバイポーラトランジスタおよび従来のバイポーラトランジスタの静電破壊検査の結果を示す図である。
【図４】この発明の他の実施形態に係るバイポーラトランジスタの構成を示す断面図である。
【図５】この発明のさらに他の実施形態に係るバイポーラトランジスタの構成を示す断面図である。
【図６】上記実施形態の変形例について説明するための平面図である。
【図７】従来のバイポーラトランジスタの構造を示す断面図である。
【符号の説明】
１１ Ｎ型半導体基板
１２ ベース領域（第１導電型領域）
１３ エミッタ領域（第２導電型領域）
１４ ベースコンタクト領域
１５ ベース電極
１６ エミッタ電極
２１ Ｎ型領域（第２導電型領域）
２２ Ｐ+型領域（高濃度領域）
２３ Ｎ+型領域（第２導電型領域）
Claims (3)
- 半導体基板に形成された第１導電型半導体領域と、この第１導電型半導体領域に接合して形成され、上記第１導電型半導体領域とは異なる導電型の第２導電型半導体領域とを有する機能素子を含む半導体装置であって、
上記第１導電型半導体領域において、その表面の、電極が接続されるコンタクト領域の境界部内部に寄生ダイオードが形成されており、
上記寄生ダイオードは、上記第１導電型半導体領域において上記コンタクト領域の境界を跨ぐ内部領域に設けられ、上記電極に接触する、上記第１導電型半導体領域とは異なる導電型の第２導電型領域を含み、
上記コンタクト領域は、上記第２導電型半導体領域を包囲するリング状を有し、
上記第２導電型領域は、上記コンタクト領域の境界を跨ぐリング状の内部領域において、上記電極に設定されたボンディング領域から最も離れた位置を避けて形成されていることを特徴とする半導体装置。 - 上記寄生ダイオードは、上記第１導電型半導体領域と上記第２導電型領域とからなるＰＮダイオードであることを特徴とする請求項１記載の半導体装置。
- 上記コンタクト領域の内部には、ユニバーサルコンタクト構造が形成されていることを特徴とする請求項１または２に記載の半導体装置。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858361U (ja) * | 1981-10-16 | 1983-04-20 | オリジン電気株式会社 | 半導体装置 |
| JPS5866356A (ja) * | 1981-10-16 | 1983-04-20 | Origin Electric Co Ltd | 可制御型半導体装置 |
| JPS61166170A (ja) * | 1985-01-18 | 1986-07-26 | Matsushita Electronics Corp | 半導体集積回路 |
| JPS628565A (ja) * | 1985-07-04 | 1987-01-16 | Nec Corp | 半導体装置 |
| JPS6258678A (ja) * | 1985-09-06 | 1987-03-14 | Matsushita Electronics Corp | トランジスタ |
| JPH01169048U (ja) * | 1988-05-19 | 1989-11-29 | ||
| JPH02222541A (ja) * | 1989-02-23 | 1990-09-05 | Nec Corp | バイポーラトランジスタ |
| JPH04275432A (ja) * | 1991-03-04 | 1992-10-01 | Matsushita Electron Corp | 半導体装置 |
| JPH08255920A (ja) * | 1994-12-30 | 1996-10-01 | Sgs Thomson Microelectron Srl | バイポーラ接合デバイス |
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858361U (ja) * | 1981-10-16 | 1983-04-20 | オリジン電気株式会社 | 半導体装置 |
| JPS5866356A (ja) * | 1981-10-16 | 1983-04-20 | Origin Electric Co Ltd | 可制御型半導体装置 |
| JPS61166170A (ja) * | 1985-01-18 | 1986-07-26 | Matsushita Electronics Corp | 半導体集積回路 |
| JPS628565A (ja) * | 1985-07-04 | 1987-01-16 | Nec Corp | 半導体装置 |
| JPS6258678A (ja) * | 1985-09-06 | 1987-03-14 | Matsushita Electronics Corp | トランジスタ |
| JPH01169048U (ja) * | 1988-05-19 | 1989-11-29 | ||
| JPH02222541A (ja) * | 1989-02-23 | 1990-09-05 | Nec Corp | バイポーラトランジスタ |
| JPH04275432A (ja) * | 1991-03-04 | 1992-10-01 | Matsushita Electron Corp | 半導体装置 |
| JPH08255920A (ja) * | 1994-12-30 | 1996-10-01 | Sgs Thomson Microelectron Srl | バイポーラ接合デバイス |
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