JPH0766975B2 - 複合型ダイオード装置 - Google Patents

複合型ダイオード装置

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JPH0766975B2
JPH0766975B2 JP63311067A JP31106788A JPH0766975B2 JP H0766975 B2 JPH0766975 B2 JP H0766975B2 JP 63311067 A JP63311067 A JP 63311067A JP 31106788 A JP31106788 A JP 31106788A JP H0766975 B2 JPH0766975 B2 JP H0766975B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一つの半導体基体に複数のダイオード素子が
形成されている複合型ダイオード装置に関する。
［従来の技術］ 一つの半導体基体に２つのpn接合ダイオード又はショッ
トキバリアダイオードが形成された複合ダイオードがあ
る。この種のダイオード装置は一般にデュアルダイオー
ドと呼ばれ、電源の整流回路等に広く使用されている。
第９図に従来のこの種のダイオード装置を示す。出発母
材であるn+形領域２の上面にエピタキシャル成長させて
形成したｎ形領域３に第１及び第２のp+形領域４、５を
島状に設けて成る半導体基体１と、半導体基体１の一方
の主面に形成された保護膜８の開口９、11を通じて第１
のp+形領域４及び第２のp+形領域５に低抵抗性の接触を
する第１及び第２のアノード電極10、12と、半導体基体
１の他方の主面に形成されn+形領域２に低抵抗性の接触
をするカソード電極13とを有する。第９図のデュアルダ
イオードでは、第１のアノード電極10と第１のp+形領域
４とｎ形領域３とn+形領域２とカソード電極13とによっ
て第１のpn接合ダイオード６が縦方向に形成されてお
り、第２のアノード電極12と第２のp+形領域５とｎ形領
域３とn+形領域２とカソード電極13とによって第２のpn
接合ダイオード７が縦方向に形成されている。第１のp+
形領域４と第２のp+形領域５とは不純物濃度、拡散深さ
等がほぼ同一の条件で形成されているので、第１のpn接
合ダイオード６と第２のpn接合ダイオード７の電気的特
性はほぼ等しくなっている。
［発明が解決しようとする課題］ 第９図のデュアルダイオードを、例えばフォワードコン
バータ型スイッチング電源の２次側整流ダイオードとし
て使用した場合、第１のpn接合ダイオード６と第２のpn
接合ダイオード７はどちらか一方には順方向のバイアス
電圧が印加され、他方には逆方向のバイアス電圧が印加
される。仮に、第１のpn接合ダイオード６に順方向のバ
イアス電圧が印加され、第２のpn接合ダイオード７に逆
方向のバイアス電圧が印加されたとすると、第１のpn接
合ダイオード６は導通状態となり、第２のpn接合ダイオ
ード７は遮断状態となる。このとき、第９図に示す従来
のデュアルダイオードでは導通状態にある第１のpn接合
ダイオード６のアノード電極10に流れる電流の一部が第
１のpn接合ダイオード６の順方向電流としてカソード電
極13へと流れずに、遮断状態にある第２のpn接合ダイオ
ード７のアノード電極12へと流れる電流（以下、漏れ電
流と称する）となり、この漏れ電流が比較的大きい値を
示した。即ち、第２のpn接合ダイオード７の逆方向電流
が増大するという問題が発生した。この理由は次のよう
に考えられる。第１のpn接合ダイオード６に順方向のバ
イアス電圧が印加されると、第１のp+形領域４からｎ形
領域３に少数キャリアであるホール（正孔）が注入され
る。このホールは主としてn+形領域２に向かってｎ形領
域３を縦方向に拡散して第１のpn接合ダイオード６の順
方向電流となるが、一部のホールはｎ形領域３を第２の
p+形領域５に向かって横方向に拡散する。ここで、第９
図のデュアルダイオードでは２つのp+形領域６、７とそ
の間に形成されたｎ形領域３によって、第１のp+形領域
４をエミッタ、ｎ形領域３をベース、第２のp+形領域５
をコレクタとする寄生pnpトランジスタが形成される。
このため、ｎ形領域３を横方向に拡散するホールの多く
はn+形領域２から注入される電子と再結合するが、一部
のホールは第２のp+形領域５に収集されて寄生pnpトラ
ンジスタのコレクタ電流となり、第２のアノード電極12
へと流れる漏れ電流となる。
上記の問題を解決する手段として、寄生pnpトランジス
タの電流増幅率hfeを減少する試みが考えられる。これ
は第１のp+形領域４と第２のp+形領域５の間隔を増大す
ることで実現できる。しかしながら、この方法では、半
導体基体１の面積を増加するので望ましくない。
漏れ電流を防ぐために、第９図の第１のp+形領域４と第
２のp+形領域５との間のｎ形領域３の中に分離用p+形領
域を設け、この分離用p+形領域をｎ形領域３に電極によ
って電気的に接続してコレクタとして動作させることが
考えられる。このように構成すれば、第１及び第２のp+
形領域間を流れようとする漏れ電流成分が分離用p+形領
域によって吸収される。しかし、単に分離用p+形領域を
設けてもこれによって十分なコレクタ作用を得ることが
できない。
そこで、本発明の目的は漏れ電流の良好な制限を達成す
ることができる複合型ダイオード装置を提供することに
ある。
［課題を解決するための手段］ 上記目的を達成するための本発明は、実施例を示す図面
の符号を参照して説明すると、第１の導電形の第１の半
導体領域３と前記第１の導電形と反対の第２の導電形の
第２、第３及び第４の半導体領域４、５、14と前記第１
の半導体領域３よりも不純物濃度の高い第１の導電形の
第５の半導体領域15とを有している板状半導体基体１
と、前記第１の半導体領域３に電気的に接続された第１
の電極13と、前記第２の半導体領域４に電気的に接続さ
れた第２の電極10と、前記第３の半導体領域５に電気的
に接続された第３の電極12と、前記第４及び第５の半導
体領域14、15に接続された第４の電極16とを具備し、前
記第２の半導体領域４は前記基体１の一方の主面に細長
い露出表面が生じるように前記第１の半導体領域３の中
に島状に形成され、前記第３の半導体領域５は前記基体
１の一方の主面に細長い露出表面が生じ且つ前記第２の
半導体領域４に対して平行になるように前記第１の半導
体領域３の中に島状に形成され、前記第４の半導体領域
14は前記基体１の一方の主面において前記第２の半導体
領域４と前記第３の半導体領域５との中間位置に前記第
１の半導体領域３の露出表面を介して配置され、前記第
５の半導体領域15はその表面が前記基体１の一方の表面
に露出し、その下面が前記第１の半導体領域３に接する
ように形成され且つ前記基体１の一方の主面において前
記第２及び第３の半導体領域４、５が互いに平行に延び
ている間から外れた位置に配置され、前記第５の半導体
領域15と前記第２の半導体領域４との最短距離が前記第
４の半導体領域14と前記第２の半導体領域４との最短距
離よりも大きく設定され且つ前記第５の半導体領域15と
前記第３の半導体領域５との最短距離が前記第４の半導
体領域14と前記第３の半導体領域５との最短距離よりも
大きく設定され、前記第１の電極13は前記基体１の他方
の主面に配置され、前記第２、第３及び第４の電極10、
12、16は前記基体１の一方の主面に配置され、前記第４
の電極16は前記第２及び第３の半導体領域４、５の間の
前記第４の半導体領域14の部分に接する領域を有するよ
うに形成されてることを特徴とする複合型ダイオード装
置に係わるものである。
なお、本発明をpn接合とショットキバリアとの両方を含
む複合型ダイオード装置にも適用することができる。
［作用］ 本発明によれば、第１の半導体領域３の第２の半導体領
域４と第３の半導体領域５とが対向する領域に、第２及
び第３の半導体領域４、５と同じ導電形から成る第４の
半導体領域14が形成されている。このため、第１の半導
体領域３と第２の半導体領域４とによって形成されるpn
接合又は第１の半導体領域３と第３の半導体領域５とに
よって形成されるpn接合のどちらかの一方に順方向のバ
イアス電圧が印加され、他方に逆方向のバイアス電圧が
印加されたとき、第２の半導体領域４から第１の半導体
領域３に注入され、第３の半導体領域５へと向かう少数
キャリア及び第３の半導体領域５から第１の半導体領域
３に注入され、第２の半導体領域４へと向かう少数キャ
リアはそれぞれ第２又は第３の半導体領域４、５と第１
の半導体領域３と第４の半導体領域14によって形成され
るトランジスタによって第４の半導体領域14に収集され
る。第４の半導体領域14は電極16を介して第１の半導体
領域３に電気的に接続されているから、第４の半導体領
域14に収集された少数キャリアに基づく電流は順方向に
バイアスされたpn接合を含むダイオードの順方向電流の
一部となる。したがって、順方向にバイアスされたpn接
合から逆方向にバイアスされたpn接合へと流れる少数キ
ャリアに基づく漏れ電流が減少し、逆方向にバイアスさ
れたpn接合を含むダイオードの逆方向電流の増大が防止
される。ガードリングを含む複合型ショットキバリアダ
イオード装置においても同様な作用が生じる。また、本
発明に従って設けられた第５の半導体領域15は第４の半
導体領域14の電位を下げてコレクタ作用を強める機能を
有する。即ち、第５の半導体領域15と第２の半導体領域
４との最短距離が第４の半導体領域14と第２の半導体領
域４との最短距離よりも大きく且つ第５の半導体領域15
と第３の半導体領域５との最短距離が第４の半導体領域
14と第３の半導体領域５との最短距離よりも大きい。従
って、例えば第１及び第２の電極間13、10に所定電圧が
印加された時における第５の半導体領域15に隣接する第
１の半導体領域３の部分と第１の電極13との間の電圧
が、第４の半導体領域14に隣接する第１の半導体領域３
の部分と第１の電極13との間の電圧よりも低くなる。な
お、上記の電圧は第１の半導体領域３を抵抗体と考え、
第１及び第２の電極13、10間を距離に応じて抵抗分割す
ることによって推定できる。第１の電極13と第５の半導
体領域15に隣接する第１の半導体領域３の部分の電圧が
低いということは第１の半導体領域３と同一導電形の第
５の半導体領域15と第１の電極13との間の電圧も低いこ
とを意味し、更に、第５の半導体領域15に第４の電極16
で接続された第４の半導体領域14と第１の電極13との間
の電圧も低いことを意味する。この結果、第４の半導体
領域14と第１の半導体領域３との間の逆バイアスが強く
なる。即ち、第２の半導体領域４をエミッタ、第１の半
導体領域３をベース、第４の半導体領域14をコレクタと
する寄生トランジスタにおいてベース・コレクタ間の逆
バイアスが強くなり、コレクタの働きが強くなり、漏れ
電流がコレクタとしての第４の半導体領域14に良好に吸
収される。
［実施例１］ 第１図〜第４図を参照して実施例１のデュアルダイオー
ドを説明する。但し、第１図〜第４図及び実施例２、３
を示す第５図〜第８図において第９図と実質的に同一の
部分には同一の符号を付してその説明を省略する。
本実施例のデュアルダイオードは、第１及び第２のダイ
オード６、７を得るためのn+形領域２とｎ形領域（第１
の半導体領域）３と第１のp+形領域（第２の半導体領
域）４と第２のp+形領域（第３の半導体領域）５とを有
する他に、半導体基体１の表面においてアノード領域と
なる第１及び第２のp+形領域４、５を環状ｎ型領域３を
介してそれぞれ包囲するように形成された略８の字形の
第３のp+形領域（第４の半導体領域）14を有し、更にn+
形領域15を有する。
第３のp+形領域14は、平面的に見て、第１及び第２のp+
形領域４、５の対向間に配置され、表面を除いてｎ形領
域３によって囲まれている。この第３のp+形領域14は第
１及び第２のp+形領域４、５を形成する拡散工程で同時
に形成されている。従って、第３のp+形領域14の下部に
はｎ形領域３が存在している。
n+形領域15は第１及び第２のp+形領域４、５の対向間か
ら外れた領域に島状に形成されている。このn+形領域15
の上面は半導体基体１の表面に露出しており、下面はｎ
形領域３に接している。n+形領域15はｎ形領域３よりも
不純物濃度が高く、後述する電極16と低抵抗性の接触を
するコンタクト領域である。また、半導体基体１の表面
には第３のp+形領域14とn+形領域15の両方に低抵抗性の
接触をする電極16が第１及び第２のアノード電極10、12
に離間して形成されている。電極16は第１及び第２のア
ノード電極10、12と同時に形成される。
本実施例のデュアルダイオードにおいて、第１のアノー
ド電極10とカソード電極13との間に第１のアノード電極
10側の電位が正となる電圧を印加し、第２のアノード電
極12とカソード電極13との間に第２のアノード電極12側
の電位が負となる電圧を印加すると、第１のpn接合ダイ
オード６が導通状態となり、第２のpn接合ダイオード７
が遮断状態となる。そこで、本実施例のデュアルダイオ
ードでは、第９図に示す従来のデュアルダイオードに比
べて、第２のpn接合ダイオード７へと流れる漏れ電流を
小さくすることができる。この理由は以下のように考え
られる。第１のpn接合ダイオード６に順方向のバイアス
電圧が印加されると、第１のp+形領域４からｎ形領域３
にホールが注入される。このホールの一部は従来例と同
様にｎ形領域３を第１図において横方向に拡散する。と
ころが、本実施例では第１のp+形領域４とｎ形領域３と
第３のp+形領域14によって横方向にpnp構造が形成され
ている。ここで、n+形領域15から比較的離れた位置にお
ける第３のp+形領域14の近傍のｎ形領域３は、順方向電
流に基づいてカソード電極13との電位差が比較的大きく
なる位置であり、n+形領域15の近傍のｎ形領域３よりも
電位が高い。また、第３のp+形領域14の電位はn+形領域
15の近傍のｎ形領域３の電位とほぼ等しいと見なせる。
従って、ｎ形領域３と第３のp+形領域14によって形成さ
れるPn接合は逆方向にバイアスされ、上記のpnp構造は
第１のp+形領域４をエミッタ、ｎ形領域３とベース、第
３のp+形領域14をコレクタとするpnpトランジスタ（第
１の寄生pnpトランジスタ）として動作し、ｎ形領域３
を横方向に拡散するホールの多くは第３のp+形領域14に
収集される。第３のp+形領域14に収集されたホールは、
第１の寄生pnpトランジスタのコレクタ電流となって、
電極16からn+形領域15、ｎ形領域３、n+形領域２を経て
最低電位にあるカソード電極13に流れる電流を生じさせ
る。この電流は結局のところ第１のアノード電極10から
カソード電極13へと流れるから、第１のpn接合ダイオー
ド６の順方向電流の一部とみなせる。なお、ｎ形領域３
を横方向に拡散するホールはp+形領域４から注入される
ホールである上に、第１の寄生pnpトランジスタの電流
増幅率hfeは小さいから、第１の寄生pnpトランジスタに
分流して流れる順方向電流は微かである。また、第１の
アノード電極10とカソード電極13との間に第１のアノー
ド電極10側を負とする電圧を印加し、第２のアノード電
極12とカソード電極13との間に第２のアノード電極12側
を正とする電圧を印加した場合は、同様に第２のp+形領
域５をエミッタ、ｎ形領域３をベース、第３のp+形領域
14をコレクタとする第２の寄生pnpトランジスタが動作
し、第２のp+形領域５から第１のpn接合ダイオード６へ
と流れる漏れ電流を制限する。
［実施例２］ 第５図及び第２図は実施例２のデュアルダイオードを示
す。このデュアルダイオードは、第５図に示すように第
１及び第２のp+形領域４、５の相互間の第３のp+形領域
14の両側にn+形領域17を有する。このn+形領域17は、平
面的には第６図に示すように第１のp+形領域４と第２の
p+形領域５とをｎ形領域３を介して包囲している。な
お、n+形領域17は島状のn+形領域15と同じ拡散工程で形
成される。
本実施例のデュアルダイオードでは、第１のpn接合ダイ
オード６が順方向にバイアスされ、第２のpn接合ダイオ
ード７が逆方向にバイアスされたとき、第１のp+形領域
４とエミッタ、ｎ形領域３及びn+形領域17をベース、第
３のp+形領域14をコレクタとする第１の寄生pnpトラン
ジスタが動作し、第１のp+形領域４から第２のp+形領域
５へと流れる漏れ電流を減少できる。また、第１のpn接
合ダイオード６が逆方向にバイアスされ、第２のpn接合
ダイオード７が順方向にバイアスされたとき、第２のp+
形領域５をエミッタ、ｎ形領域３及びn+形領域17をベー
ス、第３のp+形領域14をコレクタとする第２の寄生pnp
トランジスタが動作し、第２のp+形領域５から第１のp+
形領域４へと流れる漏れ電流を減少できる。また、本実
施例のデュアルダイオードでは第３のp+形領域14の第１
のp+形領域４側及び第２のp+形領域５側にエピタキシャ
ル層のｎ形領域３よりも不純物濃度の高いn+形領域17が
形成されているので、パンチスルーを有効に防止するこ
とができる。即ち、逆方向のバイアス電圧が印加された
pn接合ダイオードのpn接合からは主として不純物濃度の
低いｎ形領域３側に空乏層が形成される。この空乏層が
第３のp+形領域14に達する（パンチスルーする）と、第
３のp+形領域14に収集されたホールが逆方向にバイアス
されたPn接合ダイオードのp+形領域に流れ込み、漏れ電
流が増大する。本実施例では第３のp+形領域14の両側に
空乏層が延びにくい高不純物濃度のn+形領域17が形成さ
れているので、上記のパンチスルーを有効に防止でき
る。したがって、逆方向バイアスを大きくしても漏れ電
流の小さいデュアルダイオードを実現できる。換言すれ
ば、第１図〜第４図の実施例１のデュアルダイオードに
比べて第１のp+形領域４と第２のp+形領域５の間隔を小
さくでき、チップサイズを小さくして漏れ電流の少ない
デュアルダイオードを実現できる。スイッチング特性を
向上するためにライフタイムキラーとして重金属を拡散
したデュアルダイオードでは、ｎ形領域３の不純物濃度
が見つけ上小さくなり、空乏層が延び易くなるので、本
実施例はこのようなデュアルダイオードに適用して特に
有効である。
［実施例３］ 第７図及び第８図は実施例３に係わるデュアルショット
キバリアダイオードを示す。このショットキバリアダイ
オードを２つ含むものは、第７図に示すように、出発母
材であるn+形領域２と、その上面にエピタキシャル成長
させて形成したｎ形領域３と、ｎ形領域３の上面に形成
された第１及び第２のバリア電極（第１及び第２のアノ
ード電極）21、22と、バリア電極21及び22の周部に形成
された第１及び第２のp+形領域23、24と、n+形領域２に
低抵抗性接触するカソード電極13とを有する。第１のバ
リア電極21はｎ形領域３及び第１のp+形領域23と接触し
ており、第２のバリア電極22はｎ形領域３及び第２のp+
形領域24と接触している。第１及び第２のバリア電極2
1、22はそれぞれｎ形領域３との界面に第１及び第２の
ショットキバリア25、26を生成するが、第１及び第２の
p+形領域23、24との界面にはのショットキバリアを生成
しない。第１のp+形領域23は第１のショットキバリア25
に隣接してこれを包囲するように配置されており、第２
のp+形領域24は第２のショットキバリア26に隣接してこ
れを包囲するように配置されている。以上は従来のデュ
アルショットキバリアダイオードと変わりないが、本実
施例では第７図及び第８図に示すように、ｎ形領域３の
第１のp+形領域23と第２のp+形領域24とが対向する領域
に第３のp+形領域14が形成され、第１及び第２のp+形領
域23、24がそれぞれ半導体基体１の上面側において、ｎ
形領域３と第３のp+形領域14に順次包囲されている。ま
た、第３のp+形領域14は半導体基体１の表面に露出して
おり、実施例１、２と同様に島状のn+形領域15に接続さ
れた電極16に低抵抗性の接触をしている。本実施例のデ
ュアルショットキバリアダイオードは第１のバリア電極
21、ｎ形領域３、n+形領域２、カソード電極13及びガー
ドリングとしての第１のp+形領域23によって第１のショ
ットキバリアダイオード６が縦方向に形成されており、
第２のバリア電極22、ｎ形領域３、n+形領域２、カソー
ド電極13及びガードリングとしての第２のp+形領域24に
よって第２のショットキバリアダイオード７が縦方向に
形成されている。
本実施例のデュアルショットキバリアダイオードにおい
て、第１のショットキバリアダイオード６に順方向のバ
イアス電圧を印加し、第２のショットキバリアダイオー
ド７に逆方向のバイアス電圧を印加すると、第１のp+形
領域23からｎ形領域３に少数キャリアとしてのホールが
注入される。このホールの一部は実施例１、２と同様に
ｎ形領域３を横方向に拡散する。従来の構造であればこ
のホールが第２のp+形領域24に収集されるが、本実施例
では第１のp+形領域23とｎ形領域３と第３のp+形領域14
によって形成される第１の寄生pnpトランジスタ（第１
のpnp構造）が動作し、ｎ形領域３を横方向に拡散する
ホールは第３のp+形領域14に収集されて、第２のp+形領
域24へと流れるホールが制限される。第１のショットキ
バリアダイオード６が逆方向にバイアスされ、第２のシ
ョットキバリアダイオード７が順方向にバイアスされた
ときは、第２のp+形領域24とｎ形領域３と第３のp+形領
域14によって第２の寄生pnpトランジスタ（第２のpnp構
造）が動作して同様に効果が得られる。
［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
（１）実施例１、２において、第３のp+形領域14は半導
体基体１の上面側で第１及び第２のp+形領域４、５を閉
環状に包囲していなくてもよい。第３のp+形領域14は第
１のp+形領域４と第２のp+形領域５とが対向した領域の
一部に配置されれば漏れ電流を減少する効果はそれなり
に得られる。しかしながら、十分な効果を期待するなら
ば、第３のp+形領域14を第１のp+形領域４と第２のp+形
領域５が対向した領域において、第１及び第２のp+形領
域４、５の一方の端部に接する第１の仮想線から第１及
び第２のp+形領域４、５の他方の端部に接する第２の仮
想線までの間の全部に配置するのがよい。
また、実施例３においても同様に、第３のp+形領域14は
第１のp+形領域23と第２のp+形領域24の一方の端部に接
する第１の仮想線から他方の端部に接する第２の仮想線
までの間の全部に配置するのが望ましい。
（２）第１の半導体領域がｐ形半導体領域であり、第
２、第３及び第４の半導体領域がｎ形領域であってもよ
い。
（３）空乏層の延びを制限するn+形領域17は第３のp+形
領域14から若干離間して配置されてもよい。
（４）電極16とコンタクトをとるn+形領域15は第１のp+
形領域４と第２のp+形領域５とが対向する領域に設けて
もそれなりの効果は得られる。しかしながら、十分な漏
れ電流減少の効果を基待するならば、実施例のように第
３のp+形領域14よりも第１及び第２のp+形領域４、５か
ら離れた位置に設け、第１及び第２のp+形領域４、５か
らできるだけ離して配置し、少なくとも第１のp+形領域
４と第２のp+形領域５とが対向した領域の外側に配置す
るのがよい。
［発明の効果］ 各請求項の発明によれば、第５の半導体領域15を第２及
び第３の半導体領域４、５の対向間から離間して配置す
ることによって第４の半導体領域14の漏れ電流の吸収効
果が強くなり、漏れ電流即ち逆方向電流の小さい複合型
ダイオードを提供することができる。
【図面の簡単な説明】
第１図は本発明の実施例１のデュアルダイオードを示す
ものであって、第４図のＩ−Ｉ線に対応する部分の断面
図、 第２図は第４図のII−II線に対応する部分の断面図、 第３図は実施例１のデュアルダイオードの半導体基体の
表面を示す平面図、 第４図は実施例１のデュアルダイオードの平面図、 第５図は実施例２のデュアルダイオードを示すものであ
って、第６図のＶ−Ｖ線に対応する部分を示す断面図、 第６図は第５図の半導体基体の表面を示す平面図、 第７図は実施例３のショットキバリアダイオードを示す
ものであって、第８図のVII−VII線に対応する部分を示
す断面図、 第８図は第７図の半導体基体の表面を示す平面図、 第９図は従来のデュアルダイオードを示す断面図であ
る。 １…半導体基体、２…n+形領域、３…ｎ形領域、４…第
１のp+形領域、５…第２のp+形領域、６…第１のpn接合
ダイオード、７…第２のpn接合ダイオード、10…第１の
アノード電極、12…第２のアノード電極、13…カソード
電極、14…第３のp+形領域、15…n+形領域。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１の導電形の第１の半導体領域（３）と
    前記第１の導電形と反対の第２の導電形の第２、第３及
    び第４の半導体領域（４、５、14）と前記第１の半導体
    領域（３）よりも不純物濃度の高い第１の導電形の第５
    の半導体領域（15）とを有している板状半導体基体
    （１）と、前記第１の半導体領域（３）に電気的に接続
    された第１の電極（13）と、前記第２の半導体領域
    （４）に電気的に接続された第２の電極（10）と、前記
    第３の半導体領域（５）に電気的に接続された第３の電
    極（12）と、前記第４及び第５の半導体領域（14、15）
    に接続された第４の電極（16）とを具備し、 前記第２の半導体領域（４）は前記基体（１）の一方の
    主面に細長い露出表面が生じるように前記第１の半導体
    領域（３）の中に島状に形成され、 前記第３の半導体領域（５）は前記基体（１）の一方の
    主面に細長い露出表面が生じ且つ前記第２の半導体領域
    （４）に対して平行になるように前記第１の半導体領域
    （３）の中に島状に形成され、 前記第４の半導体領域（14）は前記基体（１）の一方の
    主面において前記第２の半導体領域（４）と前記第３の
    半導体領域（５）との中間位置に前記第１の半導体領域
    （３）の露出表面を介して配置され、 前記第５の半導体領域（15）はその表面が前記基体
    （１）の一方の表面に露出し、その下面が前記第１の半
    導体領域（３）に接するように形成され且つ前記基体
    （１）の一方の主面において前記第２及び第３の半導体
    領域（４、５）が互いに平行に延びている間から外れた
    位置に配置され、 前記第５の半導体領域（15）と前記第２の半導体領域
    （４）との最短距離が前記第４の半導体領域（14）と前
    記第２の半導体領域（４）との最短距離よりも大きく設
    定され且つ前記第５の半導体領域（15）と前記第３の半
    導体領域（５）との最短距離が前記第４の半導体領域
    （14）と前記第３の半導体領域（５）との最短距離より
    も大きく設定され、 前記第１の電極（13）は前記基体（１）の他方の主面に
    配置され、 前記第２、第３及び第４の電極（10、12、16）は前記基
    体（１）の一方の主面に配置され、 前記第４の電極（16）は前記第２及び第３の半導体領域
    （４、５）の間の前記第４の半導体領域（14）の部分に
    接する領域を有するように形成されていることを特徴と
    する複合型ダイオード装置。
  2. 【請求項２】第１の導電形の第１の半導体領域（３）と
    前記第１の導電形と反対の第２の導電形の第２、第３及
    び第４の半導体領域（23、24、14）と前記第１の半導体
    領域（３）よりも不純物濃度の高い第１の導電形の第５
    の半導体領域（15）とを有している板状半導体基体
    （１）と、第１、第２、第３及び第４の電極（13、21、
    22、16）とを具備し、 前記第２の半導体領域（23）は前記基体（１）の一方の
    主面に露出する環状表面を除いて前記第１の半導体領域
    （３）に接するように形成され、 前記第３の半導体領域（24）は前記基体（１）の一方の
    主面に露出する環状表面を除いて前記第１の半導体領域
    （３）に接するように形成され、 前記第２及び第３の半導体領域（23、24）によって包囲
    された前記第１の半導体領域（３）の第１及び第２の表
    面領域は細長く形成されていると共に互いに平行に配置
    され、 前記第４の半導体領域（14）は前記基体（１）の一方の
    主面において前記第２の半導体領域（23）と前記第３の
    半導体領域（24）との中間位置に前記第１の半導体領域
    （３）の露出表面を介して配置され、 前記第５の半導体領域（15）はその表面が前記基体
    （１）の一方の表面に露出し、その下面が前記第１の半
    導体領域（３）に接するように形成され且つ前記基体
    （１）の一方の主面において前記第２及び第３の半導体
    領域（23、24）に包囲された前記第１及び第２の表面領
    域が互いに平行に延びている間から外れた位置に配置さ
    れ、 前記第５の半導体領域（15）と前記第２の半導体領域
    （23）との最短距離が前記第４の半導体領域（14）と前
    記第２の半導体領域（23）との最短距離よりも大きく設
    定され且つ前記第５の半導体領域（15）と前記第３の半
    導体領域（24）との最短距離が前記第４の半導体領域
    （14）と前記第３の半導体領域（24）との最短距離より
    も大きく設定され、 前記第１の電極（13）は前記基体（１）の他方の主面に
    配置されていると共に前記第１の半導体領域（３）に電
    気的に接続され、 前記第２の電極（21）は前記第１の半導体領域（３）の
    前記第１の表面領域に対して第１のショットキバリア
    （25）が生じるように接触していると共に前記第２の半
    導体領域（23）に電気的に接続され、 前記第３の電極（22）は前記第１の半導体領域（３）の
    前記第２の表面領域に対して第２のショットキバリア
    （26）が生じるように接触していると共に前記第３の半
    導体領域（24）に電気的に接続され、 前記第４の電極（16）は前記基体（１）の一方の主面に
    おいて前記第４及び第５の半導体領域（14、15）に電気
    的に接続されていると共に前記第１の半導体領域（３）
    の前記第１及び第２の環状表面の間の前記第４の半導体
    領域（14）の部分に接する領域を有するように形成され
    ていることを特徴とする複合型ダイオード装置。
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