JP2901275B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2901275B2 JP2901275B2 JP1194955A JP19495589A JP2901275B2 JP 2901275 B2 JP2901275 B2 JP 2901275B2 JP 1194955 A JP1194955 A JP 1194955A JP 19495589 A JP19495589 A JP 19495589A JP 2901275 B2 JP2901275 B2 JP 2901275B2
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- type
- power supply
- type epitaxial
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に端子電圧が
電源電圧以上に上る半導体集積回路装置のボンディング
パッドの構造に関する。
電源電圧以上に上る半導体集積回路装置のボンディング
パッドの構造に関する。
従来、この種の半導体集積回路装置は、Ｐ型基板を最
低電圧としPN接合により絶縁分離することを特徴として
いる。通常、端子の電圧は電源電圧の範囲内で使用する
が、本半導体集積回路装置を使用する装置等の環境条件
により、電源電圧より高い電圧が各端子に印加されるこ
とがある。この様な場合、半導体集積回路装置を破壊及
び寄生効果などによる誤動作から防止するため、端子と
最高電位（電源電圧）の端子との間に保護ダイオードを
入れて、端子に連なる素子等を保護していた。
低電圧としPN接合により絶縁分離することを特徴として
いる。通常、端子の電圧は電源電圧の範囲内で使用する
が、本半導体集積回路装置を使用する装置等の環境条件
により、電源電圧より高い電圧が各端子に印加されるこ
とがある。この様な場合、半導体集積回路装置を破壊及
び寄生効果などによる誤動作から防止するため、端子と
最高電位（電源電圧）の端子との間に保護ダイオードを
入れて、端子に連なる素子等を保護していた。
第３図は、その保護ダイオードを含む半導体チップの
断面構造を示したもので、１はボンディングパッド用ア
ルミニウム電極、２は絶縁膜であり、Ｐ型基板６上に形
成されたＮ型エピタキシャル層４をP+型分離領域３で絶
縁分離し、電源電圧用アルミニウム電極８、N+高濃度拡
散領域７を介して、Ｎ型エピタキシャル層４を電源電圧
でバイアスする。Ｎ型エピタキシャル層４中にＰ型拡散
領域９を形成し、その一端をボンディングパッド用アル
ミ電極１に接続してＰ型拡散領域９をアノード、Ｎ型エ
ピタキシャル層４をカソードとするダイオードを形成
し、ボンディングパッド用アルミ電極に入力される端子
電圧が電源電圧より高くなった時、端子に流入する電流
を電源端子側へ流すことににより、端子に連なる素子を
破壊，寄生等の誤動作から保護していた。
断面構造を示したもので、１はボンディングパッド用ア
ルミニウム電極、２は絶縁膜であり、Ｐ型基板６上に形
成されたＮ型エピタキシャル層４をP+型分離領域３で絶
縁分離し、電源電圧用アルミニウム電極８、N+高濃度拡
散領域７を介して、Ｎ型エピタキシャル層４を電源電圧
でバイアスする。Ｎ型エピタキシャル層４中にＰ型拡散
領域９を形成し、その一端をボンディングパッド用アル
ミ電極１に接続してＰ型拡散領域９をアノード、Ｎ型エ
ピタキシャル層４をカソードとするダイオードを形成
し、ボンディングパッド用アルミ電極に入力される端子
電圧が電源電圧より高くなった時、端子に流入する電流
を電源端子側へ流すことににより、端子に連なる素子を
破壊，寄生等の誤動作から保護していた。
上述した従来の半導体集積回路装置において、端子電
圧が電源電圧以上になるとＰ型拡散領域９とＮ型エピタ
キシャル層４で構成される保護ダイオードが導通するた
め、端子電圧はＮ型エピタキシャル層４より約0.7V高い
電位となる。この時、保護ダイオードのアノード側、即
ち端子側と他のＮ型エピタキシャル層中のＰ型拡散領域
とがアルミ配線により電気的に接続されていると、その
Ｐ型拡散領域も端子と同電位となる。特に、第３図のよ
うに同じＮ型エピタキシャル層４中に、端子と電気的に
接続されたＰ型拡散領域９とN+型拡散領域７、Ｐ型拡散
領域13及びN+型拡散領域14からなるNPN型トランジスタ
が同時に入っている場合、Ｐ型拡散領域がＮ型エピタキ
シャル層の電位よりも上るため、Ｐ型拡散領域２をエミ
ッタ、Ｎ型エピタキシャル層４をベース、NPN型トラン
ジスタのベース13をコレクタとする寄生PNPが生じ、こ
の寄生PNPがNPN型トランジスタと第４図の様に接続さ
れ、サイリスタ構造となり回路動作上不都合な動作をす
ることがある。
圧が電源電圧以上になるとＰ型拡散領域９とＮ型エピタ
キシャル層４で構成される保護ダイオードが導通するた
め、端子電圧はＮ型エピタキシャル層４より約0.7V高い
電位となる。この時、保護ダイオードのアノード側、即
ち端子側と他のＮ型エピタキシャル層中のＰ型拡散領域
とがアルミ配線により電気的に接続されていると、その
Ｐ型拡散領域も端子と同電位となる。特に、第３図のよ
うに同じＮ型エピタキシャル層４中に、端子と電気的に
接続されたＰ型拡散領域９とN+型拡散領域７、Ｐ型拡散
領域13及びN+型拡散領域14からなるNPN型トランジスタ
が同時に入っている場合、Ｐ型拡散領域がＮ型エピタキ
シャル層の電位よりも上るため、Ｐ型拡散領域２をエミ
ッタ、Ｎ型エピタキシャル層４をベース、NPN型トラン
ジスタのベース13をコレクタとする寄生PNPが生じ、こ
の寄生PNPがNPN型トランジスタと第４図の様に接続さ
れ、サイリスタ構造となり回路動作上不都合な動作をす
ることがある。
従って、上述した寄生トランジスタの発生による不都
合な動作を防止するため、端子と電気的に接続されたＰ
型拡散領域９を単独で絶縁分離し、そのＮ型エピタキシ
ャル領域を電源電圧でバイアスする方法がある。しか
し、この対策では端子に連なるＰ型拡散領域が複数個あ
る場合、それらの素子のみを絶縁分離する必要があるた
め、半導体集積回路のチップ面積が増大するという欠点
があった。又、破壊，寄生効果等の誤動作を防止するた
め、Ｐ型拡散領域を半導体集積回路装置の外部に出し
て、外付抵抗の使う方法もあるが、これは外付部品点数
の増加及び端子数の増加等でチップ面積が増大しコスト
アップになるという欠点があった。
合な動作を防止するため、端子と電気的に接続されたＰ
型拡散領域９を単独で絶縁分離し、そのＮ型エピタキシ
ャル領域を電源電圧でバイアスする方法がある。しか
し、この対策では端子に連なるＰ型拡散領域が複数個あ
る場合、それらの素子のみを絶縁分離する必要があるた
め、半導体集積回路のチップ面積が増大するという欠点
があった。又、破壊，寄生効果等の誤動作を防止するた
め、Ｐ型拡散領域を半導体集積回路装置の外部に出し
て、外付抵抗の使う方法もあるが、これは外付部品点数
の増加及び端子数の増加等でチップ面積が増大しコスト
アップになるという欠点があった。
本発明の目的は、破壊，寄生効果等の誤動作を防止で
きしかもチップサイズを小さくすることが可能な半導体
集積回路装置を提供することにある。
きしかもチップサイズを小さくすることが可能な半導体
集積回路装置を提供することにある。
本発明の半導体集積回路装置は、一導電型半導体基板
上の逆導電型エピタキシャル層表面から前記一導電型半
導体基板にかけて選択的に設けられた一導電型分離領域
により区画された素子領域と、前記逆導電型エピタキシ
ャル層表面に選択的に設けられたバイポーラトランジス
タのベースとなる一導電型拡散領域と、前記一導電型拡
散領域と接続されるとともに前記逆導電型エピタキシャ
ル層上に形成された入力電極と、前記逆導電型エピタキ
シャル層に電源電圧を供給する電源電圧用電極とを備
え、前記逆導電型エピタキシャル層と前記入力電極とは
ショットキーバリアダイオードを構成し、前記ショット
キーバリアダイオードは、前記入力電極に前記電源電圧
よりも高い電圧が印加された際に導通し前記入力電極の
電圧をクランプすることを特徴とする。
上の逆導電型エピタキシャル層表面から前記一導電型半
導体基板にかけて選択的に設けられた一導電型分離領域
により区画された素子領域と、前記逆導電型エピタキシ
ャル層表面に選択的に設けられたバイポーラトランジス
タのベースとなる一導電型拡散領域と、前記一導電型拡
散領域と接続されるとともに前記逆導電型エピタキシャ
ル層上に形成された入力電極と、前記逆導電型エピタキ
シャル層に電源電圧を供給する電源電圧用電極とを備
え、前記逆導電型エピタキシャル層と前記入力電極とは
ショットキーバリアダイオードを構成し、前記ショット
キーバリアダイオードは、前記入力電極に前記電源電圧
よりも高い電圧が印加された際に導通し前記入力電極の
電圧をクランプすることを特徴とする。
次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す半導体集積回路装置
のチップの縦断面図である。本実施例では、シリコンか
らなるＰ型半導体基板６及びＮ型エピタキシャル層４を
含んでなるチップのエピタキシャル層４の表面からＰ型
基板７にかけて選択的に設けられたP+型分離領域３によ
りそれぞれの素子形成領域に区画されている。Ｎ型エピ
タキシャル層４とボンディングパッド用電極１とが電気
的に接続され、図面には示していないが、Ｎ型エピタキ
シャル層４上には複数個のＰ型拡散領域が形成され素子
を形成しており、電極１と接続している。更に、ボンデ
ィングパッド用電極１をアノード、Ｎ型エピタキシャル
層４をカソードとする保護ダイオードとしてのショット
キーバリヤーダイオードを構成し、かつ、Ｎ型エピタキ
シャル層４をN+型高濃度拡散領域７を介して電源電圧用
アルミ電極で電源電圧でバイアスされた構成を有するも
のである。第２図はその等価回路図である。
のチップの縦断面図である。本実施例では、シリコンか
らなるＰ型半導体基板６及びＮ型エピタキシャル層４を
含んでなるチップのエピタキシャル層４の表面からＰ型
基板７にかけて選択的に設けられたP+型分離領域３によ
りそれぞれの素子形成領域に区画されている。Ｎ型エピ
タキシャル層４とボンディングパッド用電極１とが電気
的に接続され、図面には示していないが、Ｎ型エピタキ
シャル層４上には複数個のＰ型拡散領域が形成され素子
を形成しており、電極１と接続している。更に、ボンデ
ィングパッド用電極１をアノード、Ｎ型エピタキシャル
層４をカソードとする保護ダイオードとしてのショット
キーバリヤーダイオードを構成し、かつ、Ｎ型エピタキ
シャル層４をN+型高濃度拡散領域７を介して電源電圧用
アルミ電極で電源電圧でバイアスされた構成を有するも
のである。第２図はその等価回路図である。
上記の構成で、ボンディングパッド用アルミ電極の電
位が電源電圧以上となると、上記ショットキーバリヤー
ダイオードが導通し、端子に流入する電流は保護ダイオ
ードとなる上記ショットキーバリヤーダイオードを介し
てN+高濃度拡散領域及び電源電圧用アルミ電極を介して
電源端子に流入する。この時、ショットキーバリヤーダ
イオードの順方向電圧は、Ｐ型拡散領域及びＮ型エピタ
キシャル層で形成されるダイオードの順方向電圧と比較
し半分以下の値となる。
位が電源電圧以上となると、上記ショットキーバリヤー
ダイオードが導通し、端子に流入する電流は保護ダイオ
ードとなる上記ショットキーバリヤーダイオードを介し
てN+高濃度拡散領域及び電源電圧用アルミ電極を介して
電源端子に流入する。この時、ショットキーバリヤーダ
イオードの順方向電圧は、Ｐ型拡散領域及びＮ型エピタ
キシャル層で形成されるダイオードの順方向電圧と比較
し半分以下の値となる。
従って、ボンディングパッド用アルミ電極にＮ型エピ
タキシャル層中に設けられた複数個のＰ型拡散領域が電
気的に接続された状態でも、ボンディングパッド用アル
ミ電極１が電源電圧以上に上った場合、上記説明によ
り、Ｐ型拡散領域及びＮ型エピタキシャル層とで形成さ
れるダイオードは順電位にならないため、遮断状態とな
り、破壊，寄生等による誤動作は生じない。
タキシャル層中に設けられた複数個のＰ型拡散領域が電
気的に接続された状態でも、ボンディングパッド用アル
ミ電極１が電源電圧以上に上った場合、上記説明によ
り、Ｐ型拡散領域及びＮ型エピタキシャル層とで形成さ
れるダイオードは順電位にならないため、遮断状態とな
り、破壊，寄生等による誤動作は生じない。
尚、図中５はＰ型基板６とＮ型エピタキシャル層４と
の界面とその近傍に選択的に設けられたN+型高濃度埋込
み層であり、Ｎ型エピタキシャル層４の動作抵抗を低減
するものであり、特に本発明によって本質的なものでは
ない。
の界面とその近傍に選択的に設けられたN+型高濃度埋込
み層であり、Ｎ型エピタキシャル層４の動作抵抗を低減
するものであり、特に本発明によって本質的なものでは
ない。
以上説明したように本発明は、ボンディングパッド用
アルミ電極と電源電圧でバイアスされたＮ型エピタキシ
ャル層とでショットキーバリヤーダイオードにより保護
ダイオードを構成することにおり、ボンディングパッド
用アルミ電極が電源電圧以上になっても、ショットキー
バリヤーダイオードの順方向電圧でクランプされるため
の、ボンディングパッド用アルミ電極に複数個のＰ型拡
散領域が接続されていても、破壊・寄生効果等の誤動作
を発生することもなく、従って、これらＰ型拡散領域の
みを絶縁分離したりする必要がないため、チップサイズ
を小さくできるという効果がある。
アルミ電極と電源電圧でバイアスされたＮ型エピタキシ
ャル層とでショットキーバリヤーダイオードにより保護
ダイオードを構成することにおり、ボンディングパッド
用アルミ電極が電源電圧以上になっても、ショットキー
バリヤーダイオードの順方向電圧でクランプされるため
の、ボンディングパッド用アルミ電極に複数個のＰ型拡
散領域が接続されていても、破壊・寄生効果等の誤動作
を発生することもなく、従って、これらＰ型拡散領域の
みを絶縁分離したりする必要がないため、チップサイズ
を小さくできるという効果がある。
第１図は本発明の一実施例を示す半導体チップの断面
図、第２図はその等価回路図、第３図は従来技術の実施
例を示す半導体チップの断面図、第４図は第３図でボン
ディングパッド用アルミ電極が電源電圧以上に上った時
に発生する寄生トランジスタの等価回路図である。 １……ボンディングパッド用アルミ電極、２……絶縁
膜、３……P+型分離領域、４……Ｎ型エピタキシャル層
領域、５……N+型高濃度埋込層領域、６……Ｐ型半導体
基板、７……N+型高濃度拡散領域、８……電源電圧用
（コレクタ）アルミ電極、９……Ｐ型拡散領域、10……
Ｐ型拡散領域の他の電極、11……ベース電極、12……エ
ミッタ電極。
図、第２図はその等価回路図、第３図は従来技術の実施
例を示す半導体チップの断面図、第４図は第３図でボン
ディングパッド用アルミ電極が電源電圧以上に上った時
に発生する寄生トランジスタの等価回路図である。 １……ボンディングパッド用アルミ電極、２……絶縁
膜、３……P+型分離領域、４……Ｎ型エピタキシャル層
領域、５……N+型高濃度埋込層領域、６……Ｐ型半導体
基板、７……N+型高濃度拡散領域、８……電源電圧用
（コレクタ）アルミ電極、９……Ｐ型拡散領域、10……
Ｐ型拡散領域の他の電極、11……ベース電極、12……エ
ミッタ電極。
Claims (1)
- 【請求項１】一導電型半導体基板上の逆導電型エピタキ
シャル層表面から前記一導電型半導体基板にかけて選択
的に設けられた一導電型分離領域により区画された素子
領域と、前記逆導電型エピタキシャル層表面に選択的に
設けられたバイポーラトランジスタのベースとなる一導
電型拡散領域と、前記一導電型拡散領域と接続されると
ともに前記逆導電型エピタキシャル層上に形成された入
力電極と、前記逆導電型エピタキシャル層に電源電圧を
供給する電源電圧用電極とを備え、前記逆導電型エピタ
キシャル層と前記入力電極とはショットキーバリアダイ
オードを構成し、前記ショットキーバリアダイオード
は、前記入力電極に前記電源電圧よりも高い電圧が印加
された際に導通し前記入力電極の電圧をクランプするこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194955A JP2901275B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194955A JP2901275B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358468A JPH0358468A (ja) | 1991-03-13 |
| JP2901275B2 true JP2901275B2 (ja) | 1999-06-07 |
Family
ID=16333109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194955A Expired - Lifetime JP2901275B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901275B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894360B2 (en) * | 2002-07-30 | 2005-05-17 | Agilent Technologies, Inc. | Electrostatic discharge protection of thin-film resonators |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256767A (ja) * | 1985-05-10 | 1986-11-14 | Nec Corp | 半導体装置 |
-
1989
- 1989-07-26 JP JP1194955A patent/JP2901275B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358468A (ja) | 1991-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3074736B2 (ja) | 半導体装置 | |
| JPS6358380B2 (ja) | ||
| JPH069018B2 (ja) | 半導体構造 | |
| KR100208632B1 (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| US5274524A (en) | Programmable protection circuit and its monolithic manufacturing | |
| US4543593A (en) | Semiconductor protective device | |
| JP3302275B2 (ja) | 半導体デバイス | |
| JPS6271257A (ja) | 誘電負荷スイツチトランジスタの保護回路 | |
| CA1179406A (en) | Protection circuit for integrated circuit devices | |
| JP2834485B2 (ja) | バイポーラ・トランジスタ | |
| JP2901275B2 (ja) | 半導体集積回路装置 | |
| JP2003060059A (ja) | 保護回路および保護素子 | |
| JP3158534B2 (ja) | 半導体集積回路 | |
| JP3018417B2 (ja) | 集積回路用保護装置 | |
| US6897546B1 (en) | Semiconductor device including a functional element having a PN junction | |
| JPH0715010A (ja) | 半導体装置の保護回路 | |
| JPS6211787B2 (ja) | ||
| JPH0629466A (ja) | 半導体集積回路 | |
| KR0152155B1 (ko) | 반도체 집적 회로 | |
| JPS58186959A (ja) | 半導体装置 | |
| JPH0318336B2 (ja) | ||
| JPS62179756A (ja) | 半導体装置 | |
| US6624502B2 (en) | Method and device for limiting the substrate potential in junction isolated integrated circuits | |
| JP3211351B2 (ja) | 半導体装置 | |
| JPS6141247Y2 (ja) |