JP4289026B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はデータ記憶部として電気的に消去、書換可能な複数のブロックを持つ不揮発性記憶装置、及びこれを含み書換回数が規定回数に達したブロックと書換回数最小のブロックを自動的に交換する半導体記憶装置に関する。
【0002】
【従来の技術】
近年、書込み可能な不揮発性メモリであるフラッシュメモリが広く用いられるようになっている。フラッシュメモリは電源を供給しなくても記憶内容を保持できることを特徴としている一方、消去、書き込み回数が多くなると特性が劣化するため、書き換え回数に制限がある特徴も持つ。
【0003】
そこで、信頼性向上のために様々な提案がなされている。例えば、書き換え回数モニタ手段を備え、予め設定された回数を超えた場合にアラームを発することにより書き換え保証回数を超えたことをユーザーに知らせる様にしたフラッシュメモリがある(特許文献1参照。)。
【0004】
また、不揮発性メモリのアクセス回数をアクセスカウンタにより計数し記憶し、規定回数に達すると別メモリ領域にアクセス対象を切り替えることで信頼性を損なわない様にした半導体集積回路装置がある(特許文献2参照。)。
【0005】
【特許文献1】
特開2001−14865号公報(段落[0022])
【特許文献2】
特開平4−125898号公報(第1頁)
【0006】
【発明が解決しようとする課題】
しかしながらこれらの場合、書き換え回数が多くなった場合に備え、書き換え回数が多いメモリ領域の代替となるメモリ領域を準備しておかなければならず、その結果チップ面積が大幅に増加する問題があった。
【0007】
本発明の主な目的は、チップ面積を大幅増加させることなく書き換え回数の上限を向上させることである。
【0012】
【課題を解決するための手段】
本発明の第1の半導体記憶装置は、データ記憶部が電気的に消去書換可能な複数のブロックからなる不揮発性記憶装置と、ブロックの書換回数が規定回数に達した場合、このブロックと交換するブロックのデータを一時保管するRAM領域を有する記憶装置と、不揮発性記憶装置及び記憶装置にブロック書換、消去、読み出し、ブロック交換を指示し、不揮発性記憶装置と記憶装置間のデータ転送を制御するコントローラとを含み、不揮発性記憶装置は、各ブロックの書換回数を記憶する書換回数モニタメモリ、これの読出し書込回路、読み出した書換回数がロードされコントローラからも参照可能なレジスタとを含む書換回数モニタ回路と、コントローラが指定するブロックアドレスと内部ブロックとの対応情報を記憶するブロックアドレス設定変更用メモリ、これより読み出した対応情報により、コントローラからのブロックアドレス信号を内部のブロックアドレス信号に変換する回路、ブロックアドレス設定変更用メモリの書込回路を含むブロックアドレス設定変更回路を含み、コントローラは、不揮発性メモリのブロックへの書込要求に基づき、対象ブロックの消去と書換回数増加を指示し、各ブロックの書換回数のレジスタへのロードを指示しておき、消去終了を検出すると、各ブロックの書換回数を取得し、書換回数が規定回数に達したブロックがあれば、書換回数が最小のブロックを交換先とし、交換先のブロックデータを記憶装置のRAM領域に転送し、ブロックデータ交換指示により、交換先ブロックの消去と書換回数の増加を行わせ、ブロックアドレス設定変更用メモリの対応情報の書換えを指示し、RAM領域のブロックデータ、本来の書込データをそれぞれ交換元のブロック、交換先のブロックに書き込むことを特徴とする。
【0013】
本発明の第2の半導体記憶装置は、前記第1の半導体記憶装置に於いて、前記書換回数モニタ回路には、ブロック毎の書換回数情報に付随して、書換保護を示す情報も記憶する様にし、前記レジスタを通じ各ブロックの書換回数と共にコントローラに取得され、前記コントローラは各ブロックの書換回数が規定回数に達したブロックがあれば、書込保護が指定されたブロックを交換対象から除外して書換回数が最小のブロックを交換先とし、交換先ブロックの書換回数を増加させる際に、交換元である規定回数に達したブロックに書換保護指定を書き込むことを特徴とする。
【0014】
本発明の第3の半導体記憶装置は、前記第1、又は第2の半導体記憶装置に於いて、前記書換回数メモリは、データ記憶部と同様のテクノロジーによる不揮発性記憶とし、この各ブロックに対応した各セクションのビット数は書換回数の規定回数以上のビット数を有し、これの書込回路は、各セクションで1回の書き換え毎に1ビットずつ新たなビットに書込むことで回数を増加することを特徴とする。
【0015】
本発明の第4の半導体記憶装置は、前記第1乃至第3の何れかの半導体記憶装置に於いて、前記不揮発性記憶装置と記憶装置とコントローラとが集積回路の1チップに収められたことを特徴とする。
【0016】
本発明の第5の半導体記憶装置は、前記第1乃至第3の何れかの半導体記憶装置に於いて、前記不揮発性記憶装置と記憶装置とが集積回路の1チップに収められたことを特徴とする。
【0017】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図1は本発明による半導体記憶装置の全体の構成を示すブロック図である。
【0018】
本発明の半導体記憶装置は、フラッシュメモリ等の不揮発性記憶装置1に加え、不揮発性記憶装置1のブロックの書換回数が規定回数を超えた場合、このブロックと交換するブロックのデータを一時保管するRAM領域10を有する記憶装置7と、不揮発性記憶装置1及び記憶装置7に書込み、消去、読み出し命令を発行し、且つ不揮発性記憶装置1と記憶装置7間のデータ転送を制御するコントローラ11で構成される。
【0019】
図2は不揮発性記憶装置1の全体の構成を示すブロック図である。不揮発性記憶装置1は4つのブロック3、4、5、6と、ブロック単位でデータ書き換え回数を記憶させる書換回数モニタ回路2aと、ブロック選択アドレスを切り替えるブロックアドレス設定変更回路2bを含む。
【0020】
ブロック3、4、5、6は、ユーザーが使用するデータ領域であり、各種パラメータやデータを格納する領域である。
【0021】
書換回数モニタ回路2aは図3に示すように、各ブロックの書換回数を記憶する書換回数モニタ用メモリ12と、書換回数が規定回数に達したブロックに対する以降の書き込みを禁止するために、各ブロックの書換保護ビット乃至フラグを記憶する保護メモリ13と、書換回数モニタ用メモリ12、書換保護メモリ13の書込みを行う書込回路14と、書換回数モニタ用メモリ12の読み出しを行うセンスアンプ15と、書換保護メモリ13の読み出しを行うセンスアンプ16と書換回数モニタ用メモリ12及び書換保護メモリ13から読み出されたデータを一時的に格納するカウンタレジスタ17で構成される。
【0022】
書換回数モニタ用メモリ12、書換保護メモリ13は共にブロック3〜6に対応した4個のセクションに分割構成されている。
【0023】
書換回数モニタ用メモリ12の各セクションは、1回の書き換え毎に1ビットずつ新たなビットに書込むことで書換時の消去を不要としており、各セクションのビット数は書き換え回数規定数により決まる。
【0024】
書換保護メモリ13は、書き換え回数が規定回数に達したブロックのデータを書換回数が最小のブロックのデータを交換する際に、規定回数に達したブロック対応のセクション(或いはビット)にオン(保護を示す)となる様書き込まれ、以降このブロックが交換先になることを防ぐ。
【0025】
書換回数モニタ用メモリ12、書換保護メモリ13は、回路テクノロジーとしてはブロック3〜6の記憶部と同様にフラッシュメモリ回路テクノロジーである。両者を併せ一つのフラッシュメモリ部で構成し、領域を分割して実現してもよい。
【0026】
センスアンプ15、16はブロック毎に配置されており、全ブロックの計数データがカウンタレジスタ17に出力される。
【0027】
書換回数モニタ回路活性化信号Smは書換回数モニタ回路2aのイネーブル信号である。
【0028】
Aa〜Adは4ビットの内部ブロックアドレス信号(選択信号)である。最初は書換対象の内部ブロック選択ビットがオンしており、書換回数モニタ用メモリ12の書換対象セクションの回数増加を行った後、各内部ブッロク指定ビットが順次オンにされ、各ブロックの書換回数、保護ビット乃至フラグが読み出される。
【0029】
ブロックアドレス設定変更回路2bは図4に示すように、コントローラ11から指定されるブロックアドレス信号とブロック3〜6との対応情報を記憶するブロックアドレス設定変更用メモリ18と、ブロックアドレス設定変更用メモリ18の書き込みを行う書込回路19と、ブロックアドレス設定変更用メモリ18の読み出しを行うセンスアンプ20と、センスアンプ20の読み出し結果をレジスタ或いはラッチに保持しこの出力により実際にアドレス切り替えを行う論理回路21及び4個のスイッチ回路22〜25とから構成されている。
【0030】
論理回路21の出力信号は4ビット単位で各内部ブロックアドレスのスイッチ回路22〜25に供給される。各スイッチ回路に外部ブロックアドレスA0〜A3が接続されている。論理回路21の出力情報により、外部ブロックアドレスA0〜A3(選択信号)が内部ブロックアドレス(選択信号)Aa〜Adに変換され出力される。
【0031】
尚、論理回路21のレジスタ或いはラッチには電源投入時の電源確定信号、或いはイニシャライズ信号でブロックアドレス設定変更用メモリ18の初期値がロードされ、ブロックアドレス設定変更用メモリ18の書換が行われるまで保持される。
【0032】
図5を参照し、各スイッチ回路はスイッチ回路23の例で示す様に外部ブロックアドレス信号A0〜A3の内、選択指示23−1C〜23−4Cがオン(ハイレベル)となっている信号が選択され反転し内部ブロックアドレス信号Abとして選択される構成となっている。
【0033】
尚、選択指示23−1C〜23−4Cは例えば23−2Cのみがオン(ハイレベル)という様に1ビットのみオンに設定されている。
【0034】
図6を参照し、各インバータはインバータ23−2の例で示す様に、選択指示のコンプリメント出力23−2aがPチャネルトランジスタ23−2fのゲートに接続され、選択指示のツルー出力23−2cがNチャネルトランジスタ23−2iのゲートに接続され、外部ブロックアドレス信号A1(23−2b)がPチャネルトランジスタ23−2g、Nチャネルトランジスタ23−2hのゲートに接続された構成となっている。
【0035】
選択指示のツルー出力23−2cがハイレベルで且つ外部ブロックアドレス信号A1(23−2b)がハイレベルのときのみ出力23−2dはロウレベル(アクティブ)となる。
【0036】
インバータ23−1、23−3、23−4では23−2a、23−2cに相当する信号がそれぞれハイレベル、ロウレベルであるため、これらの出力はオープン状態になっている。
【0037】
次に、本実施の形態の動作を図面を参照し説明する。図7は本実施形態の動作でブロックのデータ交換を伴う場合の各ブロックのデータ状態、データの流れを示したブロック図であり、図8〜図11は本発明における動作のフローチャートである。
【0038】
書き換え回数が最も多い領域をブロック3、書き換え回数が最も少ない領域をブロック4として説明する。
【0039】
図7(a)を参照し、ブロック3、4にはそれぞれのデータが格納されている。図8のフローチャートを参照し、ブロック3の書き換え命令が実行されると、ブロック3の消去が開始されると同時に、書換回数モニタ回路2aの書換回数モニタ用メモリ12のブロック3用のセクションへの書込みが開始される。
【0040】
ブロック3の消去状態及び書換回数モニタ用メモリ12の書込み状態はそれぞれステータスリード及びカウンタレジスタ17からのリードにより確認できる。
【0041】
書換回数モニタ用メモリ12への書込みは書換え毎に1ビットずつ追加で書き込まれる。又、全ブロックの書換回数、保護ビットをカウンタレジスタ17にロードする。
【0042】
ブロック消去の時間は一般にmsecオーダーであるのに対し、ブロック3消去中の書換回数モニタ用メモリ12への書込み時間はμsecオーダーと十分短いため、本書込みによる時間超過はない。
【0043】
また、センスアンプ15についてもプリチャージやセンス時間を多くとることができるため、比較的簡易で低面積の回路で構成することができる。
【0044】
ブロック3の消去が終了すると、コントローラ11は全ブロックのカウンタレジスタから書き換え回数をリードし、書き換え回数が規定回数を超えたブロックが存在するか確認する。規定回数の設定については、コントローラ11で行う。
【0045】
ブロック3の書き換え回数が規定回数を超えていない場合は、図11に示す様に、ブロック3に期待データ(本来の書き込みデータ)の書込みが行われ、終了したかステータスが確認され書き換えは終了する。
【0046】
ブロック3の書き換え回数が規定回数を超えた場合、コントローラ11は、保護ビットがオフしているブロックの内、書換回数の最も小さいブロック4のデータを、図7(b)に示す様に、データを一時保管できるRAM領域10に転送する。
【0047】
その後、ブロックデータ交換命令によりブロック4の消去命令が開始される。消去が開始されると、書換回数モニタ回路2aの書換回数モニタ用メモリ12にあるブロック9用セクションへの書込みが開始され、書き換え回数が追加計上される。
【0048】
更に、書き換え回数が規定回数を超えたブロック3用の書き換え保護メモリ13の対応セクション(或いはビット)への書込みも実施される。この書込みは、ブロック3以外のブロックの繰り返しが規定回数を超えた場合に、誤って繰り返し最小ブロックとブロック8のデータ交換が行われるのを防ぐために行われる。
【0049】
書き換え回数に関わらず、データ交換を防ぎたいブロックがあれば、そのブロックの書き換え保護メモリの書込みも行う。
【0050】
これら書き換え回数モニタ用メモリ12への書込みと不書き換え保護メモリ13への書込みも、ブロック4の消去中に終了するため、書込みによる時間超過はない。
【0051】
消去が終了すると、ブロックアドレス設定変更用メモリ18への書込みを実施し、更新後の対応情報を論理回路21のレジスタ或いはラッチにロードする。この書込みを行うことで、前記ブロック3のデータとブロック4のデータとのデータ交換に伴う内部ブロックアドレスの変更をブロックアドレス設定変更回路2bで実施させることができるため、コントローラ11内乃至アクセス要求元で外部ブロックアドレスを変換する必要がなくなる。
【0052】
書込みが終了すると、図7(c)に示すように、コントローラ11は前記RAM領域10にあるデータをブロック3に転送する。転送が終了すると、書き換え回数最多ブロック3に書くべきだった期待データを書き換え回数最小ブロック4に書き込み、図7(d)に示す状態となる。
【0053】
この時、ブロックアドレス設定変更用メモリ18からのデータにより、自動的にブロック3とブロック4のブロックアドレスが置換されているため、コントローラからの書込み指定外部アドレスはこれまでと変わらない。
【0054】
即ち、RAM領域10にあるデータをブロック3に書き込む際のコントローラ11が指定するブロックアドレスは、前記最小の書換回数を示しているカウンタレジスタ17内のセクションを書換回数モニタメモリ12から読み出しロードする際に指定した外部ブロックアドレスである。
【0055】
又、期待データ(本来の書込データ)の書込先は本来の外部ブロックアドレスとする。
【0056】
図12に示す様に、本発明の第2の実施例として、不揮発性記憶装置1と記憶装置7とコントローラ11を1チップに含めて半導体記憶装置30とする。
【0057】
又、図13に示す様に第3の実施例として不揮発性記憶装置1と記憶装置7とを1チップに含めて半導体記憶装置31とする。コントローラは半導体記憶装置31を使用する装置に含まれる他のコントローラやプロセッサに含めて実現する、或いは専用の外付けコントローラとしてもよい。
【0058】
本発明の第4の実施例では不揮発性記憶装置1及び記憶装置7と、コントローラとのインタフェースは図14に示す様に、共通のデータやアドレス信号等をバス信号とし、必要な制御信号のみ個別の1対1の信号としている。
【0059】
【発明の効果】
以上説明した様に本発明では、書換回数モニタデータをコントローラに伝え、コントローラは、書換回数最小ブロックデータを一時保管するためのRAM領域に転送し、続けて書換回数最多ブロックデータを書換回数最小ブロックに転送し、更にRAM領域にある書換回数最小ブロックデータを書換回数最多ブロックに転送することで、不揮発性メモリ領域を増加させることなく書換回数の上限を向上することができる。
【0060】
又、不揮発性記憶の各ブロックの書換回数の記憶手段、ブロックアドレスと実際のブロックとの対応情報の記憶手段をデータ記憶部のブロックと同様のテクノロジーで実現した不揮発性記憶とすることで製造工数を低減できる。
【0061】
又、書換対象ブロックの消去中にそのブロックの書換回数の増加を書換回数モニタメモリの消去動作を伴うことなく行い、更に消去中に全ブロックの書換回数のレジスタヘのロードを行うことでブロック交換処理時間の増加を無くしている。
【図面の簡単な説明】
【図1】本発明の半導体記憶装置の全体の構成を示すブロック図。
【図2】本発明の不揮発性記憶装置の構成を示すブロック図。
【図3】図2の書換回数モニタ回路2aの詳細構成を示すブロック図。
【図4】図2のブロックアドレス設定変更回路2bの詳細構成を示すブロック図。
【図5】図4のスイッチ回路22、・・、スイッチ25の詳細構成を、スイッチ回路23の例で示すブロック図。
【図6】図5のインバータ23−1、・・、インバータ23−4の構成をインバータ23−2の例で示すブロック図。
【図7】本発明の半導体記憶装置の動作でブロックのデータ交換を伴う場合の各ブロックのデータ状態、データの流れを(a)〜(d)に順次示したブロック図。
【図8】本発明の半導体記憶装置の動作を示すフローチャート。
【図9】本発明の半導体記憶装置の動作を示すフローチャート。
【図10】本発明の半導体記憶装置の動作を示すフローチャート。
【図11】本発明の半導体記憶装置の動作を示すフローチャート。
【図12】本発明の半導体記憶装置の第2の実施例の構成を示すブロック図。
【図13】本発明の半導体記憶装置の第3の実施例の構成を示すブロック図。
【図14】本発明の半導体記憶装置の第4の実施例の構成を示すブロック図。
【符号の説明】
1 不揮発性記憶装置
3〜6 ブロック
7 記憶装置
10 RAM領域
11 コントローラ
12 書換回数モニタ用メモリ
13 書換保護メモリ
14 書込回路
15、16 センスアンプ
17 カウンタレジスタ
18 ブロックアドレス設定変更用メモリ
19 書込回路
20 センスアンプ
21 論理回路
21〜24 スイッチ回路
2a 書換回数モニタ回路
2b ブロックアドレス設定変更回路
30、31 半導体記憶装置
23−1〜23−4 インバータ
23−2f、23−2g Pチャネルトランジスタ
23−2h、23−2i Nチャネルトランジスタ
Claims (5)
- データ記憶部が電気的に消去書換可能な複数のブロックからなる不揮発性記憶装置と、
前記ブロックの書換回数が規定回数に達した場合、このブロックと交換するブロックのデータを一時保管するRAM領域を有する記憶装置と、
前記不揮発性記憶装置及び記憶装置にブロック書換、消去、読み出し、ブロック交換を指示し、不揮発性記憶装置と記憶装置間のデータ転送を制御するコントローラとを含み、
前記不揮発性記憶装置は、各ブロックの書換回数を記憶する書換回数モニタメモリ、これの読出し書込回路、読み出した書換回数がロードされコントローラからも参照可能なレジスタとを含む書換回数モニタ回路と、
前記コントローラが指定するブロックアドレスと内部ブロックとの対応情報を記憶するブロックアドレス設定変更用メモリ、これより読み出した対応情報により、コントローラからのブロックアドレス信号を内部のブロックアドレス信号に変換する回路、ブロックアドレス設定変更用メモリの書込回路を含むブロックアドレス設定変更回路を含み、
前記コントローラは、前記不揮発性メモリのブロックへの書込要求に基づき、対象ブロックの消去と書換回数増加を指示し、各ブロックの書換回数のレジスタへのロードを指示しておき、消去終了を検出すると、各ブロックの書換回数を取得し、書換回数が規定回数に達したブロックがあれば、書換回数が最小のブロックを交換先とし、交換先のブロックデータを前記記憶装置のRAM領域に転送し、ブロックデータ交換指示により、交換先ブロックの消去と書換回数の増加を行わせ、ブロックアドレス設定変更用メモリの対応情報の書換えを指示し、前記RAM領域のブロックデータ、本来の書込データをそれぞれ交換元のブロック、交換先のブロックに書き込むことを特徴とする半導体記憶装置。 - 前記書換回数モニタ回路には、ブロック毎の書換回数情報に付随して、書換保護を示す情報も記憶する様にし、前記レジスタを通じ各ブロックの書換回数と共にコントローラに取得され、
前記コントローラは各ブロックの書換回数が規定回数に達したブロックがあれば、書込保護が指定されたブロックを交換対象から除外して書換回数が最小のブロックを交換先とし、交換先ブロックの書換回数を増加させる際に、交換元である規定回数に達したブロックに書換保護指定を書き込むことを特徴とする請求項1記載の半導体記憶装置。 - 前記書換回数メモリは、データ記憶部と同様のテクノロジーによる不揮発性記憶とし、この各ブロックに対応した各セクションのビット数は書換回数の規定回数以上のビット数を有し、これの書込回路は、各セクションで1回の書き換え毎に1ビットずつ新たなビットに書込むことで回数を増加することを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記不揮発性記憶装置と記憶装置とコントローラとが集積回路の1チップに収められたことを特徴とする請求項1乃至3の何れかに記載の半導体記憶装置。
- 前記不揮発性記憶装置と記憶装置とが集積回路の1チップに収められたことを特徴とする請求項1乃至3の何れかに記載の半導体記憶装置。
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