JP4669518B2 - 半導体装置 - Google Patents
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Description
「2002年・アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ(2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers)」、p.202−203
図1は、本発明の一実施の形態による半導体装置において、そのメモリアレイの構成の一例を示す概略図である。図2は、図1の半導体装置において、そのメモリセルの構成の一例を示す回路図であり、(a)、(b)は、それぞれ異なる構成例を示すものである。図3は、図2の記憶素子に対する書き込み動作方式の一例を説明する波形図である。
図4は、図1の半導体装置において、その動作の一例を示す波形図である。図4においては、ビット線BL0の電圧を見やすいように拡大して示してある。ここでは、メモリセルCELL00にデータ‘1’を書き込み、その後読み出しを行い、さらにデータ‘0’を書き込み、読み出す場合を例として説明する。データ‘1’とは、相変化素子をリセットし、抵抗値を100kΩ〜1MΩとすることである。データ‘0’とは相変化素子をセットし、抵抗値を1kΩ〜10kΩとすることである。
図5は、図1の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。本実施の形態では、電圧はVDD>Vreset>Vset>Vreadの大小関係がある。ここでは、電源電圧VDDからリセット電圧Vresetおよびセット電圧Vsetを生成する電源回路について詳述する。
図1の構成例では、徐冷モードのセット動作を用いて動作マージンの拡大を実現するため、図4に示したように、はじめにVresetを印加後にVsetを印加し、このVsetに温度補正を加える方式を説明した。ここでは、同様に徐冷モードの動作マージンを拡大するための、図1等とは異なる方式について説明する。
図10は、本発明の一実施の形態による半導体装置において、記憶素子の各状態での抵抗値と、その温度特性の一例を示すグラフである。記憶素子となる相変化素子の抵抗値は、温度依存性を持っており、図10に示す例ではリセット状態での抵抗値が1桁/100℃の温度依存性を持っている。一方、セット状態での抵抗値は、ほとんど温度依存性を持たない。ここで、リセット抵抗の目標値を例えば100kΩ以上、セット抵抗の目標値を10kΩ以下とする。
図12は、図11の半導体装置において、その動作の一例を示す波形図である。リセット動作およびセット動作は図4と同一動作のため、ベリファイ動作VERIFYおよび読み出し動作READについて詳細に説明する。図12では、メモリセルCELL00にデータ‘1’を書き込み、その後ベリファイを行い、さらに通常の読み出しを行い、さらにデータ‘0’を書き込み、通常の読み出しを行う場合について説明する。データ‘1’とは相変化素子をリセットし抵抗値を100kΩ〜1MΩとすることである。データ‘0’とは相変化素子をセットし、抵抗値を1kΩ〜10kΩとすることである。
図13は、図11の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。本実施の形態では、電圧はVDD>Vreset>Vset>Vread>Vrefの大小関係がある。図13に示す電源回路VGEN1は、図5の電源回路VGENに対して、読み出し電源回路REG_READ、リファレンス電源回路REG_REF、ベリファイ時リファレンス電源回路REG_REF_VERIFY、読み出し基準電圧発生回路VREAD_REF、リファレンス基準電圧発生回路VREF_REF、ベリファイ時のリファレンス基準電圧発生回路VREF_VERIFY_REFを追加した構成となっている。
Claims (8)
- 第1方向に延在する複数のワード線と、前記複数のワード線と交差する第2方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含むメモリセルアレイと、
前記複数のワード線に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路および複数の書き込み回路とを備え、
前記複数のメモリセルの夫々は、
前記複数のワード線のうち対応する1本に接続される第1ノードと、
前記複数のビット線のうち対応する1本に接続される第2ノードと、
前記第2ノードに対応して設けられる第3ノードと、
セット動作によって結晶状態が形成され、リセット動作によってアモルファス状態が形成される記憶素子と、
前記第1ノードの制御を受けて、前記第2ノードから前記記憶素子を経て前記第3ノードに至るまでの電流経路を形成するスイッチ素子とを有し、
前記セット動作時には、はじめに前記記憶素子に第1パルスが入力され、その後連続して第2パルスが入力され、前記第2パルスの大きさを外部の温度に依存して変化させ、
前記リセット動作時には、第3パルスが入力され、
前記第3パルスの大きさは、外部の温度によらず一定であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1および第2パルスは電圧パルスであり、
前記第2パルスの電圧値は、前記第1パルスの電圧値よりも小さく、外部の温度が高くなる程小さくなることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1および第2パルスは電流パルスであり、
前記第2パルスの電流値は、前記第1のパルス電流値よりも小さく、外部の温度が高くなる程小さくなることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1パルスと前記第3パルスは同一であることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第2パルスの電圧値を発生する電源回路を備え、
前記電源回路は、MOSトランジスタの温度特性を利用して温度に依存する電圧値を生成することを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記電源回路は、
MOSトランジスタのオフ電流の温度特性を利用して温度に依存する電流を生成する回路と、
ドレイン電流−ゲート電圧特性の傾きがそれぞれ異なる2種類のMOSトランジスタに対して前記生成した電流を供給し、それぞれのMOSトランジスタで生じるゲート電圧の差分を抽出する回路とを含むことを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記電源回路は、前記メモリセルアレイに近接する箇所の中で、比較的温度が低くなる箇所に配置されることを特徴とする半導体装置。 - 第1方向に延在する複数のワード線と、前記複数のワード線と交差する第2方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含むメモリセルアレイと、
前記複数のワード線に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路および複数の書き込み回路とを備え、
前記複数のメモリセルの夫々は、
前記複数のワード線のうち対応する1本に接続される第1ノードと、
前記複数のビット線のうち対応する1本に接続される第2ノードと、
前記第2ノードに対応して設けられる第3ノードと、
セット動作によって結晶状態が形成され、リセット動作によってアモルファス状態が形成される記憶素子と、
前記第1ノードの制御を受けて、前記第2ノードから前記記憶素子を経て前記第3ノードに至るまでの電流経路を形成するスイッチ素子とを有し、
前記セット動作時には、はじめに前記記憶素子に第1パルスが入力され、その後前記第1パルスが徐々に立ち下げられ、
前記第1パルスを徐々に立ち下げる際の速度を、温度が高くなる程早くし、
前記リセット動作時には、第2パルスが入力され、
前記第2パルスの大きさは、外部の温度によらず一定であることを特徴とする半導体装置。
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