KR101390340B1 - 다중 레벨 메모리 장치 및 그 동작 방법 - Google Patents

다중 레벨 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명은 다중 레벨 메모리 장치 및 그 동작 방법을 제공한다. 이 장치는 그 최대값보다 그 최소값 근방에서 더 높은 저항 레벨의 분포 밀도를 갖는 메모리 구조체를 포함한다.

Description

다중 레벨 메모리 장치 및 그 동작 방법{Multi-Level Memory Device And Method Of Operating The Same}
도 1은 온도 및 시간에 따른 상변화막의 결정 상태의 변화 특성을 보여주는 그래프이다.
도 2는 결정화 영역의 부피와 상변화 메모리 셀의 저항 레벨 사이의 관계를 설명하기 위한 도면이다.
도 3은 시간에 따른 저항 레벨의 드리프트 현상을 설명하기 위한 그래프이다.
도 4는 저항의 드리프트에 따른 상변화 메모리 셀들의 저항 레벨 분포의 변화를 설명하기 위한 그래프이다.
도 5는 본 발명에 따른 다중 레벨 메모리 장치의 단위 셀을 설명하기 위한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 다중 레벨 메모리 장치의 단위 셀을 설명하기 위한 회로도이다.
도 7a 내지 도 7d는 본 발명에 따른 다중 레벨 메모리 장치의 동작 방법을 설명하기 위한 타이밍도들이다.
도 8a 및 도 8b은 본 발명의 실시예들에 따른 다중 레벨 메모리 장치들을 설명하기 위한 도면들이다.
도 9a 내지 도 12a는 본 발명의 일 실시예에 따른 다중 레벨 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 9b 내지 도 12b는 본 발명의 일 실시예에 따른 다중 레벨 메모리 장치의 제조 방법을 설명하기 위한 공정단면도들이다.
도 13a 내지 도 17a는 본 발명의 다른 실시예에 따른 다중 레벨 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 13b 내지 도 17b는 본 발명의 다른 실시예에 따른 다중 레벨 메모리 장치의 제조 방법을 설명하기 위한 공정단면도들이다.
도 18a는 다이오드를 구비하는 본 발명에 따른 다중 레벨 메모리 장치를 도시하는 회로도이다.
도 18b는 선택 트랜지스터를 구비하는 본 발명에 따른 다중 레벨 메모리 장치를 도시하는 회로도이다.
본 발명은 메모리 반도체 장치에 관한 것으로, 보다 구체적으로는 다중 레벨 메모리 장치 및 그 동작 방법에 관한 것이다.
다중 레벨 메모리 장치는, 결정 상태에 따라 전기적 저항의 크기가 달라지는, 상변화막을 이용하여 정보를 저장한다. 이때, 상기 상변화막의 전기적 저항은 결정질 상태(즉, 셋 상태)에서 낮고, 비정질 상태(즉, 리셋 상태)에서 높다. 따라서, 상기 상변화막의 전기적 저항을 측정하면, 저장된 정보에 해당하는 상기 상변화막의 결정 상태를 판단할 수 있다.
한편, 상기 상변화막의 결정 상태는 온도 및 시간에 의해 제어될 수 있다. 도 1은 온도 및 시간에 따른 상변화막의 결정 상태의 변화 특성을 보여주는 그래프이다. 그래프에서, 가로축은 시간(T)을 나타내고, 세로축은 상기 상변화막의 온도(TMP)를 나타낸다.
도 1을 참조하면, 상기 상변화막을 용융온도(melting temperature; Tm)보다 높은 온도에서 제 1 시간(first duration; T1)동안 가열한 후 냉각시키면, 상기 상변화막은 비정질 상태(amorphous state)가 된다(①). 또한, 상기 상변화막을 상기 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc)보다 높은 온도에서 제 2 시간(second duration; T2)동안 가열한 후 냉각시키면, 상기 상변화막은 결정 상태(crystalline state)가 된다(②). 이때, 상기 제 2 시간(T2)은 상기 제 1 시간(T1)보다 길다.
한편, 메모리 반도체 장치들에서 요구되는 메모리 용량의 증가를 위해, 최근 하나의 메모리 셀에 복수의 데이터를 저장하는 다중 레벨 셀(Multi Level Cell) 기술들이 제안되고 있다. 다중 레벨 메모리 장치의 경우, 이러한 다중 레벨 셀을 구현하기 위해, 상변화막의 결정화되는 영역의 부피를 제어하는 방법이 제안되었다. 상술한 것처럼, 상변화막은 그 결정 상태에 따라 다른 저항 레벨을 갖기 때문에, 이 방법에 따른 상변화 메모리 셀의 전체 저항 레벨은 상변화막의 비정질 및 결정질 영역들의 부피 비율에 의해 결정된다. 따라서, 요구된 다중 레벨 셀의 구현을 위해서는, 결정 상태가 변하는 영역의 부피를 구별가능하게 제어(discretely control)하는 것이 요구된다. 하지만, 상변화막의 결정화는, 정밀한 공간적 제어가 어려운 파라미터인, 온도에 의해 지배되기 때문에, 결정화되는 영역의 부피에 대한 구별적 제어는 기술적으로 달성되기 어렵다.
이에 더하여, 이 방법에 따른 상변화 메모리 셀의 저항 레벨은 비정질 영역의 저항 레벨에 의해 지배적으로 결정(dominantly determine)되기 때문에 다중 레벨 셀을 구현하기 어려운 또다른 기술적 문제를 갖는다. 구체적으로, 도 2는 결정화 영역의 부피와 상변화 메모리 셀의 저항 레벨 사이의 관계를 설명하기 위한 도면이다. 설명의 간결함을 위해, 상변화막은 세 개의 구별되는 결정화 영역들(P1, P2, P3)을 갖는 것으로 가정될 것이다.
도 2를 참조하면, 각 결정화 영역들(P1, P2, P3)의 저항을 각각 R1, R2 및 R3라고 하면, 각 결정화 영역들(P1, P2, P3)은 직렬로 연결된 구조이기 때문에, 상변화막의 전체 저항 레벨(R)은 아래 식 1에 쓰여진 것처럼 R1, R2 및 R3의 합과 같다.
[식 1]
R=R1+R2+R3
한편, 수치적인 해석(numerical analysis)을 예시적으로 보이기 위해, 각 결정화 영역의 저항은 셋 상태(즉, 결정질 상태)일 때 1kΩ이고 리셋 상태(즉, 비정질 상태)일 때 100kΩ이라고 가정할 것이다.
[표 1]
상태(저항)
R1 Set(1kΩ) Reset(100kΩ) Reset(100kΩ) Reset(100kΩ)
R2 Set(1kΩ) Set(1kΩ) Reset(100kΩ) Reset(100kΩ)
R3 Set(1kΩ) Set(1kΩ) Set(1kΩ) Reset(100kΩ)
R 3kΩ(~0kΩ) 102kΩ(~100kΩ) 201kΩ(~200kΩ) 300kΩ
Data 00 01 10 11
이 경우, 위 표 1에서 나타난 것처럼, 상변화막 전체의 저항 레벨(R)은 각 결정화 영역들(P1, P2, P3)의 결정 상태에 따라 네 개의 구별되는 데이터 상태들(00, 01, 10, 11)를 가질 수 있으며, 각 데이터 상태는 리셋 상태에 있는 결정화 영역의 수에 의해 결정된다.
하지만, 최근의 연구에 따르면, 도 3에 도시된 것처럼, 리셋 상태의 저항 레벨은 시간에 따라 변하는 것으로 보고되고 있다. (D. Ielmini et al., IEEE Transactions on Electron Device, 2007, vol. 54, 308-315). 도 4에 도시된 것처럼, 이러한 저항의 드리프트(drift)는 상변화 메모리 셀들의 저항 레벨 분포를 변화시키기 때문에, 데이터 상태들을 구별하기 위해 요구되는 저항 레벨 윈도우(resistance level window)가 사라질 수 있다. 특히, 결정화 영역들이 직렬 연결되는 구조에서는, 시간 경과에 따른 저항 드리프트의 효과 역시, 식 1에 의해 주어지기 때문에, 데이터 상태의 저항 변화는 리셋 상태의 결정화 영역들이 많을수록 증가한다.
본 발명이 이루고자 하는 기술적 과제는 안정적인 전기적 특성을 갖는 다중 레벨 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 시간에 따른 저항 드리프트의 문제를 해결할 수 있는 다중 레벨 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 시간에 따른 저항 드리프트의 문제를 해결할 수 있는 다중 레벨 메모리 장치의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 메모리 장치는 제 1 전극 및 제 2 전극 사이에 배치되는 메모리 구조체(memory structure)를 포함하되, 상기 메모리 구조체의 저항 레벨의 분포 밀도는 그 최대값보다 그 최소값 근방에서 더 높다.
본 발명의 일 측면에 따르면, 상기 메모리 장치는 복수개의 저항 레벨들을 가지면서 제 1 전극 및 제 2 전극 사이에 배치되는 메모리 구조체를 포함한다. 이때, 최대값을 제외한 상기 메모리 구조체의 모든 저항 레벨들은 그 최대값과의 차이보다 그 최소값과의 차이가 더 작다.
본 발명의 일 측면에 따르면, 상기 최대값을 제외한 상기 메모리 구조체의 모든 저항 레벨들은 소정의 중간 저항 레벨보다 작다. 이때, 상기 중간 저항 레벨은 (Rmax-Rmin)/30 내지 Rmax 사이의 한 값인 것(R max =메모리 구조체의 저항 레벨의 최대값 , R min =메모리 구조체의 저항 레벨의 최소값)일 수 있다.
본 발명의 일 측면에 따르면, 상기 메모리 구조체는 복수의 가변 저항 패턴들을 구비할 수 있다. 이 경우, 상기 메모리 구조체의 저항 레벨들은 낮은 저항 레 벨 상태에 있는 상기 가변 저항 패턴들의 수에 의해 실질적으로 결정된다.
본 발명의 일 측면에 따르면, 상기 가변 저항 패턴들은 상기 제 1 및 제 2 전극들 사이에서 병렬로 연결될 수 있다. 또한, 상기 메모리 구조체의 저항 레벨(R)은 아래 식에 의해 주어질 수 있다.
Figure 112007065913386-pat00001
(Ri는 가변 저항 패턴의 저항, n은 상기 메모리 구조체를 구성하는 가변 저항 패턴의 수)
본 발명의 일 측면에 따르면, 상기 가변 저항 패턴은 온도-의존적인 저항 레벨 특성을 갖는 물질로 형성될 수 있다. 또한, 상기 가변 저항 패턴의 저항 레벨을 변경하기 위해 요구되는 쓰기 동작 조건은, 상기 가변 저항 패턴들 각각마다, 서로 다를 수 있다.
본 발명의 일 측면에 따르면, 상기 가변 저항 패턴들은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지를 포함할 수 있으며, 상기 가변 저항 패턴들 각각의 안티몬-텔루리움-셀레늄의 조성비는 서로 다를 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다중 레벨 메모리 장치는 제 1 전극, 상기 제 1 전극 상에 배치되는 제 2 전극 및 상기 제 1 전극 및 상기 제 2 전극 사이에 배치된 메모리 패턴을 구비하되, 상기 메모리 패턴은 상기 제 1 및 제 2 전극들을 병렬로 연결하는 복수의 가변 저항 패턴들을 포함한다. 이때, 상기 가 변 저항 패턴들은 서로 다른 결정화 온도를 가질 수 있다. 또한, 상기 가변 저항 패턴들은, 상술한 병렬적 연결을 위해, 공간적으로 서로 분리되어 상기 제 1 전극 및 제 2 전극에 독립적으로 접속한다.
본 발명의 일 실시예에 따르면, 상기 가변 저항 패턴들은 서로 다른 물질로 형성될 수 있다. 예를 들면, 상기 가변 저항 패턴들은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지를 포함할 수 있으며, 이 경우, 상기 가변 저항 패턴들은 안티몬-텔루리움-셀레늄의 조성비가 서로 다를 수 있다.
본 발명의 다른 실시예에 따르면, 상기 가변 저항 패턴들은 상기 제 1 전극 또는 상기 제 2 전극과 접촉하는 접촉 면적이 서로 다를 수 있다. 이를 위해, 상기 가변 저항 패턴들은 서로 다른 두께 또는 서로 다른 단면적을 갖도록 형성될 수 있다.
한편, 상기 제 1 전극 아래에는 기판이 더 배치될 수 있다. 이 경우, 상기 가변 저항 패턴들은 상기 기판의 상부면으로부터 서로 다른 높이에 배치될 수 있으며, 상기 가변 저항 패턴들 중의 적어도 하나는, 상기 제 1 전극 및 상기 제 2 전극의 측벽에 접촉하도록 형성된다. 또한, 이 실시예에 따르면, 상기 제 1 전극 및 상기 제 2 전극은 같은 물질로 형성될 수 있다.
본 발명의 또다른 실시예에 따르면, 상기 제 1 전극 및 상기 제 2 전극은 서로 다른 높이에 형성되고, 상기 가변 저항 패턴들은 상기 제 1 전극의 상부면과 상기 제 2 전극의 하부면을 병렬로 연결하도록 배치될 수 있다. 이 경우, 상기 제 1 전극 및 상기 제 2 전극은 서로 다른 물질로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 전극 아래는 워드 라인이 더 배치되고, 상기 워드 라인과 상기 제 1 전극 사이에는 다이오드가 더 배치되고, 상기 워드 라인을 가로지르는 방향으로는 상기 제 2 전극에 접속하는 비트 라인이 더 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 게이트 전극, 소오스 전극 및 드레인 전극을 구비하면서 상기 제 1 전극 아래에 배치되는 선택 트랜지스터, 상기 선택 트랜지스터의 드레인 전극과 상기 제 1 전극을 연결하는 플러그, 및 상기 제 2 전극에 접속하는 비트 라인을 더 포함할 수 있다. 이때, 상기 선택 트랜지스터의 게이트 전극은 상기 비트 라인을 가로지르는 방향으로 배치되는 워드 라인에 접속될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다중 레벨 메모리 장치의 동작 방법은 메모리 구조체의 저항 레벨을 변경하는 쓰기 단계를 포함하되, 상기 쓰기 단계를 통해 변경되는 상기 메모리 구조체의 저항 레벨의 분포 밀도는 그 최대값보다 그 최소값 근방에서 더 높다.
본 발명의 일 측면에 따르면, 상기 쓰기 단계는 최대값을 제외한 메모리 구조체의 모든 저항 레벨들을 그 최대값과의 차이보다 그 최소값과의 차이가 더 작은 크기로 변경할 수 있다. 또한, 상기 쓰기 단계는, 한번의 과정을 통해, 상기 메모리 구조체의 저항 레벨을 의도된 하나의 저항 레벨로 변경할 수 있다.
본 발명의 일 측면에 따르면, 상기 최대값을 제외한 상기 메모리 구조체의 모든 저항 레벨들은 소정의 중간 저항 레벨보다 작되, 상기 중간 저항 레벨은 (Rmax-Rmin)/30 내지 Rmax 사이의 한 값일 수 있다(이때, R max =메모리 구조체의 저항 레벨의 최대값, R min =메모리 구조체의 저항 레벨의 최소값).
본 발명의 일 측면에 따르면, 상기 메모리 구조체는 복수의 가변 저항 패턴들을 구비하되, 상기 메모리 구조체의 저항 레벨은 낮은 저항 레벨 상태에 있는 가변 저항 패턴의 수에 실질적으로 반비례할 수 있다. 또한, 상기 가변 저항 패턴의 저항 레벨을 변경하기 위해 요구되는 쓰기 동작 조건은, 상기 가변 저항 패턴들 각각마다, 서로 다를 수 있으며, 상기 쓰기 단계는 상기 가변 저항 패턴들 각각마다 서로 다른 쓰기 동작 조건을 이용하여 상기 가변 저항 패턴들의 저항 레벨들을 선택적으로 변경하는 단계를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 가변 저항 패턴들의 서로 다른 결정화 온도를 이용하는 다중 레벨 메모리 장치의 동작 방법을 제공한다. 이 방법은 가변 저항 패턴들의 서로 다른 결정화 온도를 이용하여 두 전극들 사이에 병렬 연결되는 상기 가변 저항 패턴들의 결정 상태들을 선택적으로 제어하는 단계를 포함한다.
예를 들면, 상기 가변 저항 패턴들 모두를 결정화시키는 단계는 상기 가변 저항 패턴들 모두를 그들의 용융점 이상의 온도로 가열하는 단계, 및 상기 용융점 이상으로 가열된 가변 저항 패턴들 모두를, 각각의 결정화 온도 이상의 온도 조건 및 각각의 결정화 시간 이상의 시간 조건에서, 냉각하는 단계를 포함할 수 있다.
또한, 상기 가변 저항 패턴들 모두를 비정질화시키는 단계는 상기 가변 저항 패턴들 모두를 그들의 용융점 이상의 온도로 가열하는 단계, 및 상기 용융점 이상으로 가열된 가변 저항 패턴들 모두를, 각각의 결정화 온도 이하의 온도 조건 및 각각의 결정화 시간보다 짧은 시간 조건에서, 냉각하는 단계를 포함할 수 있다.
한편, 본 발명에 따른 다중 레벨 메모리 장치의 동작 방법은 소정의 가변 저항 패턴보다 낮은 결정화 온도를 갖는 가변 저항 패턴들을 선택적으로 결정화시키는 단계를 포함할 수 있다. 이러한 선택적 결정화 단계는 상기 가변 저항 패턴들 모두를 그들의 용융점 이상의 온도로 가열하는 단계; 상기 가열된 가변 저항 패턴들을 상기 선택된 가변 저항 패턴의 결정화 온도보다 높은 온도 조건으로 냉각시키는 단계; 및 상기 선택된 가변 저항 패턴의 결정화 온도 이상의 온도 조건 및 결정화 시간 이상의 시간 조건을 유지하는 단계를 포함할 수 있다. 이때, 상기 가열된 가변 저항 패턴들을 상기 선택된 가변 저항 패턴의 결정화 온도보다 높은 온도 조건으로 냉각시키는 단계는, 상기 선택된 가변 저항 패턴보다 높은 결정화 온도를 갖는 가변 저항 패턴의 결정화 시간보다 짧은 시간 내에, 상기 가열된 가변 저항 패턴들을, 상기 선택된 가변 저항 패턴보다 높은 결정화 온도를 갖는 가변 저항 패턴의 결정화 온도보다 낮은 온도로, 냉각하는 단계를 포함할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히 려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 5는 본 발명에 따른 다중 레벨 메모리 장치의 단위 셀을 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명에 따른 다중 레벨 메모리 장치의 단위 셀(100)은 제 1 전극(11) 및 제 2 전극(12), 그리고 이들 사이에 개재되어 메모리 구조체를 구성하는 복수개의 메모리 요소들(M1~Mn)을 포함한다. 상기 메모리 요소들(M1~Mn) 각각은, 온도 조건을 통해 그 결정 상태를 변화시킬 수 있는, 가변 저항 패턴을 포 함할 수 있다. 이때, 상기 메모리 요소들(M1~Mn) 각각의 가변 저항 패턴들은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지로 형성될 수 있다.
상기 칼코겐 화합물을 포함하는 다중 레벨 메모리 장치는 본 발명의 기술적 사상이 적용될 수 있는 적어도 하나의 기술 분야이다. 하지만, 본 발명의 기술적 사상은 이러한 기술 분야에 한정적으로 적용되지 않으며, 다중 레벨 셀을 위한 다른 다양한 메모리 장치들에 적용될 수 있다.
본 발명에 따르면, 상기 메모리 요소들(M1~Mn)은 상기 제 1 및 제 2 전극들(11, 12)을 병렬 연결하도록 구성된다. 이 경우, 상기 메모리 구조체의 저항 레벨(R)은 아래 식 2과 같이 쓰여질 수 있다.
[식 2]
Figure 112007065913386-pat00002
이때, Ri는 i번째 메모리 요소(Mi)의 저항을 나타낸다. 예시적인 설명을 위해, 상기 단위 셀(100)은 세 개의 메모리 요소들(M1, M2, M3)을 갖고, 각 메모리 요소의 저항은 셋 상태(즉, 결정질 상태)일 때 1kΩ이고 리셋 상태(즉, 비정질 상태)일 때 100kΩ이라고 하자. 이 경우, 메모리 요소들 전체의 저항 레벨(R)은 아래 표 2에 나타낸 것과 같다.
[표 2]
상태(저항)
R1 Set(1kΩ) Reset(100kΩ) Reset(100kΩ) Reset(100kΩ)
R2 Set(1kΩ) Set(1kΩ) Reset(100kΩ) Reset(100kΩ)
R3 Set(1kΩ) Set(1kΩ) Set(1kΩ) Reset(100kΩ)
R ~0.33kΩ ~0.50kΩ ~0.98kΩ ~33.33kΩ
Ratio R00 1.49 R00 2.94 R00 100 R00
Data 00 01 10 11
표 2를 통해 알 수 있는 것처럼, 상기 메모리 요소들(M1~Mn)이 전극들 사이에 병렬로 연결될 경우, 상기 메모리 구조체의 저항 레벨(R)은 셋 상태에 있는 메모리 요소들의 개수에 의해 지배적으로 결정(dominantly determine)된다. 즉, 메모리 요소들 전체의 저항 레벨은 낮은 저항 레벨 상태(즉, 셋 상태)에 있는 메모리 요소들의 개수에 의해 실질적으로 결정된다. 구체적으로, 상기 메모리 구조체의 저항 레벨은, 낮은 저항 레벨 상태(즉, 셋 상태)에 있는 메모리 요소들의 개수에 실질적으로 반비례한다.
본 발명의 다른 측면(aspect)에 따르면, 메모리 구조체의 저항 레벨은, 그 최대값(33.33kΩ)을 제외하면, 그 최소값(R00)의 주변에 분포한다고 말하여질 수 있다. 구체적으로, 표 2에서 00, 01 및 10의 데이터 상태의 저항 레벨들(0.33kΩ, 0.50kΩ, 0.98kΩ)은 전체 저항 레벨의 최대값(즉, 11의 데이터 상태의 저항 레벨(33.33kΩ))과의 차이보다 그 최소값(즉, 00의 데이터 상태의 저항 레벨(0.33kΩ))과의 차이가 작다. 이때, 이러한 최대값과 최소값에 대한 크기 차이에 관한 저항 특성이 메모리 요소들의 개수에 관계없음은 표 2를 통해 예시적으로 보여진 산술적 관계(arithmetic relation)로부터 자명하다. 또한, 표 2로부터, 최대값(33.33kΩ)을 제외한 메모리 구조체의 저항 레벨은 소정의 중간 저항 레벨보다 항상 작음을 알 수 있다. 표 2에 따르면, 상기 중간 저항 레벨은 대략 1kΩ일 수 있다. 하지만, 본 발명의 변형된 실시예들에 따르면, 이러한 중간 저항 레벨은 (Rmax-Rmin)/30과 상기 최대값(예를 들면, 33.33kΩ) 사이의 한 크기일 수 있다( R max =메모리 구조체의 저항 레벨의 최대값 , R min =메모리 구조체의 저항 레벨의 최소값).
이런 점에서, (시간의 경과에 따른 리셋 저항의 드리프트 및 이에 따른 데이터들 사이의 저항 윈도우 감소와 같은) 도 3을 참조하여 설명된 종래의 문제들은, 본 발명이 제안하는 병렬 연결된 메모리 요소들을 구비하는 다중 레벨 메모리 장치에서는 나타나지 않는다.
한편, 상기 메모리 요소들(M1~Mn)이 상기 제 1 및 제 2 전극들(11, 12) 사이에 병렬로 연결될 경우, 단위 셀의 데이터 상태들을 구별할 수 있기 위해서는, 상기 가변 저항 패턴들의 결정 상태들을 선택적으로 변경할 수 있는 방법이 요구된다. 도 6은 이를 위한 본 발명의 일 실시예를 설명하기 위한 회로도이다.
도 6을 참조하면, 상기 메모리 요소들(M1~Mn) 각각의 가변 저항 패턴들은 서로 다른 결정화 온도들(Tx1, Tx2, ~, Txn)을 갖는 물질로 형성될 수 있다. 예를 들면, 상기 메모리 요소들(M1~Mn)은 서로 다른 종류의 상변화 물질을 포함할 수 있다. 구체적으로, 상기 메모리 요소들(M1~Mn) 각각의 가변 저항 패턴들은 상술한 칼코겐 화합물들 중의 한가지로 형성되되, 안티몬-텔루리움-셀레늄의 조성비는 서로 다를 수 있다.
도 7a 내지 도 7d는 본 발명에 따른 다중 레벨 메모리 장치의 동작 방법을 설명하기 위한 타이밍도들이다. 예시적인 설명을 위해, 상기 단위 셀(100)은 세 개 의 메모리 요소들(M1, M2, M3)을 갖고, 메모리 요소들 각각의 가변 저항 패턴들의 결정화 온도들은 각각 Tx1, Tx2(<Tx1), Tx3(<Tx2)이라고 하자. 이때, 도 7a 내지 도 7d는 각각 표 2의 (11), (10), (01) 및 (00)의 데이터 상태들을 구현하기 위한 타이밍도들이다.
도 7a를 참조하면, 모든 가변 저항 패턴들을 용융점 이상의 온도로 가열한 후, 급속 냉각(rapid quench)시킨다. 이때, 냉각 단계는 가변 저항 패턴들의 결정화 시간들의 최소값보다 짧은 시간 내에, 상기 가변 저항 패턴들을 상기 Tx3 이하의 온도로 냉각하는 단계를 포함한다. (이때, 상기 결정화 시간은, 해당 가변 저항 패턴의 결정화를 위해 요구되는, 결정화 온도 이상의 온도 조건의 지속 시간이다.) 이 경우, 모든 가변 저항 패턴들은 비정질 상태가 되며, 그 메모리 셀은 (11)의 데이터 상태를 갖게 된다.
도 7b를 참조하면, 모든 가변 저항 패턴들을 용융점 이상의 온도로 가열한 후, Tx3와 Tx2 사이의 온도로 급속 냉각시킨다. 이어서, 메모리 요소 M3의 결정화를 위해 요구되는 결정화 시간보다 긴 t3의 시간 동안, Tx3보다 높은 온도 조건을 유지한다. 이 경우, 메모리 요소들 M1 및 M2는 비정질 상태가 되고, 메모리 요소 M3는 결정질 상태가 된다. 이러한 열적 과정을 거친 메모리 셀은 (10)의 데이터 상태를 갖게 된다.
도 7c를 참조하면, 모든 가변 저항 패턴들을 용융점 이상의 온도로 가열한 후, Tx2와 Tx1 사이의 온도로 급속 냉각시킨다. 이 경우, 메모리 요소 M1은 비정질 상태가 된다. 이어서, Tx2보다 높은 온도 조건을, (메모리 요소 M2의 결정화를 위 해 요구되는 결정화 시간보다 긴) t2의 시간 동안, 유지한 후, Tx3와 Tx2 사이의 온도로 냉각시킨다. 이 경우, 메모리 요소들 M2는 결정질 상태가 된다. 이어서, 상기 t3의 시간 동안, Tx3보다 높은 온도 조건을 유지한 후, 상기 Tx3 이하의 온도로 냉각시킨다. 이 경우, 메모리 요소들 M3는 결정질 상태가 된다. 이러한 열적 과정을 거친 메모리 셀은 (01)의 데이터 상태를 갖게 된다.
도 7d를 참조하면, 모든 가변 저항 패턴들을 용융점 이상의 온도로 가열한 후, Tx2와 Tx1 사이의 온도로 천천히 냉각시킨다. 이 단계는 (메모리 요소 M1의 결정화를 위해 요구되는 결정화 시간보다 긴) t1의 시간 동안, Tx1과 용융점 Tm 사이의 온도 조건에서, 가변 저항 패턴들을 냉각하는 단계를 포함할 수 있다. 이 경우, 메모리 요소 M1은 결정질 상태가 된다. 메모리 요소들 M2 및 M3를 결정화시키는 단계는 앞서 도 7c를 참조하여 설명한 바와 동일하므로 생략한다. 이러한 열적 과정을 거친 메모리 셀은 (00) 데이터 상태를 갖게 된다.
한편, 상술한 열적 과정에서의 냉각 조건(예를 들면, 시간에 따른 온도의 변화율 등)은 다양하게 변형되어 실시될 수 있다. 또한, 본 발명은 칼코겐 화합물로 이루어진 가변 저항 패턴들을 구비하는 경우로 한정되지 않으며, 따라서 상기 결정화 온도의 차이 만들기 위한 방법 역시 물질의 종류 또는 조성을 이용하는 방법에 한정되지는 않는다. 즉, 가변 저항 패턴들의 결정화 온도의 차이를 이용하여, 병렬 연결된 가변 저항 패턴들의 결정 상태를 선택적으로 변경할 수 있다는 이 실시예의 기술적 사상은 도 7a 내지 도 7d를 참조하여 설명된 실시예에 한정되지 않고, 다양하게 변형될 수 있다. 또한, 본 발명에 따르면, 다중 레벨 메모리 셀은, 초기 상태에 관계없이, 한번의 열적 과정을 통해 원하는 데이터 상태가 될 수 있다.
본 발명의 일 측면에 따르면, 메모리 구조체의 저항 레벨을 변경하는 쓰기 단계는 최대값을 제외한 메모리 구조체의 모든 저항 레벨들을 그 최대값과의 차이보다 그 최소값과의 차이가 더 작은 크기로 변경한다. 구체적으로, 상기 최대값을 제외한 상기 메모리 구조체의 모든 저항 레벨들은 소정의 중간 저항 레벨보다 작다. 이때, 상기 중간 저항 레벨은 (Rmax-Rmin)/30 내지 Rmax 사이의 한 값일 수 있다(R max =메모리 구조체의 저항 레벨의 최대값 , R min =메모리 구조체의 저항 레벨의 최소값).
또한, 상기 메모리 구조체는 상술한 것처럼 복수의 가변 저항 패턴들을 구비할 수 있다. 이 경우, 상기 쓰기 단계를 통해 변경되는 상기 메모리 구조체의 저항 레벨은 낮은 저항 레벨 상태에 있는 가변 저항 패턴의 수에 실질적으로 반비례한다.
본 발명에 따르면, 상기 쓰기 단계는, 한번의 과정을 통해, 상기 메모리 구조체의 저항 레벨을 의도된 하나의 저항 레벨로 변경한다. 이를 위해, 상기 가변 저항 패턴의 저항 레벨을 변경하기 위해 요구되는 쓰기 동작 조건은, 상기 가변 저항 패턴들 각각마다, 서로 다를 수 있으며, 상기 쓰기 단계는, 상기 가변 저항 패턴들 각각마다 서로 다른 쓰기 동작 조건을 이용하여, 상기 가변 저항 패턴들의 저항 레벨들을 선택적으로 변경하는 단계를 포함할 수 있다.
도 8a 및 도 8b은 본 발명의 실시예들에 따른 다중 레벨 메모리 장치들을 설명하기 위한 도면들이다. 설명의 간결함을 위해, 두 실시예들에서 중복되는 내용에 대한 설명은 생략될 수 있다.
도 8a를 참조하면, 기판(10) 상에 하부 도전 패턴(41) 및 상기 하부 도전 패턴(41)에 접속하는 제 1 전극(11)이 배치된다. 상기 제 1 전극(11)의 상부에는 상부 도전 패턴(42) 및 상기 상부 도전 패턴(42)에 접속하는 제 2 전극(12)이 배치된다. 일 실시예에 따르면, 상기 제 1 전극(11) 및 제 2 전극(12)은 그들 주면들(main planes)이 마주보면서 상기 기판(10)의 상부면에 수직하도록 형성된다. (이때, 상기 제 1 전극(11) 및 제 2 전극(12)의 주면들은 이들의 가장 넓은 표면을 의미한다.) 이를 위해, 상기 제 1 및 제 2 전극들(11, 12)은 각각 상기 하부 도전 패턴(41)의 상부면 및 상기 상부 도전 패턴(42)의 하부면에 접속할 수 있다.
상기 제 1 전극(11) 및 상기 제 2 전극(12) 사이에는 차례로 적층된 가변 저항 패턴들(21, 22, 23)이 배치되고, 상기 가변 저항 패턴들(21, 22, 23) 사이에는 분리막 패턴들(31, 32)이 배치된다. 즉, 상기 가변 저항 패턴들(21, 22, 23)은 상기 기판(10)으로부터 서로 다른 높이에 형성된다. 이 실시예에 따르면, 상기 가변 저항 패턴들(21, 22, 23)의 측벽들은 상기 제 1 및 제 2 전극들(11, 12)의 주면들과 접촉하도록 형성된다. 결과적으로, 상기 가변 저항 패턴들(21, 22, 23)은 상기 제 1 및 제 2 전극들(11, 12)을 병렬로 연결한다.
상기 가변 저항 패턴들(21, 22, 23)은 상술한 칼코겐 화합물들 중의 한가지로 형성될 수 있다. 일 실시예에 따르면, 상기 칼코겐 화합물은 약 20 원자 퍼센트 내지 80 원자 퍼센트의 농도를 갖는 텔루리움(Te), 약 5 원자 퍼센트 내지 50 원자 퍼센트의 농도를 갖는 안티몬(Sb) 및 그 나머지 원자 퍼센트의 농도를 갖는 게르마늄(Ge)일 수 있다. 본 발명에 따르면, 상기 가변 저항 패턴들(21, 22, 23)은 서로 다른 종류의 상변화 물질을 포함할 수 있다. 예를 들면, 상기 가변 저항 패턴들(21, 22, 23) 각각은 서로 다른 안티몬-텔루리움-셀레늄의 조성비를 갖는 물질로 형성될 수 있다.
도 8b를 참조하면, 이 실시예에 따르면, 상기 가변 저항 패턴들(21, 22, 23)은, 상기 기판(10)으로부터 실질적으로 같은 거리에서, 상기 제 1 및 제 2 전극들(11, 12)을 병렬로 연결한다. 이를 위해, 상기 제 1 전극(11) 및 제 2 전극(12)은 그들의 주면들이 상기 기판(10)의 상부면에 평행하도록 형성될 수 있다. 앞선 실시예와 마찬가지로, 상기 가변 저항 패턴들(21, 22, 23)은 종류가 다른 상변화 물질들 또는 서로 다른 안티몬-텔루리움-셀레늄의 조성비를 갖는 칼코겐 화합물들로 형성될 수 있다.
도 9a 내지 도 12a는 본 발명의 일 실시예에 따른 다중 레벨 메모리 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 9b 내지 도 12b는 본 발명의 일 실시예에 따른 다중 레벨 메모리 장치의 제조 방법을 설명하기 위한 공정단면도들이다. 구체적으로, 도 9b 내지 도 12b는, 각각, 도 9a 내지 도 12a의 점선들 I-I' 및 II-II'을 따라 보여지는 단면을 도시한다.
도 9a 및 도 9b를 참조하면, 기판(200) 상에 하부 도전 패턴들(210)을 형성한 후, 그 결과물 상에 복수의 가변저항막들(222, 224, 226) 및 이들 사이에 개재 된 분리막들(223, 225)을 구비하는 메모리막(220)을 형성하다.
상기 가변저항막들(222, 224, 226)은 서로 다른 결정화 온도를 갖는 물질들로 형성될 수 있다. 이를 위해, 상기 가변저항막들(222, 224, 226)은 서로 다른 종류의 상변화 물질들로 형성될 수 있다. 예를 들면, 상기 가변저항막들(222, 224, 226)은 약 20 원자 퍼센트 내지 80 원자 퍼센트의 농도를 갖는 텔루리움(Te), 약 5 원자 퍼센트 내지 50 원자 퍼센트의 농도를 갖는 안티몬(Sb) 및 그 나머지 원자 퍼센트의 농도를 갖는 게르마늄(Ge)을 포함하는 칼코겐 화합물들 중의 한가지로 형성되되, 그 각각의 안티몬-텔루리움-셀레늄의 조성비는 서로 다를 수 있다. 상기 가변저항막들(222, 224, 226)은 화학적 증착 기술 또는 물리적 증착 기술 중의 하나를 사용하여 형성될 수 있으며, 상기 가변저항막들(222, 224, 226)의 두께는 서로 다를 수 있다.
상기 분리막들(223, 225)은 (실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은) 절연성 물질들 중에서 선택된 적어도 하나일 수 있다. 본 발명에 따르면, 상기 메모리막(220)은 최상층의 가변저항막(226) 상에 형성되는 캐핑막(227) 또는 최하층 가변저항막(222) 아래에 형성되는 하부 분리막(221)을 더 포함할 수 있다. 상기 캐핑막(227)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나로 형성될 수 있으며, 그 두께는 대략 100 옹스트롬 내지 5000 옹스트롬일 수 있다. 상기 하부 분리막(221)은 상기 하부 도전 패턴(210)과 상기 최하층 가변저항막(222)을 전기적으로 분리시키며, 대략 50 옹스트롬 내지 500 옹스트롬의 두께로 형성될 수 있다.
상기 하부 도전 패턴들(210)은 상기 기판(200) 상에 2차원적으로 배열되는 플러그들일 수 있다. 일 실시예에 따르면, 상기 하부 도전 패턴들(210)을 형성하기 전에, 상기 기판(200) 상에 일 방향을 따라 배열되는 워드라인들(205)을 형성하는 단계를 더 포함할 수 있다. 상기 하부 도전 패턴들(210)은 하부 층간절연막(215)을 관통하여, 그 하부의 워드라인(205)에 접속된다. 이때, 상기 하부 도전 패턴들(210)과 상기 워드라인(205) 사이에는, 도 18a에 도시된 것처럼, 다이오드가 더 형성될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 하부 도전 패턴(210)은, 도 18b에 도시된 것처럼, 선택 트랜지스터의 드레인 전극에 접속할 수 있으며, 선택 트랜지스터의 게이트 전극은 워드라인에 접속할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 메모리막(220)을 패터닝하여, 차례로 적층된 가변 저항 패턴들(232, 234, 236) 및 이들 사이에 개재되는 분리막 패턴들(233, 235)을 구비하는 메모리 패턴들(230)을 형성한다.
본 발명에 따르면, 상기 메모리 패턴들(230)은 일 방향을 따라 평행하게 형성될 수 있다. 예를 들면, 상기 메모리 패턴들(230)은 도시된 것처럼 상기 워드 라인(205)에 평행하게 형성될 수 있다. 하지만, 다른 실시예에 따르면, 상기 메모리 패턴들(230)은 상기 워드 라인(205)을 가로지르는 방향으로 형성될 수도 있다. 또한, 상기 메모리 패턴들(230)은 그 중심이 상기 하부 도전 패턴(210)의 중심으로부터 옆쪽으로 쉬프트된 위치(laterally shifted position)에 놓이도록 형성될 수 있다. 이 실시예에 따르면, 도시된 것처럼, 상기 메모리 패턴들(230)은 상기 하부 도 전 패턴(210)의 상부면의 일부를 노출시킨다.
이어서, 상기 메모리 패턴(230)의 양 측벽들에 도전성 스페이서들(240)(또는 제 1 및 제 2 전극 패턴들)을 형성한다. 상기 도전성 스페이서들(240)을 형성하는 단계는 상기 메모리 패턴들(230)이 형성된 결과물 상에, 전극막을 콘포말하게 형성한 후, 상기 메모리 패턴(230)의 상부면이 노출될 때까지 이를 이방성 식각하는 단계를 포함한다.
본 발명에 따르면, 상기 도전성 스페이서들(240)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함할 수 있다.
이에 더하여, 상기 메모리 패턴(230)은, 상기 캐핑막(227) 및 상기 하부 분리막(221)이 패터닝된 결과물들인, 캐핑 패턴(237) 및 하부 분리막 패턴(231)을 더 포함할 수 있다. 이 실시예는 3개의 가변 저항 패턴들을 예시적으로 설명하였으나, 상기 가변 저항 패턴들 및 상기 분리막 패턴들의 개수는 필요에 따라 달라질 수 있다.
도 11a 및 도 11b를 참조하면, 상기 도전성 스페이서들(240)이 형성된 결과물 상에 상기 메모리 패턴들(230) 및 상기 도전성 스페이서들(240)을 가로지르는 마스크 패턴(260)을 형성한다. 상기 마스크 패턴(260)을 식각 마스크로 사용하여, 상기 도전성 스페이서들(240)을 식각함으로써, 상기 메모리 패턴(230)의 양 측벽에 제 1 전극들(251) 및 제 2 전극들(252)을 형성한다.
상기 마스크 패턴(260)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다. 한편, 상기 도전성 스페이서(240)는 높이에 비해 폭이 좁기 때문에, 이를 이방성 식각의 방법으로 상기 도전성 스페이서(240)를 식각할 경우, 그 하부에 배치된 구조물들(예를 들면, 상기 하부 도전 패턴(210))은 식각 손상을 입을 수 있다. 따라서, 상기 도전성 스페이서들(240)을 식각하는 단계는 등방성 식각의 방법으로 실시되는 것이 바람직하다. 이 경우, 상기 제 1 및 제 2 전극들(251, 252)은 도시된 것처럼 상기 마스크 패턴(240)보다 작은 폭을 가질 수 있다.
상기 제 1 전극들(251)은 상기 메모리 패턴(230)의 일 측벽에 배치되고, 상기 제 2 전극들(252)은 상기 메모리 패턴(230)의 타 측벽에 배치된다. 또한, 상기 제 1 전극들(251) 각각 및 상기 제 2 전극들(252) 각각은, 상술한 식각 공정의 결과로서, 서로 분리되어 상기 기판(200) 상에 2차원적으로 배열된다. 한편, 이러한 실시예에 따르면, 상기 제 1 전극(251) 및 제 2 전극(252)은 동일한 도전성 스페이서(240)을 식각한 결과물들이므로, 이들의 물질 종류 및 폭과 같은 구조적 특징은 동일할 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 전극막을 이방성 식각하는 단계와 상기 마스크 패턴(260)을 사용하는 식각 단계의 순서는 바뀔 수 있다. 구체적으로, 이 실시예에 따르면, 상기 메모리 패턴(230)이 형성된 결과물을 콘포말하게 덮는 상기 전극막을 형성한 후, 그 결과물 상에 상기 메모리 패턴(230)을 가로지르는 상기 마스크 패턴(260)을 형성할 수 있다. 이어서, 상기 마스크 패턴(260)을 식각 마스크로 사용하여 상기 전극막을 이방성 또는 등방성 식각함으로써, 상기 메모리 패턴(230)을 가로지르는 전극 패턴을 형성할 수 있다. 이후, 상기 마스크 패턴을 제거한 후, 상기 메모리 패턴(230)의 상부면이 노출될 때까지 상기 전극 패턴을 이방성 식각함으로써, 상기 제 1 및 제 2 전극들(251, 252)을 형성한다.
도 12a 및 도 12b를 참조하면, 상기 제 1 및 제 2 전극들(251, 252)이 형성된 결과물 상에 상부 층간절연막(272)을 형성한 후, 이를 패터닝하여 상기 제 2 전극들(252)을 노출시키는 콘택홀들(275)을 형성한다. 이후, 상기 콘택홀(275)을 채우는 콘택 플러그들(280) 및 상기 콘택 플러그들(280)을 연결하는 비트라인들(290)을 형성한다.
상기 콘택홀(275)을 형성하는 단계는 상기 제 2 전극들(252)이 노출될 때까지 상기 상부 층간절연막(272)을 이방성 식각하는 단계를 포함한다. 이때, 상기 캐핑 패턴(237)은 상기 가변 저항 패턴(236)이 상기 콘택홀(275)에 의해 노출되는 문제를 예방하도록 상기 상부 층간절연막(272)에 대해 식각 선택성을 갖는 물질로 형성한다. 이에 더하여, 본 발명의 다른 실시예에 따르면, 상기 상부 층간절연막(272)을 형성하기 전에, 도시된 것처럼, 상기 제 1 및 제 2 전극들(251, 252)이 형성된 결과물을 콘포말하게 덮는 식각 정지막(271)을 더 형성할 수 있다. 상기 식 각 정지막(271)은 상기 상부 층간절연막(272)에 대해 식각 선택성을 갖는 물질(예를 들면, 실리콘 질화막)로 형성될 수 있다.
도 13a 내지 도 17a는 본 발명의 다른 실시예에 따른 다중 레벨 메모리 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 13b 내지 도 17b는 본 발명의 다른 실시예에 따른 다중 레벨 메모리 장치의 제조 방법을 설명하기 위한 공정단면도들이다. 구체적으로, 도 13b 내지 도 17b는, 각각, 도 13a 내지 도 17a의 점선들 III-III' 및 IV-IV'을 따라 보여지는 단면을 도시한다.
도 13a 및 도 13b를 참조하면, 기판(300) 상에 활성영역들(ACT)을 한정하는 소자분리막 패턴들(305)을 형성한 후, 상기 활성영역들(ACT)을 가로지르는 게이트 패턴들(310)을 형성한다. 상기 게이트 패턴들(310) 양측의 활성영역(ACT)에, 트랜지스터의 소오스/드레인 전극으로 사용되는, 불순물 영역들(315)을 형성한다.
일 실시예에 따르면, 두 개의 게이트 패턴들(310)이 하나의 활성영역(ACT)의 상부를 가로지른다. 이에 따라, 하나의 활성영역(ACT)에는, 상기 게이트 패턴들(310) 사이에 형성되어 공통 소오스 전극으로 사용되는 하나의 불순물 영역(315) 및 상기 게이트 패턴들(310)의 바깥에 형성되어 드레인 전극으로 사용되는 두 개의 불순물 영역들(315)이 형성된다.
이후, 상기 게이트 패턴들(310)을 덮는 층간절연막(320)을 형성하고, 상기 층간절연막(320)을 관통하여 상기 불순물 영역들(315)에 접속하는 콘택 플러그들(325)을 형성한다. 이어서, 상기 콘택 플러그(325)에 접속하는 콘택 패드들(330) 및 소오스 라인(335)을 형성한다. 상기 콘택 패드들(330)은 상기 드레인 전극으로 사용되는 불순물 영역들 각각의 상부에 형성되고, 상기 소오스 라인(335)은 상기 공통 소오스 전극으로 사용되는 불순물 영역들을 연결하도록 형성된다.
도 14a 및 도 14b를 참조하면, 상기 콘택 패드(330) 및 상기 소오스 라인(335) 사이를 채우는 절연막을 형성한 후, 그 결과물 상에 제 1 주형 패턴(340)을 형성한다. 상기 제 1 주형 패턴(340)은 상기 소오스 라인(335) 상에서 상기 활성영역들(ACT)을 가로지르도록 배치되어, 상기 콘택 패드들(330)의 상부면 일부를 노출시킨다. 이어서, 상기 제 1 주형 패턴(340)의 양 측벽에 스페이서 도전 패턴(345)을 형성한다.
상기 스페이서 도전 패턴(345)을 형성하는 단계는 상기 제 1 주형 패턴(340)이 형성된 결과물 상에 스페이서 도전막을 형성한 후, 상기 제 1 주형 패턴(340)의 상부면이 노출될 때까지 상기 스페이서 도전막을 이방성 식각하는 단계를 포함할 수 있다. 상기 스페이서 도전 패턴(345)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함할 수 있다. 한편, 상기 제 1 주형 패턴(340)은 실리콘 질화막 또는 실리콘 산화질화막과 같은 절연성 물질로 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 스페이서 도전 패턴(345)을 패터닝하여, 상기 제 1 주형 패턴(340)의 측벽에 배치되는 제 1 전극들(347)을 형성한다.
이 단계는 상기 콘택 패드들(330) 상에서 상기 제 1 주형 패턴(340)을 가로지르는 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 스페이서 도전 패턴(345)을 식각하는 단계를 포함할 수 있다. 이에 따라, 상기 제 1 전극들(347)은 상기 콘택 패드들(330) 각각의 상부에 형성된다. 상기 스페이서 도전 패턴(345)을 식각하는 단계는 습식 또는 건식 식각의 방법으로 실시될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제 1 주형 패턴(340) 및 상기 제 1 전극들(347) 상에 제 2 주형 패턴(350)을 형성한다. 이 실시예에 따르면, 상기 제 2 주형 패턴(350)은 상기 제 1 주형 패턴(340) 및 상기 소오스 라인(335)을 가로지르는 방향에서 상기 제 1 전극들(347) 사이의 영역을 덮도록 형성된다. 이에 따라, 상기 제 1 전극들(347)의 상부면은 상기 제 2 주형 패턴(350)에 의해 노출된다. 또한, 상기 제 2 주형 패턴(350)은 실리콘 질화막 또는 실리콘 산화질화막과 같은 절연성 물질로 형성될 수 있으며, 그 두께는 대략 200 내지 500 옹스트롬일 수 있다.
이어서, 상기 제 2 주형 패턴(350)의 양 측벽에, 복수의 가변 저항 패턴들(362, 364, 366) 및 이들 사이에 개재된 분리막 패턴들(363, 365)을 포함하는 메모리 패턴들(360)을 형성한다. 결과적으로, 상기 메모리 패턴들(360)은 상기 제 2 주형 패턴(350)의 양측에 노출된 상기 제 1 전극들(347)의 상부면에 접속된다.
상기 가변 저항 패턴들(362, 364, 366) 및 상기 분리막 패턴들(363, 365) 은, 박막의 증착 및 이방성 식각의 단계들을 포함하는 통상적인 스페이서 형성 공정을 반복적으로 실시함으로써 형성될 수 있다. 이 실시예는 3개의 가변 저항 패턴들을 예시적으로 설명하였으나, 상기 가변 저항 패턴들(362, 364, 366) 및 상기 분리막 패턴들(363, 365)의 개수는 필요에 따라 달라질 수 있다. 한편, 상기 가변 저항 패턴들()을 형성하기 전에, 상기 제 2 주형 패턴(350)의 측벽에 주형 스페이서(361)를 더 형성할 수 있다.
이 실시예에 따르면, 상기 가변 저항 패턴들(362, 364, 366)은 서로 다른 결정화 온도를 갖는 물질들로 형성될 수 있다. 예를 들면, 상기 가변 저항 패턴들(362, 364, 366)은 서로 다른 종류의 상변화 물질들로 형성될 수 있다. 더 구체적으로, 상기 가변 저항 패턴들(362, 364, 366)은 약 20 원자 퍼센트 내지 80 원자 퍼센트의 농도를 갖는 텔루리움(Te), 약 5 원자 퍼센트 내지 50 원자 퍼센트의 농도를 갖는 안티몬(Sb) 및 그 나머지 원자 퍼센트의 농도를 갖는 게르마늄(Ge)을 포함하는 칼코겐 화합물들 중의 한가지로 형성되되, 그 각각의 안티몬-텔루리움-셀레늄의 조성비는 서로 다를 수 있다.
이에 더하여, 상기 가변 저항 패턴들(362, 364, 366)의 폭은 서로 다를 수 있다. 즉, 상기 기판(300)에 평행한 평면과 교차하는 상기 가변 저항 패턴들(362, 364, 366)의 단면적은 서로 다를 수 있다.
도 17a 및 도 17b를 참조하면, 상기 메모리 패턴(360) 상에, 제 2 전극(370)을 형성한다. 상기 제 2 전극(370)은 차례로 적층된 상부 전극 패턴(371) 및 금속 패턴(372)을 포함할 수 있다. 이 실시예에 따르면, 상기 제 2 전극(370)은 메모리 셀을 선택하기 위한 비트 라인으로 사용될 수 있다. 이를 위해, 상기 제 2 전극(370)은 워드라인으로 사용되는 상기 게이트 패턴(310)을 가로지르는 방향으로 형성될 수 있다.
상기 상부 전극 패턴(371)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함할 수 있다. 또한, 상기 금속 패턴(372)은 알루미늄, 구리 및 텅스텐 등과 같은 금속성 물질로 형성될 수 있다.
상술한 실시예에 따르면, 상기 가변 저항 패턴들(362, 364, 366)은 상기 제 1 및 제 2 전극들(347, 370)을 병렬로 연결하며, 앞서 도 9 내지 도 12를 참조하여 설명된 실시예와 달리, 상기 기판(300)의 상부면으로부터 실질적으로 동일한 거리에 형성된다.
본 발명에 따르면, 두 전극들을 병렬로 연결하는 가변 저항 패턴들이 배치된다. 가변 저항 패턴들의 이러한 병렬적 배치에 의해, 이들을 구비하는 메모리 셀 의 저항 레벨은, 저항 드리프트의 문제를 갖지 않는, 가변 저항 패턴들의 셋 저항에 의해 결정된다. 이에 따라, 시간에 따른 저항 드리프트의 문제는 본 발명에 따른 다중 레벨 메모리 장치에서는 발생하지 않으며, 그 결과 안정적인 전기적 특성을 갖는 다중 레벨 셀을 구현할 수 있다. 이에 더하여, 본 발명에 따르면, 초기 상태에 관계없이, 한번의 열적 과정을 통해 다중 레벨 메모리 셀을 원하는 데이터 상태로 만들 수 있다.

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  39. 기판;
    상기 기판 상에 배치된 다중-레벨 메모리 셀로서, 상기 다중-레벨 메모리 셀은
    제 1 전극;
    제 2 전극;
    상기 기판의 상부면으로부터 제 1 거리에 배치되는 제 1 상변화 패턴; 및
    상기 기판의 상부면으로부터 상기 제 1 거리와 다른 제 2 거리에 배치되는 제 2 상변화 패턴을 포함하되,
    상기 제 1 및 제 2 상변화 패턴들은 상기 제 1 및 제 2 전극들 사이에 병렬로 연결된 다중 레벨 메모리 장치.
  40. 제 39 항에 있어서,
    상기 제 1 상변화 패턴 및 상기 제 2 상변화 패턴은 화학적 조성이 서로 다른 상변화 물질로 형성된 다중 레벨 반도체 장치.
  41. 제 39 항에 있어서,
    상기 제 1 상변화 패턴 및 상기 제 2 상변화 패턴은 서로 다른 결정화 온도를 갖는 다중 레벨 메모리 장치.
  42. 제 41 항에 있어서,
    상기 제 1 상변화 패턴 및 상기 제 2 상변화 패턴은 동일한 결정 상태의 저항을 갖는 다중 레벨 메모리 장치.
  43. 제 42 항에 있어서,
    상기 제 1 상변화 패턴 및 상기 제 2 상변화 패턴은 동일한 비정질 상태의 저항을 갖는 다중 레벨 메모리 장치.
  44. 제 39 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극 사이에 상기 제 1 상변화 패턴 및 상기 제 2 상변화 패턴과 평행하게 연결된 제 3 상변화 패턴을 더 포함하는 다중 레벨 메모리 장치.
  45. 제 44 항에 있어서,
    상기 제 1 상변화 패턴, 상기 제 2 상변화 패턴, 및 상기 제 3 상변화 패턴 각각은 화학적 조성이 서로 다른 상변화 물질로 형성된 다중 레벨 반도체 장치.
  46. 제 44 항에 있어서,
    상기 제 1 상변화 패턴, 상기 제 2 상변화 패턴, 및 상기 제 3 상변화 패턴은 서로 다른 결정화 온도를 갖는 다중 레벨 메모리 장치.
  47. 제 44 항에 있어서,
    상기 다중-레벨 메모리 셀은 복수의 가변 저항 패턴들을 포함하되,
    상기 다중-레벨 메모리 셀의 저항은 낮은 저항 레벨 상태에 있는 상기 가변 저항 패턴들의 수에 반비례하는 다중 레벨 메모리 장치.
  48. 제 44 항에 있어서,
    상기 다중-레벨 메모리 셀은 상기 제 1 상변화 패턴, 상기 제 2 상변화 패턴, 상기 제 3 상변화 패턴, 및 이들을 분리하는 절연층들을 포함하는 적층 구조체를 포함하며,
    상기 제 1 전극은 상기 적층 구조체의 제 1 측벽에 배치되고, 상기 제 2 전극은 상기 적층 구조체의 제 2 측벽에 배치되는 다중 레벨 메모리 장치.
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