JP5657876B2 - 半導体メモリ装置 - Google Patents

Description

本発明は、メモリ素子の抵抗状態の変化を利用してデータを記憶する不揮発性の半導体メモリ装置に関し、特に、メモリ素子にダイオードを直列接続してメモリセルを構成した半導体メモリ装置に関するものである。

不揮発性の半導体メモリ装置の一種として、相変化材料の構造変化を利用した相変化メモリ装置が知られている。この相変化メモリ装置は、相変化材料からなる相変化素子に熱を加えて抵抗値を変化させることにより、データを書き換え可能にするものであり、その熱は相変化素子に大きな電流を流すことで発生させる。相変化メモリ装置のメモリセルを構成する場合、ＭＯＳトランジスタを用いると大きな書き込み電流を流せる程度の大きなゲート幅を確保するためにセルサイズの縮小が困難になるため、相変化素子とダイオードを直列接続してメモリセルを構成し、ダイオードを相変化素子の選択スイッチとして利用するダイオードセル方式の相変化メモリ装置が提案されている（例えば、特許文献１）。例えば、特許文献１の図５に示される相変化メモリ装置は、ダイオードセル方式の多数のメモリセルをマトリクス状に配置したメモリセルアレイを備えている。ダイオードセル方式を採用すれば、個々のメモリセルのセルサイズを縮小して高密度なメモリセルの配置を実現できる。

一般に、ダイオードセル方式のメモリセルの読み出し動作に際し、選択されたビット線に所定の電圧が印加され、直列接続された相変化素子及びダイオードを経由して選択されたワード線に電流が流れる。例えば、特許文献１に開示された相変化メモリ装置は、２．５Ｖの昇圧電圧ＶＳＡで駆動されるリード回路（特許文献１の図５の感知増幅器１７０、バイアス回路１５０、プリチャージ回路１６０、クランピング回路１４０に相当）でビット線に所定の電圧を印加するとともに、グランド電位をワード線に印加した状態に制御し、その際にメモリセルに流れる電流の変化に応じて相変化素子に保持されるデータを判別可能に構成されている。

特開２００７−１３４０３２号公報

ダイオードセル方式の相変化メモリ装置の読み出し動作において、相変化素子の抵抗状態の変化を正確に検知するには、ダイオードの順方向電圧を一定に保つ必要がある。しかし、実際にはダイオードの電流電圧特性には温度依存性があるため、高温時と低温時でダイオードの順方向電圧が変動し、それにより相変化素子の抵抗状態の判定精度が劣化する恐れがある。一方、電源電圧を降圧できれば、ダイオードの温度依存性をキャンセルした電圧を発生することも可能である。しかしながら、特許文献１の構成を例にとると、１〜１．５Ｖ程度の電源電圧を想定すると、ビット線に印加される昇圧電圧ＶＳＡが大幅に低下することにつながるので、メモリセルに対する読み出し動作の電圧マージン（センスマージン）を確保できなくなる。すなわち、ワード線をグランド電位に保ったままビット線の電圧を低下させると、相変化素子に加わる電圧が小さくなり、電流変化を検知するためのリード回路の構成が困難になる。このように、従来のダイオードセル方式の相変化メモリ装置においては、読み出し動作のマージンを確保しつつ、ダイオードの温度依存性をキャンセルして温度変動を抑制することができないという問題がある。

そこで、本発明はこれらの問題を解決するためになされたものであり、相変化素子とダイオードからなるメモリセルの読み出し動作に際し、ダイオードの温度変動の影響を抑えつつ良好なセンスマージンを確保可能な半導体メモリ装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体メモリ装置は、第１の配線と第２の配線との間に直列接続されたメモリ素子及びダイオードを含むメモリセルと、温度依存性がない第１の電圧を発生する第１の電圧発生回路と、前記ダイオードの順方向電圧の温度依存性とは逆の温度依存性を有し、前記第１の電圧より低い第２の電圧を発生する第２の電圧発生回路と、前記メモリセルの読み出し動作時に、前記第１の配線に前記第１の電圧が印加され、かつ前記第２の配線に前記第２の電圧が印加された状態で、前記メモリセルを流れる電流の変化に応じて前記メモリ素子の抵抗状態を検知する制御回路と、を備えて構成される。

本発明の半導体メモリ装置によれば、ダイオードセル方式のメモリセルの読み出し動作に際し、第１の電圧が印加された第１の配線からメモリセルを経由して、第２の電圧が印加された第２の配線に電流が流れ、その変化に応じてメモリ素子の抵抗状態が検知される。このとき、第1の電圧は温度依存性がなく、第２の電圧はダイオードとは逆の温度依存性があるので、ダイオードの順方向電圧の温度依存性をキャンセルした状態でメモリ素子の抵抗状態を判別可能となる。よって、半導体メモリ装置において、広い温度範囲で良好なセンスマージンを確保することができ、制御回路の構成を簡素化することができる。

例えば、第１の配線をビット線とし、第２の配線をワード線とすることができる。この場合、ビット線に印加される第１の電圧を電源電圧とグランド電位の間の正電圧に設定し、ワード線に印加される第２の電圧をグランド電位より低い負電圧に設定することができる。また、複数のビット線と複数のワード線の交点に複数のメモリセルを配置する構成を採用し、各々のメモリセルに対して上記の構成及び電位関係を適用可能である。

本発明によれば、メモリ素子とダイオードを用いてメモリセルを構成するダイオードセル方式を採用した半導体メモリ装置において、ダイオードの順方向電圧に温度依存性がある場合、それとは逆の温度依存性を第２の電圧に付与することで、メモリセルを読み出す際の温度変動の影響を抑制することができる。この場合、第２の電圧を負電圧に設定すれば、第１の電圧を低い正電圧に設定可能であるため（例えば、０．５Ｖ）、従来の構成のように昇圧電圧を用いる必要はなく、制御回路（特にリード回路）の回路構成が容易になる。

本発明を適用した相変化メモリ装置の基本的な構成を示す図である。 相変化素子の一般的な電圧電流特性の一例を示す図である。 ダイオードの一般的な電圧電流特性の一例を示す図である。 リード回路の具体的な回路構成例を示す図である。 相変化メモリ装置における読み出し動作時の動作波形を示す図である。 読み出し動作時にリード回路からリード対象のメモリセルを経てワード線に達する電流経路の等価回路を示す図である。 図１に含まれるＶＢＬＰ発生回路及びＶＫＫ発生回路の回路構成の例を示す図である。 読み出し動作時の図６における電圧温度特性を説明する図である。 本実施形態との比較例として、従来の構成を採用した場合の図８に対応する電圧温度特性を示す図である。

以下、本発明の実施形態について図面を参照しながら説明する。本実施形態ではダイオードセル方式を採用したメモリセルにデータを記憶する相変化メモリ装置に対し本発明を適用する場合を説明する。

図１は、本発明を適用した相変化メモリ装置の基本的な構成を示す図である。図１においては、マトリクス状に配置された多数のメモリセルＭＣからなるメモリセルアレイ１０が構成され、その周囲には、ワード線デコーダ１１、ビット線制御回路１２、ＶＫＫ発生回路１４がそれぞれ設けられている。さらに、ビット線制御回路１２には、ビット線デコーダ３０、ライト回路３１、リード回路３２が含まれる。

メモリセルアレイ１０は、ダイオードセル方式を採用した複数のメモリセルＭＣが複数のビット線ＢＬ（本発明の第１の配線）と複数のワード線ＷＬ（本発明の第２の配線）の各交点にそれぞれ配置されている。各々のメモリセルＭＣは、直列接続された相変化素子２０（本発明のメモリ素子）及びダイオード２１からなり、相変化素子２０の一端がビット線ＢＬに接続されるとともに、ダイオード２１のカソード側がワード線ＷＬに接続されている。相変化素子２０は、例えば、カルコゲナイド系の相変化材料（Ｇｅ、Ｓｂ、Ｔｅ）を用いて形成される。相変化メモリ装置の多層構造において、相変化素子２０の直下の電極をヒータとして用い、メモリセルＭＣに書き込み電流が流れたとき相変化素子２０をヒータにより加熱し、高抵抗のアモルファス状態と低抵抗の結晶状態の間を可逆的に変化させることができる。なお、メモリセルＭＣにおける相変化素子２０とダイオード２１の位置を逆に接続してもよい。

ワード線デコーダ１１は、入力されるワード線選択アドレスＡＤＲ（Ｗ）をデコードし、複数のワード線ＷＬの中から、デコード結果に応じて選択されたワード線ＷＬを駆動する。ＶＫＫ発生回路１４は、選択されたワード線ＷＬに印加すべき負電圧ＶＫＫを発生してワード線デコーダ１１に出力する。メモリセルアレイ１０の読み出し動作の際は、後述するように、選択されたワード線ＷＬのレベルが負電圧ＶＫＫを保つように制御される。一方、非選択のワード線ＷＬは、グランド電位ＶＳＳを保つように制御される。メモリセルアレイ１０のデータ保持時には、全てのワード線ＷＬがグランド電位ＶＳＳに保たれる。さらに、相変化メモリ装置は、図１には示されないＶＢＬＰ発生回路１３及び基準電圧発生回路１５を備えている。なお、ＶＫＫ発生回路１４及びＶＢＬＰ発生回路１３の構成及び動作については後述する。

ビット線制御回路１２（本発明の制御回路）のビット線デコーダ３０は、複数のビット線ＢＬに接続される複数のスイッチＳＷを含み、入力されるビット線選択アドレスＡＤＲ（Ｂ）をデコードし、デコード結果に応じて選択されたビット線ＢＬを、スイッチＳＷを介してデータ線ＤＬに接続する。ビット線デコーダ３０の各スイッチＳＷとしては、例えば、ゲートに印加される制御信号に応じて導通制御されるＭＯＳトランジスタが用いられる。以上のように、ワード線選択アドレスＡＤＲ（Ｗ）とビット線選択アドレスＡＤＲ（Ｂ）を特定することにより、メモリセルアレイ１０における任意のメモリセルＭＣを選択することができる。

ビット線制御回路１２のライト回路３１は周知の回路構成を備え、メモリセルアレイ１０の書き込み動作時に、入出力信号線ＩＯＬを経由して入力されたデータを増幅してデータ線ＤＬに送出する。このデータは、ライト回路３１からビット線デコーダ３０に送られ、ビット線選択アドレスＡＤＲ（Ｂ）に対応するビット線ＢＬを経由して所定のメモリセルＭＣに書き込まれる。

ビット線制御回路１２のリード回路３２は、メモリセルアレイ１０の読み出し動作時に、メモリセルＭＣから読み出されたデータを、ビット線デコーダ３０及びデータ線ＤＬを経由して受け取って増幅し、入出力信号線ＩＯＬに送出する。図１に示すように、リード回路３２には、電源電圧ＶＤＤ及びグランド電位ＶＳＳが供給されている。

ここで、メモリセルＭＣの相変化素子２０及びダイオード２１の特性について、図２及び図３を参照して説明する。図２は、相変化素子２０の一般的な電圧電流特性の一例を示している。図２においては、電流が小さい読み出し動作時の領域Ｒａと、セットライト動作時に相変化素子２０が低抵抗の結晶状態に遷移する領域Ｒｂと、リセットライト動作時に相変化素子２０が高抵抗のアモルファス状態に遷移する領域Ｒｃとに区分される。また、領域Ｒａには、相変化素子２０が低抵抗状態にあるセット時の特性Ｃｓと、相変化素子２０が高抵抗状態にあるリセット時の特性Ｃｒとをそれぞれ示している。

領域Ｒａにおける２つの特性Ｃｓ、Ｃｒの傾きは、それぞれの抵抗の逆数に対応する。よって、図２から、傾きが小さい特性Ｃｒの抵抗（リセット抵抗）は、傾きが大きい特性Ｃｓの抵抗（セット抵抗）に比べて大きいことがわかる。一般に、高抵抗のリセット抵抗を保持する相変化素子２０は論理「０」と定義され、低抵抗のセット抵抗を保持する相変化素子２０は論理「１」と定義される。例えば、リセット抵抗は１ＭΩ程度、セット抵抗は３０ｋΩ程度となる。

書き込み動作時は、リセット状態の相変化素子２０に加える電圧を上昇させ、図２の閾値電圧Ｖｔｈを超えると突然大きな電流が流れて領域Ｒｂに移行する（セットライト）。また、相変化素子２０に一層大きな電圧を加えると、更なる大電流が流れて領域Ｒｃに移行する（リセットライト）。セットライト時は、相変化素子２０が緩やかに加熱されて結晶状態に遷移し、リセットライト時は、短時間の大電流による発熱で相変化素子２０を融解させた後に急冷することでアモルファス状態に遷移する。なお、閾値電圧Ｖｔｈは、プロセスあるいは温度に依存するばらつきが大きいが、閾値電圧Ｖｔｈのばらつきの下限は０．６Ｖ程度である。そのため、マージンを考慮すると、読み出し動作時に相変化素子２０に加える電圧は０．３Ｖ程度に設定することが望ましい。

図３は、ダイオード２１の一般的な電圧電流特性の一例を示している。図３において、横軸はダイオード２１の順方向電圧を表し、縦軸はダイオード電流の対数値を表し、高温時の特性Ｃ１と低温時の特性Ｃ２とを対比して示している。また、特性Ｃ１、Ｃ２に重ねて、セット状態の相変化素子２０を読み出す際の読み出し電流Ｉｒｓを示している。図３からわかるように、ダイオード２１の温度依存性により、高温時の特性Ｃ１と低温時の特性Ｃ２が異なり、それぞれの読み出し電流Ｉｒｓとの交点は、高温時（０．８８Ｖ）よりも低温時（０．９８Ｖ）の方が大きい電圧値になっている。

次に図４は、リード回路３２の具体的な回路構成例を示す図である。図４に示すリード回路３２は、１０個のトランジスタＱ１〜Ｑ１０及びインバータ２２により構成されている。それぞれ、トランジスタＱ５、Ｑ６、Ｑ７はＰＭＯＳ型であり、トランジスタＱ１〜Ｑ４、Ｑ８、Ｑ９、Ｑ１０はＮＭＯＳ型である。このうち、一対のトランジスタＱ６、Ｑ８及び一対のトランジスタＱ７、Ｑ９がラッチ回路を構成し、読み出し動作時にノードＮ２に伝送された信号をラッチし、ノードＮ１を介して出力する。ノードＮ３はトランジスタＱ５を介して電源電圧ＶＤＤに接続され、ノードＮ４はトランジスタＱ１０を介してグランド電位ＶＳＳに接続されている。

入出力信号線ＩＯＬはトランジスタＱ１を介してノードＮ１に接続され、トランジスタＱ１は、ゲートに印加される出力信号ＳＯに応じて制御される。また、ノードＮ１の信号は、トランジスタＱ２を介して基準信号ＲＥＦに接続される。一方、データ線ＤＬは、トランジスタＱ３を介してノードＮ２に接続されるとともに、プリチャージ用のトランジスタＱ４を介して正電圧ＶＢＬＰに接続されている。プリチャージ動作時は、トランジスタＱ４のゲートに印加されるプリチャージ信号ＰＲＥに応じて制御される。さらに、トランジスタＱ２、Ｑ３の各ゲートには、インバータ２２を介してセンス信号ＳＳの反転信号が印加されている。本実施形態の場合、従来の構成（例えば、特許文献１の図５）とは異なり、ビット線ＢＬに低い正電圧ＶＢＬＰを印加する構成であるため、内部昇圧した電源電圧を用いることなく、電源電圧ＶＤＤでリード回路３２を動作させることができる。

次に、本実施形態の相変化メモリ装置における読み出し動作について、図５及び図６を参照して説明する。図５は、相変化メモリ装置における読み出し動作時の動作波形を示す図である。図５においては、リード対象のメモリセルＭＣに対応してそれぞれ選択されたワード線ＷＬｓ及びビット線ＢＬｓとビット線選択アドレスＡＤＲ（Ｂ）の各動作波形に加えて、図４のリード回路３２内のプリチャージ信号ＰＲＥ、センス信号ＳＳ、出力信号ＳＯ、ノードＮ１の各動作波形を対比して示している。一方、図６は、読み出し動作時にリード回路３２からリード対象のメモリセルＭＣを経てワード線ＷＬｓに達する電流経路の等価回路を示す図である。図６では、簡単のため、リード回路３２、ビット線ＢＬｓ、メモリセルＭＣの相変化素子２０及びダイオード２１、ワード線ＷＬｓのみを表記している。また、相変化素子２０の両端の電圧をＶｇ、ダイオード２１の両端の電圧をＶｄとし、両者の中間をノードＮ０としている。

まず、読み出し動作前の待機状態であるタイミングＴ０において、ワード線ＷＬｓとビット線ＢＬｓは非活性状態にあり、いずれもレベルがグランド電位ＶＳＳに設定されている。この場合、図６の電流経路には電流が流れない状態となっている。また、タイミングＴ０において、プリチャージ信号ＰＲＥ、センス信号ＳＳ、出力信号ＳＯ、ビット線選択アドレスＡＤＲ（Ｂ）も非活性状態にあり、それぞれローレベル（グランド電位ＶＳＳ）に設定されている。なお、ノードＮ１のレベルについては、図４のトランジスタＱ２とインバータ２２の動作により基準信号ＲＥＦと同レベルに設定されている。

次に、ワード線デコーダ１１によりワード線ＷＬｓが選択される結果、タイミングＴ１において、ワード線ＷＬｓのレベルがグランド電位ＶＳＳから負電圧ＶＫＫに低下する。このとき、プリチャージ信号ＰＲＥがハイレベル（電源電圧ＶＤＤ）に制御されてトランジスタＱ４がオンし、図４のデータ線ＤＬに正電圧ＶＢＬＰが供給される。よって、ビット線デコーダ３０のスイッチＳＷを経由してデータ線ＤＬに接続されるビット線ＢＬｓは、そのレベルがグランド電位ＶＳＳから正電圧ＶＢＬＰに上昇していく。一方、非選択のビット線は、グランド電位ＶＳＳを保つように制御される。この正電圧ＶＢＬＰは、例えば、ＶＤＤ＝１．８Ｖ程度（１．７〜１．９Ｖ）に対し、ＶＢＬＰ＝０．５Ｖ程度に設定される。なお、タイミングＴ１では、活性化されたビット線選択アドレスＡＤＲ（Ｂ）がハイレベルに制御される場合を想定する。

ここで、図６の電流経路において、ビット線ＢＬｓが正電圧ＶＢＬＰでワード線ＷＬｓが負電圧ＶＫＫの状態になり、メモリセルＭＣのダイオード２１が順バイアスされるので電流が流れる。読み出し動作時には、相変化素子２０に、例えばＶｇ＝０．３Ｖ程度の電圧が印加されるように制御される。そして、相変化素子２０の抵抗状態に応じて電流経路の電流値が異なり、その電流値を検知することにより、メモリセルＭＣに保持されている論理「０」又は論理「１」を判定することができる。ここで、図６において、負電圧ＶＫＫは、正電圧ＶＢＬＰから、メモリセルＭＣに印加される電圧（電圧Ｖｇと電圧Ｖｄの和）を差し引いた電圧である。すなわち、
ＶＫＫ＝ＶＢＬＰ−（Ｖｇ＋Ｖｄ）
の関係を満たす。本実施形態においては、ダイオード２１の温度依存性を考慮して、負電圧ＶＫＫの値の適切な制御を行っているが、詳細な動作については後述する。

次いでタイミングＴ２において、プリチャージ信号ＰＲＥがハイレベルからローレベルに切り替わってトランジスタＱ４がオフし、ビット線ＢＬｓのプリチャージ状態が解除されるので、選択されたメモリセルＭＣの相変化素子２０の抵抗状態に応じてビット線ＢＬｓのレベルが緩やかに変化する。そして、図５に示すように、相変化素子２０が低抵抗状態のときは（セット時）、ビット線ＢＬｓが基準信号ＲＥＦのレベルよりも低いレベルまで低下し、相変化素子２０が高抵抗状態のときは（リセット時）、ビット線ＢＬｓが基準信号ＲＥＦのレベルよりも高いレベルを維持する。

次いでタイミングＴ３において、ワード線ＷＬｓのレベルが負電圧ＶＫＫからグランド電位ＶＳＳに戻るとともに、センス信号ＳＳがローレベルからハイレベルに切り替わる。これにより、図４のトランジスタＱ６〜Ｑ９からなるラッチ回路では、このときのノードＮ１、Ｎ２の各レベルの高低関係に応じて出力が確定する。すなわち、図５に示すように、ビット線ＢＬｓのレベルが基準信号ＲＥＦのレベルよりも高い場合はノードＮ１がローレベル（グランド電位ＶＳＳ）に変化し、ビット線ＢＬｓのレベルが基準信号ＲＥＦのレベルよりも低い場合はノードＮ１がハイレベル（電源電圧ＶＤＤ）に変化する。

次いでタイミングＴ４において、出力信号ＳＯがローレベルからハイレベルに切り替わる。これにより、図４のトランジスタＱ１がオンし、ノードＮ１に保持される信号がトランジスタＱ１を介して入出力信号線ＩＯＬに出力される。また、タイミングＴ４において、ビット線選択アドレスＡＤＲ（Ｂ）が非活性状態のローレベルに制御されるとともに、ビット線ＢＬｓのレベルはグランド電位ＶＳＳに低下する。

次いでタイミングＴ５において、センス信号ＳＳと出力信号ＳＯがともにハイレベルからローレベルに切り替わる。これにより、トランジスタＱ１がオフ、トランジスタＱ２、Ｑ３がオンになり、読み出し動作は終了する。このとき、ノードＮ１のレベルは再び基準信号ＲＥＦのレベルに戻る。

本実施形態の相変化メモリ装置の特徴は、ワード線ＷＬの駆動に必要な負電圧ＶＫＫを用いた電圧制御にあり、以下、具体的に説明する。図７は、ビット線ＢＬに印加される正電圧ＶＢＬＰ（本発明の第１の電圧）を発生するＶＢＬＰ発生回路１３（本発明の第１の電圧発生回路）の回路構成と、ワード線ＷＬに印加される負電圧ＶＫＫ（本発明の第２の電圧）を発生するＶＫＫ発生回路１４（本発明の第２の電圧発生回路）の回路構成の例を示す図である。また、図７において、ＶＫＫ発生回路１４及びＶＢＬＰ発生回路１３には、周知の回路構成を備える基準電圧発生回路１５から基準電圧ＶＲＥＦが供給されている。この基準電圧ＶＲＥＦは、負電圧ＶＫＫ及び正電圧ＶＢＬＰの電圧値の基準となり、温度依存性がない一定の電圧値を有している。例えば、ＶＲＥＦ＝１Ｖ程度に設定されている。

ＶＢＬＰ発生回路１３は、基準電圧発生回路１５から出力される基準電圧ＶＲＥＦに基づいて正電圧ＶＢＬＰを発生し、抵抗Ｒ１、Ｒ２と、差動アンプ５０と、トランジスタＱ２０と、キャパシタ５１を含んで構成されている。直列接続された抵抗Ｒ１、Ｒ２は基準電圧ＶＲＥＦとグランドに間に接続され、抵抗Ｒ１、Ｒ２の間のノードＮ１０には抵抗Ｒ１、Ｒ２の比に応じた電圧ＶＲＥＦａが現れる。例えば、ＶＲＥＦ＝１Ｖで２つの抵抗Ｒ１、Ｒ２が等しい場合は、ＶＲＥＦａ＝０．５Ｖとなる。ノードＮ１０は、差動アンプ５０のマイナス側入力端子に接続されている。トランジスタＱ２０はＰＭＯＳ型であり、ソースが電源電圧ＶＤＤに接続され、ドレインが差動アンプ５０のプラス側入力端子（ノードＮ１１）に接続され、ゲートが差動アンプ５０の出力端子に接続されている。ノードＮ１１とグランドの間にはキャパシタ５１が接続され、ノードＮ１１から電圧ＶＲＥＦａと同電位の正電圧ＶＢＬＰが出力される。上述したように、温度依存性がない基準電圧ＶＲＥＦに基づき生成されるので、正電圧ＶＢＬＰは温度依存性がない一定の電圧値に保たれる。

ＶＫＫ発生回路１４は、ＶＫＫ判定回路４０と、リングオシレータ回路４１と、ＶＫＫポンプ回路４２とを備えている。ＶＫＫ判定回路４０は、抵抗Ｒ３、Ｒ４と、ダイオード５２と、コンパレータ５３を含んで構成されている。抵抗Ｒ３、Ｒ４、ダイオード５２は直列接続され、基準電圧ＶＲＥＦとノードＮ１４の間に接続されている。抵抗Ｒ３、Ｒ４の間のノードＮ１２は、コンパレータ５３のプラス側入力端子に接続されている。ここで、ダイオード５２は、メモリセルＭＣのダイオード２１と同じ特性を有している。コンパレータ５３のマイナス側入力端子はノードＮ１１に接続され、ＶＢＬＰ発生回路１３から出力される正電圧ＶＢＰＬが印加される。コンパレータ５３は、ノードＮ１２の電圧と正電圧ＶＢＰＬとの大／小に応じて１／０の論理が変化する判定信号を出力する。

リングオシレータ回路４１は、インバータ５４、５６、５７、５８と、ＮＡＮＤゲート５５とを含んで構成されている。ＮＡＮＤゲート５５には、コンパレータ５３からの判定信号とインバータ５４の出力がそれぞれ入力され、ＮＡＮＤゲート５５の出力側に、インバータ５６、５７、５８がこの順に接続されている。最終段のインバータ５８の出力側のノードＮ１３は、初段のインバータ５４の入力にフィードバックされている。このようなリング状の接続により、コンパレータ５３からの判定信号が１の論理のときにリングオシレータ回路４１のノードＮ１３から所定周期の方形波が出力される。

ＶＫＫポンプ回路４２は、トランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４とポンピング容量５９を含んで構成されている。リングオシレータ回路４１の出力は、ＰＭＯＳ型のトランジスタＱ２１とＮＭＯＳ型のトランジスタＱ２２の共通接続されたゲートに印加され、共通接続されたドレインがポンピング容量５９の一端に接続されている。トランジスタＱ２３はポンピング容量５９の他端とグランドの間に接続され、トランジスタＱ２４はポンピング容量５９の他端とノードＮ１４の間に接続されている。上述したように、ダイオード５２のカソード側がノードＮ１４に接続され、その電圧が負電圧ＶＫＫとして出力される。

図７の回路構成において、ノードＮ１２のレベルが正電圧ＶＢＬＰのレベルよりも高いとリングオシレータ回路４１及びＶＫＫポンプ回路４２が活性化してノードＮ１４（ＶＫＫ）を低い電圧にすることにより、ダイオード５２及び抵抗Ｒ４をとおしてノードＮ１２のレベルを低く下げ、またノードＮ１２のレベルが正電圧ＶＢＬＰのレベルよりも低くなるとリングオシレータ回路４１及びＶＫＫポンプ回路４２が非活性化する。すなわちノードＮ１２のレベルはほぼ正電圧ＶＢＬＰと同じレベル、例えば０．５Ｖを保つ。抵抗Ｒ３、Ｒ４は、メモリセルＭＣのセット時に図６の信号経路を流れる電流と等しい電流Ｉｒが流れるように調節されている。例えば、Ｒ３＝５０ｋΩ、Ｒ４＝３０ｋΩに設定される。ＶＲＥＦ＝１．０Ｖ、ＶＢＬＰ＝０．５Ｖとすると、その差電位０．５Ｖが抵抗Ｒ３に加わり、Ｉｒの電流値は１０ｕＡとなる。従って抵抗Ｒ４の電圧Ｖｒは０．３Ｖ（＝１０ｕＡ×３０ｋΩ）となる。また電圧Ｖｄは図３の読み出し電流Ｉｒｓ（＝１０ｕＡ）とダイオード特性（Ｃ１、Ｃ２）との交点の電圧になる。このように図７の負電圧ＶＫＫは、正電圧ＶＢＬＰから、電流Ｉｒが流れたときの電圧Ｖｒ及び電圧Ｖｄの和を差し引いた電圧値に一致するようにフィードバック制御される。

ここで、図８を参照して、読み出し動作時の図６における電圧温度特性について説明する。また、本実施形態との比較例として、図９には、従来の構成を採用した場合の図８に対応する電圧温度特性を示している。図８及び図９は、想定される温度範囲内（−５℃〜１１０℃）で、メモリセルＭＣ各部の電圧の温度依存性がグラフにより表されている。

図８に示すように、本実施形態の電圧温度特性によれば、ビット線ＢＬに印加される正電圧ＶＢＬＰは温度依存性がなく一定値に保たれるとともに、ワード線ＷＬに印加される負電圧ＶＫＫは、温度上昇とともに緩やかに増加していく。−５℃〜１１０℃の温度範囲では、負電圧ＶＫＫは、最小電圧値Ｖ１から最大電圧値Ｖ２まで変化する。一方、図６のノードＮ０に関し、相変化素子２０がセット抵抗を保持する場合の電圧ＶＮ０ｓと、相変化素子２０がリセット抵抗を保持する場合の電圧ＶＮ０ｒは、いずれも温度依存性がなくフラットになる。すなわち、ダイオード２１の順方向電圧Ｖｄが負電圧ＶＫＫの温度依存性とは逆の関係になるため、両者の変化がキャンセルされたものである。なお、ビット線ＢＬの正電圧ＶＢＬＰは、ノードＮ０のセット時の電圧ＶＮ０ｓより電圧Ｖｇだけ高くなっている。図８の電圧関係の具体例としては、ＶＢＬＰ＝０．５Ｖ、ＶＳＳ＝０Ｖに対し、負電圧ＶＫＫの変化は、Ｖ１＝−０．７８Ｖ、Ｖ２＝−０．６８Ｖとなる。また、ノードＮ０の電圧は、セット時にＶＮ０ｓ＝０．３Ｖ、リセット時にＶＮ０ｒがＶＳＳより若干高い値になり、Ｖｇ＝０．３Ｖとなる。

これに対し、図９に示す従来の構成の電圧温度特性によれば、ワード線ＷＬは温度依存性がないグランド電位ＶＳＳに保たれるが、昇圧電圧が供給されるビット線ＢＬの電位には温度依存性がある。すなわち、相変化素子２０がセット抵抗を保持する場合の電圧ＶＮ０ｓと、相変化素子２０がリセット抵抗を保持する場合の電圧ＶＮ０ｒとは、いずれもダイオード２１の順方向電圧Ｖｄと同じ温度依存性があり、これに連動してビット線ＢＬの電位が変化する。−５℃〜１１０℃の温度範囲では、電圧ＶＮ０ｓが最大電圧値Ｖｂから最小電圧値Ｖａまで変化し、そこから電圧Ｖｇだけ高いビット線ＢＬの電位は、最大電圧値ＶＢｂから最小電圧値ＶＢａまで変化する。図９の電圧関係の具体例としては、図３のダイオード２１の特性に対応して、Ｖａ＝０．８８、Ｖｂ＝０．９８Ｖ、ＶＢａ＝１．１８Ｖ、ＶＢｂ＝１．２８Ｖ、Ｖｇ＝０．３Ｖとなる。

図８と図９を比較すれば明らかなように、本実施形態では、ワード線ＷＬにグランド電位ＶＳＳより低い負電圧ＶＫＫを供給しているので、ビット線ＢＬにレベルの低い正電圧ＶＢＬＰ（例えば、０．５Ｖ）を供給することができる。また、負電圧ＶＫＫに対し、ダイオード２１とは逆の温度依存性を与えるように制御しているので、メモリセルＭＣの読み出し動作時に温度変動の影響を受けないように制御することができる。従来の構成では、ビット線ＢＬに高い電圧を印加せざるを得ないため、メモリセルＭＣの読み出し動作時に温度変動の影響は避けられず、ビット線ＢＬの電圧を温度に応じて制御する手法を採用したとしても、リード回路３２の動作点の変動に起因して判定精度が劣化する。従って、本実施形態では、従来の構成に比べて、温度変動の影響を抑えつつ、メモリセルＭＣのセンスマージンの向上が可能である。一方、従来の構成では、読み出し動作の高速化を図るため、データ保存時（スタンバイ時）にワード線ＷＬを高い電圧に保ち、ビット線ＢＬをグランド電位ＶＳＳに保つ必要があるが、これによりダイオード２１に逆バイアスがかかり、ダイオード２１のリークに起因するスタンバイリークが発生する。これに対し、本実施形態では、データ保存時（スタンバイ時）にワード線ＷＬ及びビット線ＢＬをともにグランド電位ＶＳＳに保つことができ、ダイオード２１が逆バイアスされず、スタンバイリークの発生を防止することができる。

さらに、図８と図３から明らかなように、読み出し動作において、非選択ワード線、及び非選択ビット線はデータ保存時（スタンバイ時）と同じグランド電位ＶＳＳから電圧を変化させる必要がない。選択ビット線（０．５Ｖの正電圧ＶＢＬＰを印加）につながっている非選択のメモリセル（非選択ワード線はグランド電位ＶＳＳ）は、図３のグラフのダイオード順方向電圧が０．５Ｖとなるダイオード電流以下しか流さないため、セット状態の相変化素子２０の読み出し電流Ｉｒｓよりも十分小さい電流であり、選択メモリセルの抵抗値の判別にはほとんど影響を与えない。また、選択ワード線（負電圧ＶＫＫを印加）につながっている非選択のメモリセル（非選択ビット線はグランド電位ＶＳＳ）は、低温の場合はＶ１＝−０．７８Ｖ、高温の場合はＶ２＝−０．６８Ｖがかかるが、図３のグラフのダイオード順方向電圧が低温、高温でそれぞれＶ１、Ｖ２のときにダイオード電流は十分に小さく、消費電流の大きな増大はない。従って、データ保存時（スタンバイ時）の状態から高速に読み出し動作を行うことができ、また非選択ビット線や非選択ワード線の充放電に伴う消費電流も発生しない。

また、従来の構成の場合、ビット線ＢＬに印加される昇圧電圧は、正電圧ＶＢＬＰに比べるとリップルノイズが大きいため、リード回路３２を昇圧電圧で駆動したときに相変化素子２０の抵抗状態を正確に検知できなくなる問題がある。これに対し、本実施形態では、リード回路３２を電源電圧ＶＤＤで駆動できるので、相変化素子２０の抵抗状態をより正確に検知可能となる。さらに、従来の構成の場合、昇圧電圧で駆動されるリード回路３２は、ゲート酸化膜が厚い厚膜トランジスタで構成する必要があり、その分だけレイアウト面積が大きくなるとともに、閾値電圧のばらつきも大きくなりリード回路３２の検知精度が劣化する。これに対し、本実施形態では、ゲート酸化膜の薄い薄膜トランジスタを用いた簡素な構成のリード回路３２を実現でき、検知精度を良好に保つことができる。

以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、ビット線制御回路１２、ＶＢＬＰ発生回路１３、ＶＫＫ発生回路１４については、同様の目的を達成可能である限り、本実施形態の構成に限られることなく多様な構成を採用することができる。また、本発明の相変化メモリ装置を搭載可能な半導体装置としては、ＳＯＣ(System on Chip)、ＭＣＰ(Multi chip package)、ＰＯＰ(Package on Package)等を挙げることができる。また本発明は相変化メモリ装置に限定されるものではなく、ダイオードマトリックスセル方式を採用した半導体メモリ装置、例えば抵抗変化メモリ（ＲＲＡＭ）などにも広く適用可能である。

１０…メモリセルアレイ
１１…ワード線デコーダ
１２…ビット線制御回路
１３…ＶＢＬＰ発生回路
１４…ＶＫＫ発生回路
１５…基準電圧発生回路
２０…相変化素子
２１…ダイオード
２２、５４、５６〜５８…インバータ
３０…ビット線デコーダ
３１…ライト回路
３２…リード回路
４０…ＶＫＫ判定回路
４１…リングオシレータ回路
４２…ＶＫＫポンプ回路
５０…差動アンプ
５１…キャパシタ
５２…ダイオード
５３…コンパレータ
５５…ＮＡＮＤゲート
５９…ポンピング容量
ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬ…ビット線
ＤＬ…データ線
Ｒ１〜Ｒ４…抵抗
ＶＤＤ…電源電圧
ＶＳＳ…グランド電位
ＶＫＫ…負電圧
ＶＢＬＰ…正電圧
ＶＲＥＦ…基準電圧
Ｑ１〜Ｑ１０、Ｑ２０〜Ｑ２４…トランジスタ
Ｎ０〜Ｎ４、Ｎ１０〜Ｎ１４…ノード

Claims (14)

1. 第１の配線と第２の配線との間に直列接続されたメモリ素子及びダイオードを含むメモリセルと、
   温度依存性がない第１の電圧を発生する第１の電圧発生回路と、
   前記ダイオードの順方向電圧の温度依存性とは逆の温度依存性を有し、前記第１の電圧より低い第２の電圧を発生する第２の電圧発生回路と、
   前記メモリセルの読み出し動作時に、前記第１の配線に前記第１の電圧が印加され、かつ前記第２の配線に前記第２の電圧が印加された状態で、前記メモリセルを流れる電流の変化に応じて前記メモリ素子の抵抗状態を検知する制御回路と、
   を備えることを特徴とする半導体メモリ装置。
2. 前記第１の配線としての複数のビット線と、前記第２の配線としての複数のワード線とが配置され、前記複数のビット線及び前記複数のワード線の交点に複数の前記メモリセルが設けられていることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記第１の電圧はグランド電位より高く、前記第２の電圧は前記グランド電位より低いことを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記第１の電圧は、電源電圧より低い電圧であることを特徴とする請求項３に記載の半導体メモリ装置。
5. データ保存時には、前記複数のビット線及び前記複数のワード線に前記グランド電位を印加し、
   読み出し動作時には、前記複数のビット線及び前記複数のワード線のうち、選択ビット線に前記第１の電圧を印加し、選択ワード線に前記第２の電圧を印加し、非選択ビット線及び非選択ワード線を前記グランド電位に保つように制御する、
   ことを特徴とする請求項４に記載の半導体メモリ装置。
6. 前記第１の電圧は略０．５Ｖであることを特徴とする請求項４又は５に記載の半導体メモリ装置。
7. 前記第１の電圧発生回路は、温度依存性がない基準電圧に基づいて、前記基準電圧より低い前記第１の電圧を発生することを特徴とする請求項１に記載の半導体メモリ装置。
8. 前記第２の電圧発生回路は、前記基準電圧と前記第１の電圧とに基づいて、前記第１の電圧から読み出し動作時の前記メモリセルに印加される電圧を差し引いた前記第２の電圧を発生することを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記第２の電圧発生回路は、前記ダイオードと同一特性を有するダイオードと抵抗の直列回路を含み、前記直列回路の抵抗側の一端に前記基準電圧が印加され、前記直列回路のダイオードのカソード側に前記第２の電圧がフィードバックされることを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記第２の電圧発生回路は、前記直列回路のうち抵抗分割された所定のノードの電圧と前記第１の電圧とのレベルを比較するコンパレータをさらに含むことを特徴とする請求項９に記載の半導体メモリ装置。
11. 前記コンパレータから出力される信号を入力して所定周期の方形波を出力するリングオシレータ回路と、前記リングオシレータ回路から出力される前記方形波に基づいて前記第２の電圧を発生するポンプ回路と、をさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
12. 前記制御回路は、前記複数のビット線のうち選択されたビット線を介して前記メモリセルから読み出されたデータを増幅して出力するリード回路を含むことを特徴とする請求項２に記載の半導体メモリ装置。
13. 前記リード回路は、前記電源電圧で駆動されることを特徴とする請求項１２に記載の半導体メモリ装置。
14. 前記メモリ素子は、低抵抗の結晶状態と高抵抗のアモルファス状態とを可逆的に変化させることにより情報を書き換え可能に記憶する相変化素子であることを特徴とする請求項１に記載の半導体メモリ装置。
    

Images