JP4668668B2 - 半導体装置 - Google Patents
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アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第202頁〜第203頁(2002年)(2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 202-203.)
<メモリモジュール構成>
図1のメモリモジュールを用いて詳細に説明する。メモリモジュールを構成するメモリアレイARRAYは、複数のワード線WLと複数のビット線BLから構成されており、ワード線WLとビット線BLの交点にメモリセルMCが接続されている。各メモリセルMCは、メモリセルMC00で例示されているように、Nチャネル型MOSトランジスタMN00と記憶素子R00で構成される。記憶素子R00は、相変化抵抗と呼ばれる素子であり、例えば、結晶状態では1KΩ〜10KΩ程度の低い抵抗で、アモルファス状態では100KΩ以上の高い抵抗であることを特徴とする素子である。Nチャネル型MOSトランジスタMN00のゲート電極には、ワード線WL0が接続され、Nチャネル型MOSトランジスタを選択状態ではオン状態に、非選択状態ではオフ状態となるように制御する。R00の一方の端子がビット線BL0に接続され、もう一方の端子がMN00のドレイン電極に接続される。MN00のソース電極は接地電位に接続される。本実施例では、相変化素子Rは、ビット線BLとNチャネル型MOSトランジスタMNの間に接続されているが、接地電位とNチャネル型MOSトランジスタMNの間に接続してもよい。またMOSトランジスタの代わりにバイポーラトランジスタを使うことも可能である。
次に、図2を用いて詳細な動作について説明する。内部回路の電源電圧VDDは例えば1.5Vである。はじめは待機状態STANDBYにあり、アドレスADDが切り替わり、ライト制御信号WEが‘L’になるとリード動作READが始まる。ここでは主に、‘1’(リセット(高抵抗)状態)をメモリセルMC00から読み出す場合について説明する。図2では実線で示している。‘0’(セット(低抵抗)状態)を読み出す場合は破線で示している。
また、非選択のビット線BLは、接地電位に接続されている。
ライト動作WRITEは、データを読出した後に、書込みデータ選択回路WDCにより、外部からの入力データDiを選択し、このデータに基づいて、リセット電流選択信号RISやセット電流選択信号SISを制御してデータを書込む。
図6のメモリモジュールを用いてワード線を制御する場合を説明する。メモリモジュールを構成するメモリアレイARRAYは、複数のワード線WLと複数のビット線BLから構成されており、ワード線WLとビット線BLの交点にメモリセルMCが接続されている。各メモリセルMCは、メモリセルMC00で例示されているように、Nチャネル型MOSトランジスタMN00と記憶素子R00で構成される。記憶素子R00は、相変化抵抗と呼ばれる素子である。ワード線WLには、ワードドライバアレイWD_ARYが接続されており、X系アドレスデコーダADECにより、X系アドレス信号XADDがデコードされ1つのワード線WLが選択される。ワードドライバアレイWD_ARYは、ワードドライバWDで構成されており、ワードドライバWD0は例えば、Nチャネル型MOSトランジスタMN10とPチャネル型MOSトランジスタMP10で構成されるインバータ回路となっており、出力はワード線WLに接続され、Pチャネル型MOSトランジスタMP10のソース電極は電源線VWLに接続される。
次に、図7を用いて詳細な動作について説明する。内部回路の電源電圧VDDは例えば1.5Vである。はじめは待機状態STANDBYにあり、アドレスADDが切り替わり、ライト制御信号WEが‘L’になるとリード動作READが始まる。ここでは主に、‘1’(リセット(高抵抗)状態)をメモリセルMC00から読み出す場合について説明する。図2では実線で示している。‘0’(セット(低抵抗)状態)を読み出す場合は破線で示している。
ライト動作WRITEは、データを読出した後に、書込みデータ選択回路WDCにより、外部からの入力データDiを選択し、このデータに基づいて、電源電圧VWLを制御してデータを書込む。
ライト動作WRITEでの、読出しは必要ないが、制御を簡略化するためリード動作READと同一の制御を行なっている。
ここでは、再書き込みや書込みの前に、電流パルスを印加する方法について説明する。本方式により書換えを無限回行なうことが可能となる。また、本実施例ではセット電流源Isetと読出し用電流源Ireadを共有化し、読出し用制御回路RAを削除し面積の低減を図っている。
図8を用いて実施例1と異なる点のみ述べる。ソース線SLは接地電位に接続されず、ビット線BLと平行に形成され、ビット線選択回路BLSでコモンソース線CSLに接続される。例えばソース線SL0はソース線スイッチSSW0で、コモンソース線CSLに接続される。また、ビット線BLも、ビット線選択回路BLSでコモンビット線CBLに接続される。例えばビット線BL0はビット線スイッチBSW0でコモンビット線CBLに接続される。
ビット線スイッチBSWはビット線選択信号BSで制御され、ソース線スイッチSSWはソース線選択信号SSでそれぞれ制御される。
図9を用いて実施例1と異なる点のみ述べる。リード動作READでデータを読出すまでは実施例1と同じである。データを読み出した後、まず、電流パルスを入力する。
図14に本方式を使ってマルチポートメモリアレイを構成した例を示す。各ビット線は2つの選択スイッチSWに接続されており、例えば、BL0をスイッチSW00により読出し・書込み回路RWC0に接続し、SW10を介してRWC1に接続されている。このような構成とすることにより、リード動作とライト動作を並行して処理できる。また、本方式を使ってライト動作時に読出したデータでテストを行なうことができ、データの有効活用が可能である。
Claims (7)
- 複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルと、
読出し・書込み回路を具備してなり、
前記複数のメモリセルは、相変化素子を含み、
リード動作時に前記複数のメモリセルから読出した情報を再書込みし、
前記読出しと前記再書込みの間に、前記再書込みパルス電流に先行してそれと逆極性のパルス電流を印加することを特徴とする半導体装置。 - 請求項1において、ライト動作時に、読出した情報を外部からの書込み情報で置換え、前記置き換えた情報をメモリセルに書込むことを特徴とする半導体装置。
- 請求項1または請求項2において、前記読出しと前記再書き込みと前記書込みで同一の回路により前記メモリセルを駆動することを特徴とする半導体装置。
- 請求項2において、前記読出しと前記書込みの間に、前記書込みパルス電流に先行してそれと逆極性のパルス電流を印加することを特徴とする半導体装置。
- 複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを具備してなり、
前記複数のメモリセルの夫々は、相変化素子を含み、
前記ワード線のハイレベルを、前記ビット線を駆動する電源電圧より高く、ゲート酸化膜に対して5MV/cmまたはそれ以下となる電圧とするものであり、
リード動作時に前記複数のメモリセルから読出した情報を再書込みし、
前記読出しと前記再書込みの間に、前記再書込みパルス電流に先行してそれと逆極性のパルス電流を印加することを特徴とする半導体装置。 - 複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを具備してなり、
前記複数のメモリセルの夫々は、相変化素子を含み、
前記ワード線のローレベルの電位を、接地電位より低くするものであり、
リード動作時に前記複数のメモリセルから読出した情報を再書込みし、
前記読出しと前記再書込みの間に、前記再書込みパルス電流に先行してそれと逆極性のパルス電流を印加することを特徴とする半導体装置。 - 複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルと、複数の書込み・読出し回路を具備してなり、
前記複数のメモリセルの夫々は、相変化素子を含み、
前記複数のメモリセルは、対応する前記複数の書込み・読出し回路に同時に接続できるものであり、
リード動作時に前記複数のメモリセルから読出した情報を再書込みし、
前記読出しと前記再書込みの間に、前記再書込みパルス電流に先行してそれと逆極性のパルス電流を印加することを特徴とする半導体装置。
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