CN114488591A - 一种阵列基板、显示装置 - Google Patents

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Abstract

本发明提供一种阵列基板、显示装置，涉及显示技术领域，为解决大尺寸显示设备中，由于充电不足导致的显示质量受到影响的问题。所述阵列基板包括一条起始数据线、N‑1条中间数据线和一条末尾数据线；阵列基板还包括第一驱动电路和第二驱动电路，第一驱动电路位于多条数据线的第一侧，第二驱动电路位于多条数据线的第二侧，第一侧和第二侧沿第一方向相对；第一驱动电路与多条数据线的第一端分别电连接，末尾数据线的第一端与起始数据线的第一端电连接；第二驱动电路与多条数据线的第二端分别电连接。

Description

一种阵列基板、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、显示装置。
背景技术
随着显示技术的快速发展，以及大众对于大尺寸屏幕的需求量不断加大，大尺寸的液晶显示设备越来越多的进入我们的生活，但是由于大尺寸显示屏中数据线的长度较长，使得位于数据线远离驱动芯片的一端的子像素存在充电率不足的问题，从而对大尺寸显示设备的显示质量产生影响。
发明内容
本发明的目的在于提供一种阵列基板、显示装置，用于解决大尺寸显示设备中，由于充电不足导致的显示质量受到影响的问题。
为了实现上述目的，本发明提供如下技术方案：
本发明的第一方面提供一阵列基板，包括：多条栅线和多条数据线，所述栅线与所述数据线交叉设置，限定出阵列分布的多个子像素；其特征在于，
所述多个子像素划分为N列子像素，每列子像素中包括的子像素沿第一方向排列，N为正整数；
所述多条数据线包括一条起始数据线、N-1条中间数据线和一条末尾数据线；所述起始数据线与第一列子像素中的目标位子像素分别电连接，所述N-1条中间数据线与第一列子像素至第N-1列子像素一一对应，每条中间数据线与对应的一列子像素中的非目标位子像素分别电连接，且与该对应的一列子像素相邻的下一列子像素中的目标位子像素分别电连接；所述末尾数据线与第N列子像素中的非目标位子像素分别电连接；所述目标位子像素为奇数位子像素和偶数位子像素中的一个，所述非目标位子像素为奇数位子像素和偶数位子像素中的另一个；
所述阵列基板还包括第一驱动电路和第二驱动电路，所述第一驱动电路位于所述多条数据线的第一侧，所述第二驱动电路位于所述多条数据线的第二侧，所述第一侧和所述第二侧沿所述第一方向相对；所述第一驱动电路与所述多条数据线的第一端分别电连接，所述末尾数据线的第一端与所述起始数据线的第一端电连接；所述第二驱动电路与所述多条数据线的第二端分别电连接。
可选的，所述阵列基板还包括设置于所述第一侧的第一电路板，所述第一电路板上设置有第一连接线，所述第一连接线与所述起始数据线的第一端和所述末尾数据线的第一端分别电连接。
可选的，所述末尾数据线的第二端与所述起始数据线的第二端电连接。
可选的，所述阵列基板还包括设置于所述第二侧的第二电路板，所述第二电路板上设置有第二连接线，所述第二连接线与所述起始数据线的第二端和所述末尾数据线的第二端分别电连接。
可选的，所述第一连接线的线宽和/或所述第二连接线的线宽大于第一阈值。
可选的，所述第一电路板包括拼接的多块第一子电路板，所述多块第一子电路板沿第二方向依次排布；所述第二方向与所述第一方向相交；所述第一连接线包括一一对应位于所述第一子电路板上的多段第一子连接线，所述多段第一子连接线依次电连接；和/或，
所述第二电路板包括拼接的多块第二子电路板，所述多块第二子电路板沿所述第二方向依次排布；所述第二连接线包括一一对应位于所述第二子电路板上的多段第二子连接线，所述多段第二子连接线依次电连接。
可选的，所述N-1条中间数据线和所述末尾数据线共同划分为M组数据线组；
所述第一驱动电路包括多个第一覆晶薄膜，所述多个第一覆晶薄膜与所述M组数据线组一一对应，每个第一覆晶薄膜均包括与对应的数据线组中的各数据线的第一端一一对应电连接的第一有效数据通道；所述多个第一覆晶薄膜中最靠近所述起始数据线的第一覆晶薄膜还与所述起始数据线的第一端电连接；
所述第二驱动电路包括多个第二覆晶薄膜，所述多个第二覆晶薄膜与所述M组数据线组一一对应，每个第二覆晶薄膜均包括与对应的数据线组中的各数据线的第二端一一对应电连接的第二有效数据通道；最靠近所述起始数据线的第二覆晶薄膜还包括与所述起始数据线的第二端电连接的第二有效数据通道。
可选的，所述多个第一覆晶薄膜沿第二方向依次排布，所述多个第二覆晶薄膜沿所述第二方向依次排布，所述第二方向与所述第一方向相交。
可选的，所述多个第一覆晶薄膜位于所述第一电路板与所述数据线之间，所述多个第一覆晶薄膜中最靠近所述起始数据线的第一覆晶薄膜还包括导电连接通道，所述第一连接线的一端通过所述导电连接通道与所述起始数据线的第一端电连接；所述多个第一覆晶薄膜中最靠近所述末尾数据线的第一覆晶薄膜中，与所述末尾数据线的第一端电连接的第一有效数据通道为第一复用数据通道，所述第一连接线的另一端通过所述第一复用数据通道与所述末尾数据线的第一端电连接；
所述多个第二覆晶薄膜位于所述第二电路板与所述数据线之间，与所述起始数据线的第二端电连接的第二有效数据通道为第二复用数据通道，所述第二连接线的一端通过所述第二复用数据通道与所述起始数据线的第二端电连接；所述多个第二覆晶薄膜中最靠近所述末尾数据线的第二覆晶薄膜中，与所述末尾数据线电连接的第二有效数据通道为第三复用数据通道，所述第二连接线的另一端通过所述第三复用数据通道与所述末尾数据线的第二端电连接。
可选的，所述阵列基板还包括位于所述阵列基板背向所述子像素的一侧的时序控制电路，所述时序控制电路用于通过所述第一电路板为所述多个第一覆晶薄膜提供对应的差分信号，还用于通过所述第二电路板为所述多个第二覆晶薄膜提供对应的差分信号；
所述第一覆晶薄膜用于根据接收的差分信号生成对应的数据信号，并将该数据信号写入对应的数据线的第一端；所述第二覆晶薄膜用于根据接收的差分信号生成对应的数据信号，并将该数据信号写入对应的数据线的第二端；对应同一条数据线，由其第一端写入的数据信号和由其第二端写入的数据信号相同。
可选的，同一条数据线，由其第一端写入的数据信号的信号延迟时间，与由其第二端写入的数据信号的信号延迟时间相同。
可选的，所述第一覆晶薄膜包括第一驱动芯片，所述第一驱动芯片与所述第一覆晶薄膜中的多个所述第一有效数据通道分别电连接，所述第一驱动芯片用于根据接收的差分信号，生成与所述第一有效数据通道一一对应的数据信号，并将该数据信号通过对应的第一有效数据通道，传输至对应的数据线的第一端；
所述第二覆晶薄膜包括第二驱动芯片，所述第二驱动芯片与所述第二覆晶薄膜中的多个所述第二有效数据通道分别电连接，所述第二驱动芯片用于根据接收的差分信号，生成与所述第二有效数据通道一一对应的数据信号，并将该数据信号通过对应的第二有效数据通道，传输至对应的数据线的第二端。
可选的，所述第一连接线与所述第二连接线电连接。
可选的，第二驱动芯片为与所述末尾数据线的第二端电连接的第二有效数据通道提供的数据信号，与第二驱动芯片为与所述起始数据线的第二端电连接的第二有效数据通道提供的数据信号相同。
可选的，所述第一电路板上设置有多条第一数据传输线，所述多条第一数据传输线与所述多个第一覆晶薄膜中的驱动芯片对应电连接；
所述第二电路板上设置有多条第二数据传输线，所述多条第二数据传输线与所述多个第二覆晶薄膜中的驱动芯片对应电连接；
所述时序控制电路与所述多条第一数据传输线和所述多条第二数据传输线分别电连接。
可选的，对应同一组数据线组的第一覆晶薄膜和第二覆晶薄膜沿所述第一方向相对设置。
可选的，所述多条数据线中，同一条数据线提供的数据信号的极性相同，相邻数据线提供的数据信号的极性相反，所述起始数据线提供的数据信号与所述末尾数据线提供的数据信号的极性相同。
基于上述阵列基板的技术方案，本发明的第二方面提供一种显示装置，包括上述阵列基板。
可选的，所述显示装置还包括与所述阵列基板相对设置的彩膜基板，以及位于所述阵列基板与所述彩膜基板之间的液晶层。
基于上述阵列基板的技术方案，本发明的第三方面提供一种阵列基板的制作方法，所述制作方法包括：
制作多条栅线和多条数据线，所述栅线与所述数据线交叉设置，限定出阵列分布的多个子像素；所述多个子像素划分为N列子像素，每列子像素中包括的子像素沿第一方向排列，N为正整数；所述多条数据线包括一条起始数据线、N-1条中间数据线和一条末尾数据线；所述起始数据线与第一列子像素中的目标位子像素分别电连接，所述N-1条中间数据线与第一列子像素至第N-1列子像素一一对应，每条中间数据线与对应的一列子像素中的非目标位子像素分别电连接，且与该对应的一列子像素相邻的下一列子像素中的目标位子像素分别电连接；所述末尾数据线与第N列子像素中的非目标位子像素分别电连接；所述目标位子像素为奇数位子像素和偶数位子像素中的一个，所述非目标位子像素为奇数位子像素和偶数位子像素中的另一个；
制作第一驱动电路和第二驱动电路，所述第一驱动电路位于所述多条数据线的第一侧，所述第二驱动电路位于所述多条数据线的第二侧，所述第一侧和所述第二侧沿所述第一方向相对；所述第一驱动电路与所述N-1条中间数据线的第一端和末尾数据线的第一端分别电连接，所述末尾数据线的第一端与所述起始数据线的第一端电连接；所述第二驱动电路与所述多条数据线的第二端分别电连接。
本发明提供的技术方案中，通过设置所述起始数据线与第一列子像素中的目标位子像素分别电连接，所述末尾数据线与第N列子像素中的非目标位子像素分别电连接，所述末尾数据线的第一端与所述起始数据线的第一端电连接；以及通过在所述多条数据线的第一侧和第二侧分别设置了所述第一驱动电路和所述第二驱动电路；使得每条所述数据线均能够在其两端分别接收所述第一驱动电路和所述第二驱动电路提供的相同的数据信号，因此，本发明提供的技术方案实现了沿数据线延伸方向的双侧驱动，以及对每条数据线的两端对充设计，从而实现了每个子像素均由所述第一驱动电路和所述第二驱动电路同时驱动，有效提升了每个子像素的充电率，提高了显示装置的显示质量。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的阵列基板的第一结构示意图；
图2为本发明实施例提供的连接起始数据线与末尾数据线的示意图；
图3为本发明实施例提供的阵列基板的第二结构示意图；
图4为本发明实施例提供的阵列基板的第三结构示意图。
具体实施方式
为了进一步说明本发明实施例提供的阵列基板、显示装置，下面结合说明书附图进行详细描述。
请参阅图1和图2，本发明实施例提供了一种阵列基板，包括：多条栅线10和多条数据线201/202/203，所述栅线10与所述数据线交叉设置，限定出阵列分布的多个子像素30；
所述多个子像素30划分为N列子像素，每列子像素中包括的子像素30沿第一方向排列，N为正整数；
所述多条数据线包括一条起始数据线201、N-1条中间数据线202和一条末尾数据线203；所述起始数据线201与第一列子像素中的目标位子像素分别电连接，所述N-1条中间数据线202与第一列子像素至第N-1列子像素一一对应，每条中间数据线202与对应的一列子像素中的非目标位子像素分别电连接，且与该对应的一列子像素相邻的下一列子像素中的目标位子像素分别电连接；所述末尾数据线203与第N列子像素中的非目标位子像素分别电连接；所述目标位子像素为奇数位子像素和偶数位子像素中的一个，所述非目标位子像素为奇数位子像素和偶数位子像素中的另一个；
所述阵列基板还包括第一驱动电路40和第二驱动电路41，所述第一驱动电路40位于所述多条数据线的第一侧，所述第二驱动电路41位于所述多条数据线的第二侧，所述第一侧和所述第二侧沿所述第一方向相对；所述第一驱动电路40与所述多条数据线的第一端分别电连接，所述末尾数据线203的第一端与所述起始数据线201的第一端电连接；所述第二驱动电路41与所述多条数据线的第二端分别电连接。
具体地，所述阵列基板包括多条栅线10和多条数据线，示例性的，所述数据线的至少部分沿第一方向延伸，所述栅线10的至少部分沿第二方向延伸，所述第一方向包括水平方向，所述第二方向包括竖直方向。
所述多个子像素呈阵列分布，所述多个子像素能够划分为N列子像素，所述N列子像素沿所述第二方向依次排布，每列子像素中包括的子像素均沿所述第一方向依次排列。所述多个子像素还能够划分为多行子像素，所述多行子像素沿所述第一方向依次排布，每行子像素中包括的子像素均沿所述第二方向依次排列。
所述多条数据线包括一条起始数据线201、N-1条中间数据线202和一条末尾数据线203，示例性的，所述起始数据线201、所述N-1条中间数据线202和所述末尾数据线203沿所述第二方向依次排布。
示例性的，所述起始数据线201与第一列子像素中的奇数位子像素分别电连接，所述N-1条中间数据线202与第一列子像素至第N-1列子像素一一对应，每条中间数据线202均与对应的一列子像素中的偶数位子像素分别电连接，且与该对应的一列子像素相邻的下一列子像素中的奇数位子像素分别电连接；所述末尾数据线203与第N列子像素中的偶数位子像素分别电连接。
示例性的，所述起始数据线201与第一列子像素中的偶数位子像素分别电连接，所述N-1条中间数据线202与第一列子像素至第N-1列子像素一一对应，每条中间数据线202均与对应的一列子像素中的奇数位子像素分别电连接，且与该对应的一列子像素相邻的下一列子像素中的偶数位子像素分别电连接；所述末尾数据线203与第N列子像素中的奇数位子像素分别电连接。
示例性的，每条所述中间数据线202均位于其对应的一列子像素，与该对应的一列子像素相邻的下一列子像素之间。
所述阵列基板还包括第一驱动电路40和第二驱动电路41，示例性的，如图1所示，所述第一驱动电路40位于所述阵列基板的下边框侧，所述第二驱动电路41位于所述阵列基板的上边框侧。
所述第一驱动电路40与所述多条数据线的第一端分别电连接，用于从所述N-1条中间数据线202的第一端向所述N-1条中间数据线202写入数据信号，并用于从所述末尾数据线203的第一端向所述末尾数据线203写入数据信号。由于所述末尾数据线203的第一端与所述起始数据线201的第一端电连接，使得所述第一驱动电路40能够从所述起始数据线201的第一端向所述起始数据线201写入数据信号。
所述第二驱动电路41与所述起始数据线201的第二端、所述N-1条中间数据线202的第二端和所述末尾数据线203的第二端分别电连接，用于从所述起始数据线201的第二端向所述起始数据线201写入数据信号，还用于从所述N-1条中间数据线202的第二端向所述N-1条中间数据线202写入数据信号，还用于从所述末尾数据线203的第二端向所述末尾数据线203写入数据信号。
示例性的，上述阵列基板的具体驱动过程如下：对所述多条栅线10进行逐行扫描，在扫描每一条栅线10时，所述第一驱动电路40和所述第二驱动电路41向所述多条数据线写入相应的数据信号。值得注意，对于同一条数据线，由所述第一驱动电路40写入的数据信号和由所述第二驱动电路41写入的数据信号相同。
根据上述阵列基板的具体结构可知，本发明实施例提供的阵列基板中，通过设置所述起始数据线201与第一列子像素中的目标位子像素分别电连接，所述末尾数据线203与第N列子像素中的非目标位子像素分别电连接，所述末尾数据线203的第一端与所述起始数据线201的第一端电连接；以及通过在所述多条数据线的第一侧和第二侧分别设置了所述第一驱动电路40和所述第二驱动电路41；使得每条所述数据线均能够在其两端分别接收所述第一驱动电路40和所述第二驱动电路41提供的相同的数据信号，因此，本发明实施例提供的阵列基板中，实现了沿数据线延伸方向的双侧驱动，以及对每条数据线的两端对充设计，从而实现了每个子像素均由所述第一驱动电路40和所述第二驱动电路41同时驱动，有效提升了每个子像素的充电率，提高了显示装置的显示质量。
如图1和图2所示，在一些实施例中，所述阵列基板还包括设置于所述第一侧的第一电路板50，所述第一电路板50上设置有第一连接线501，所述第一连接线501与所述起始数据线201的第一端和所述末尾数据线203的第一端分别电连接。
具体地，所述阵列基板包括基底，所述多条栅线10、所述多条数据线和所述多个子像素均形成在所述基底上。所述阵列基板还包括第一电路板50，所述第一电路板50位于所述基底的第一侧。
所述第一电路板50上设置有第一连接线501，所述第一连接线501的至少部分沿所述第二方向延伸，所述第一连接线501的一端与所述起始数据线201的第一端电连接，所述第一连接线501的另一端与所述末尾数据线203的第一端电连接。
上述在所述第一电路板50上设置所述第一连接线501，不仅保证了所述起始数据线201的第一端与所述末尾数据线203的第一端之间良好的连接性能，还很好的降低了所述第一连接线501与位于基底上的其它信号线之间发生短路的风险，从而很好的保证了显示装置的性能。
如图1和图2所示，在一些实施例中，设置所述末尾数据线203的第二端与所述起始数据线201的第二端电连接。
具体地，上述设置方式使得所述起始数据线的第二端能够接收其对应连接的第二覆晶薄膜提供的数据信号，还能够接收所述末尾数据线203的第二端对应连接的第二覆晶薄膜提供的数据信号；同时所述起始数据线的第一端能够接收所述末尾数据线203的第一端对应连接的第一覆晶薄膜提供的数据信号。因此，上述设置方式使得所述起始数据线电连接的各子像素具有更高的充电率。
如图1和图2所示，在一些实施例中，所述阵列基板还包括设置于所述第二侧的第二电路板51，所述第二电路板51上设置有第二连接线511，所述第二连接线511分别电连接所述起始数据线201的第二端和所述末尾数据线203的第二端。
具体地，所述阵列基板包括基底，所述多条栅线10、所述多条数据线和所述多个子像素均形成在所述基底上。所述阵列基板还包括第二电路板51，所述第二电路板51位于所述基底的第二侧。
所述第二电路板51上设置有第二连接线511，所述第二连接线511的至少部分沿所述第二方向延伸，所述第二连接线511的一端与所述起始数据线201的第二端电连接，所述第二连接线511的另一端与所述末尾数据线203的第二端电连接。
上述在所述第二电路板51上设置所述第二连接线511，不仅保证了所述起始数据线201的第二端与所述末尾数据线203的第二端之间良好的连接性能，还很好的降低了所述第二连接线511与位于基底上的其它信号线之间发生短路的风险，从而很好的保证了显示装置的性能。
在一些实施例中，所述第一连接线501的线宽和/或所述第二连接线511的线宽大于第一阈值。
示例性的，所述第一阈值等于0.23mm。
示例性的，所述第一连接线501的线宽和/或所述第二连接线511的线宽等于0.24mm。
上述设置所述第一连接线501的线宽和/或所述第二连接线511的线宽大于第一阈值，不仅使得所述第一连接线501和/或所述第二连接线511具有较小的电阻，使得所述第一连接线501和/或所述第二连接线511的压降较小，保证了写入起始数据线中的数据信号的一致性；而且，还有利于降低所述第一连接线501和/或所述第二连接线511上产生的延时时间，保证了对起始数据线连接的子像素的充电率。
如图3所示，在一些实施例中，所述第一电路板50包括拼接的多块第一子电路板502，所述多块第一子电路板502沿第二方向依次排布；所述第二方向与所述第一方向相交；所述第一连接线501包括一一对应位于所述第一子电路板502上的多段第一子连接线，所述多段第一子连接线依次电连接；和/或，
所述第二电路板51包括拼接的多块第二子电路板512，所述多块第二子电路板512沿所述第二方向依次排布；所述第二连接线511包括一一对应位于所述第二子电路板512上的多段第二子连接线，所述多段第二子连接线依次电连接。
具体地，所述第一电路板50和所述第二电路板51可以采用印制电路板(XPCB)，但不仅限于此。
当受到制作工艺的限制，所述第一电路板50和所述第二电路板51的尺寸无法满足大尺寸阵列基板的需求时，可设置所述第一电路板50包括拼接的多块第一子电路板502，所述第二电路板51包括拼接的多块第二子电路板512。
示例性的，所述多块第一子电路板502沿第二方向依次排布，所述第一连接线501包括一一对应位于所述第一子电路板502上的多段第一子连接线，所述多段第一子连接线能够通过柔性电路板依次电连接，柔性电路板把相邻的第一子电路板502连接在一起。
示例性的，所述多块第二子电路板512沿所述第二方向依次排布，所述第二连接线511包括一一对应位于所述第二子电路板512上的多段第二子连接线，所述多段第二子连接线能够通过柔性电路板依次电连接，柔性电路板把相邻的第二子电路板512连接在一起。
需要说明，图3中示意了在阵列基板的上侧和下侧分别设置了第一驱动电路40和第二驱动电路41，所述第一驱动电路40包括多个第一覆晶薄膜，所述第二驱动电路41包括多个第二覆晶薄膜，图3中所述第一覆晶薄膜和所述第二覆晶薄膜上的小黑块为驱动芯片(driver IC)。阵列基板中的TCON IC设置在承载电路板60上，承载电路板60可以通过螺丝固定在阵列基板的背面。TCON IC通过信号线61和承载电路板60上的电路结构62与第一电路板50和第二电路板51电连接。
所述阵列基板还包括分别位于左侧和右侧的第三驱动电路和第四驱动电路，所述第三驱动电路和所述第四驱动电路均包括多个第三覆晶薄膜70，所述第三覆晶薄膜用于为阵列基板中的栅线提供扫描信号。在阵列基板的左侧和右侧分别设置第三驱动电路和第四驱动电路，能够使得同一条栅线实现左侧和右侧的同时驱动。
如图1和图2所示，在一些实施例中，所述N-1条中间数据线202和所述末尾数据线203共同划分为M组数据线组；
所述第一驱动电路40包括多个第一覆晶薄膜(如COF1～COF24)，所述多个第一覆晶薄膜与所述M组数据线组一一对应，每个第一覆晶薄膜均包括与对应的数据线组中的各数据线的第一端一一对应电连接的第一有效数据通道；所述多个第一覆晶薄膜中最靠近所述起始数据线201的第一覆晶薄膜(如：COF1)还与所述起始数据线的第一端电连接；
所述第二驱动电路41包括多个第二覆晶薄膜(如COF25～COF48)，所述多个第二覆晶薄膜与所述M组数据线组一一对应，每个第二覆晶薄膜均包括与对应的数据线组中的各数据线的第二端一一对应电连接的第二有效数据通道；最靠近所述起始数据线的第二覆晶薄膜还包括与所述起始数据线的第二端电连接的第二有效数据通道。
示例性的，所述第一驱动电路40包括多个第一覆晶薄膜，每个第一覆晶薄膜均能够通过柔性电路板与对应的数据线组中的各数据线的第一端分别电连接。
示例性的，所述第二驱动电路41包括多个第二覆晶薄膜，每个第二覆晶薄膜均能够通过柔性电路板与对应的数据线组中的各数据线的第二端分别电连接。
示例性的，各所述第一覆晶薄膜与所述第二覆晶薄膜上均设置有一个驱动芯片。
如图1所示，以86寸4k Single Gate(即一行子像素对应一条栅线)产品为例，48个COF(覆晶薄膜)平均分布于阵列基板的第一侧和第二侧。
需要说明，在Z反转(Z-inversion)架构中，当仅在阵列基板的单边设置数据线驱动电路时，最靠近所述起始数据线的COF要比其他的COF多一个有效的数据通道，多出的这一个有效的数据通道用于为所述起始数据线提供数据信号。在阵列基板的双边(即第一侧和第二侧)均设置数据线驱动电路时，在所述第二侧最靠近所述起始数据线的COF要比其他的COF多一个有效的数据通道，多出的这一个有效的数据通道用于为所述起始数据线的第二端提供数据信号。
在图1和图4中，COF1和COF48是阵列基板左边第一侧和第二侧对应的COF，COF24和COF25是阵列基板右边第一侧和第二侧对应的COF。COF1～COF48均包括多个数据通道，示例性的，COF1～COF47包括的多个数据通道中有480个有效的数据通道，COF48包括的多个数据通道中有481个有效的数据通道。需要说明，该有效的数据通道是指：能够接收其所属覆晶薄膜中的驱动芯片提供的数据信号的数据通道。
每组数据线组均包括480条数据线，COF1～COF24中的任意一个COF包括的有效数据通道均与对应的数据线组中的数据线的第一端一一对应电连接，COF25～COF47中的任意一个COF包括的有效数据通道均与对应的数据线组中的数据线的第二端一一对应电连接，COF48包括的有效的数据通道与对应的数据线组中的数据线的第二端和所述起始数据线的第二端一一对应电连接。
在同一帧时间内，起始数据线与末尾数据线203的极性相同，而且COF24和COF25连接的末尾数据线203仅与其对应的子像素列中的偶数位子像素分别电连接，COF24和COF25对应的奇数行数据未使用；COF48连接的起始数据线仅与其对应的子像素列中的奇数位子像素分别电连接，COF48对应的偶数行数据未使用，因此，可以将COF24的奇数行数据通过在第一电路板50上的第一连接线501传输至所述起始数据线的第一端，将COF25的奇数行数据通过在第二电路板51上的第二连接线511传输至所述起始数据线的第二端，从而实现了阵列基板上对数据线的COF双边同时对充。而且，起始数据线能够同时接收COF24、COF25、COF48提供的相同数据信号，使得起始数据线充电率比其它数据线更加充足。
如图1和图2所示，在一些实施例中，设置所述多个第一覆晶薄膜沿第二方向依次排布，所述多个第二覆晶薄膜沿所述第二方向依次排布，所述第二方向与所述第一方向相交。
具体地，上述设置方式有效缩短所述第一覆晶薄膜与其对应连接的数据线组之间的距离，这样不仅有利于缩小阵列基板的边框宽度，还能够提升第一覆晶薄膜与数据线之间的连接性能。同样的，上述设置方式还有效缩短了所述第二覆晶薄膜与其对应连接的数据线组之间的距离，这样不仅提升第一覆晶薄膜与数据线之间的连接性能，还进一步缩小阵列基板的边框宽度。
所述第一覆晶薄膜与所述第一电路板50之间的位置关系，以及所述第二覆晶薄膜与所述第二电路板51之间的位置关系多种多样，如图1所示，在一些实施例中，设置所述多个第一覆晶薄膜位于所述第一电路板50与所述数据线之间，所述多个第二覆晶薄膜位于所述第二电路板51与所述数据线之间。
示例性的，可以将所述第一电路板50通过多个柔性电路板与所述多个第一覆晶薄膜实现电连接；同样的，可以将所述第二电路板51通过多个柔性电路板与所述多个第二覆晶薄膜实现电连接。
如图1和图4所示，在一些实施例中，所述多个第一覆晶薄膜位于所述第一电路板50与所述数据线之间，所述多个第一覆晶薄膜中最靠近所述起始数据线201的第一覆晶薄膜(如：COF1)还包括导电连接通道90，所述第一连接线501的一端通过所述导电连接通道90与所述起始数据线201的第一端电连接；所述多个第一覆晶薄膜中最靠近所述末尾数据线203的第一覆晶薄膜(如：COF24)中，与所述末尾数据线203的第一端电连接的第一有效数据通道为第一复用数据通道91，所述第一连接线501的另一端通过所述第一复用数据通道91与所述末尾数据线203的第一端电连接；
所述多个第二覆晶薄膜位于所述第二电路板51与所述数据线之间，与所述起始数据线201的第二端电连接的第二有效数据通道为第二复用数据通道92，所述第二连接线511的一端通过所述第二复用数据通道92与所述起始数据线201的第二端电连接；所述多个第二覆晶薄膜中最靠近所述末尾数据线203的第二覆晶薄膜(如COF25)中，与所述末尾数据线203电连接的第二有效数据通道为第三复用数据通道93，所述第二连接线511的另一端通过所述第三复用数据通道93与所述末尾数据线203的第二端电连接。
具体地，COF1中还包括导电连接通道90，所述导电连接通道90不接收COF1中的IC提供的数据信号。所述第一连接线501的一端能够通过所述导电连接通道90与所述起始数据线201的第一端电连接，使所述起始数据线201的第一端接收由COF24中的IC提供的数据信号。
COF24中与所述末尾数据线203的第一端电连接的第一有效数据通道为第一复用数据通道91，所述第一复用数据通道91能够接收由COF24中的IC提供的数据信号，同时所述第一连接线501的另一端能够通过所述第一复用数据通道91与所述末尾数据线203的第一端电连接，以实现将所述末尾数据线203的第一端与所述起始数据线201的第一端电连接。
COF48中与所述起始数据线201的第二端电连接的第二有效数据通道为第二复用数据通道92，所述第二复用数据通道92能够接收由COF48中的IC提供的数据信号，所述第二连接线511的一端能够通过所述第二复用数据通道92与所述起始数据线201的第二端电连接。
COF25中与所述末尾数据线203的第二端电连接的第二有效数据通道为第三复用数据通道93，所述第三复用数据通道93能够接收由COF25中的IC提供的数据信号，同时所述第二连接线511的另一端能够通过所述第三复用数据通道93与所述末尾数据线203的第二端电连接，以实现将所述末尾数据线203的第二端与所述起始数据线201的第二端电连接。
需要说明，图4中还示意了虚拟子像素31和插线板80，示例性的，插线板80可用于通过柔性电路板与相邻的电路板连接，也可以用于与TCON板电连接。每个COF中，除了包括有效数据通道外，还可以包括非有效数据通道，这些非有效数据通道不会与数据线电连接，不会接受IC提供的数据信号。示例性的，每个COF中包括721个数据通道，其中121～240的数据通道为非有效数据通道，481～600的数据通道为非有效数据通道。示例性的，各COF1-COF47中第721通道处于浮接状态。
在一些实施例中，所述阵列基板还包括位于所述阵列基板背向所述子像素的一侧的时序控制电路(Tcon IC)，所述时序控制电路用于通过所述第一电路板50为所述多个第一覆晶薄膜提供对应的差分信号，还用于通过所述第二电路板51为所述多个第二覆晶薄膜提供对应的差分信号；所述第一覆晶薄膜用于根据接收的差分信号生成对应的数据信号，并将该数据信号写入对应的数据线的第一端；所述第二覆晶薄膜用于根据接收的差分信号生成对应的数据信号，并将该数据信号写入对应的数据线的第二端；对应同一条数据线，由其第一端写入的数据信号和由其第二端写入的数据信号相同。
具体地，在阵列基板上电后，所述时序控制电路通过所述第一电路板50为所述多个第一覆晶薄膜提供对应的差分信号，所述第一覆晶薄膜根据接收的差分信号生成多个数据信号，并将该多个数据信号写入对应的数据线的第一端；所述时序控制电路还通过所述第二电路板51为所述多个第二覆晶薄膜提供对应的差分信号；所述第二覆晶薄膜用于根据接收的差分信号生成对应的多个数据信号，并将该多个数据信号写入对应的数据线的第二端；对应同一条数据线，由其第一端写入的数据信号和由其第二端写入的数据信号相同，以实现数据线的双边对充。
在一些实施例中，设置同一条数据线，由其第一端写入的数据信号的信号延迟时间，与由其第二端写入的数据信号的信号延迟时间相同。
上述设置方式更好保证了对多条数据线的双边对充效果。
在一些实施例中，设置所述时序控制电路位于所述阵列基板的中间区域，所述时序控制电路与所述第一电路板50之间的距离，和与所述第二电路板51之间的距离大致相同。
上述设置方式使得所述时序控制电路向所述第一电路板50提供的数据信号，与向所述第二电路板51提供的数据信号经历的压降和延时大致相同，从而更好保证了对多条数据线的双边对充效果。
在一些实施例中，所述第一覆晶薄膜包括第一驱动芯片，所述第一驱动芯片与所述第一覆晶薄膜中的多个所述第一有效数据通道分别电连接，所述第一驱动芯片用于根据接收的差分信号，生成与所述第一有效数据通道一一对应的数据信号，并将该数据信号通过对应的第一有效数据通道，传输至对应的数据线的第一端；
所述第二覆晶薄膜包括第二驱动芯片，所述第二驱动芯片与所述第二覆晶薄膜中的多个所述第二有效数据通道分别电连接，所述第二驱动芯片用于根据接收的差分信号，生成与所述第二有效数据通道一一对应的数据信号，并将该数据信号通过对应的第二有效数据通道，传输至对应的数据线的第二端。
示例性的，各所述第一覆晶薄膜和各所述第二覆晶薄膜的结构相同，即各所述第一覆晶薄膜和各所述第二覆晶薄膜具有相同的驱动芯片和相同数量的数据通道。
值得注意，各所述第一覆晶薄膜和各所述第二覆晶薄膜中的多个数据通道均包括：有效的数据通道和非有效的数据通道，所述有效的数据通道是指与数据线连接，用于向数据线传输数据信号的数据通道。
示例性的，阵列基板中数据线的数量B为：B＝3的倍数+1＝C*n+1；3的倍数是指RGB三个子像素的倍数，C是指第一覆晶薄膜中第一有效数据通道的数量。
除最靠近所述起始数据线的第二覆晶薄膜(如COF48)之外，在其余的第二覆晶薄膜(如COF25至COF47)和第一覆晶薄膜(如COF1至COF24)中，所述多个数据通道中有效的数据通道数量相同。
在最靠近所述起始数据线的第二覆晶薄膜(如COF48)中，所述多个数据通道中有效的数据通道数量，比所述第一覆晶薄膜中有效的数据通道数量多一条。
所述时序控制电路通过所述第一电路板50为所述多个第一覆晶薄膜提供对应的差分信号，所述第一覆晶薄膜中的驱动芯片根据接收的差分信号生成相应的多个数据信号，所述第一覆晶薄膜中的多个第一有效数据通道将该多个数据信号写入对应的数据线的第一端；所述时序控制电路还通过所述第二电路板51为所述多个第二覆晶薄膜提供对应的差分信号；所述第二覆晶薄膜中的驱动芯片根据接收的差分信号生成相应的多个数据信号，所述第二覆晶薄膜中的多个第二有效数据通道将该多个数据信号写入对应的数据线的第二端。
在一些实施例中，因为初始数据线和末尾数据线中的数据信号是相同的，因此可设置所述第一连接线与所述第二连接线电连接，以更好的实现双边对充；因为所述第一连接线与所述第二连接线电连接，所以更有利于信号的均一和稳定。
在一些实施例中，第二驱动芯片为与所述末尾数据线203的第二端电连接的第二有效数据通道提供的数据信号，与第二驱动芯片为与所述起始数据线201的第二端电连接的第二有效数据通道提供的数据信号相同。
上述设置方式使得所述起始数据线电连接的各子像素具有更高的充电率。
在一些实施例中，所述第一电路板50上设置有多条第一数据传输线，所述多条第一数据传输线与所述多个第一覆晶薄膜中的驱动芯片对应电连接；
所述第二电路板51上设置有多条第二数据传输线，所述多条第二数据传输线与所述多个第二覆晶薄膜中的驱动芯片对应电连接；
所述时序控制电路与所述多条第一数据传输线和所述多条第二数据传输线分别电连接。
示例性的，所述多条第一数据通道与所述第一连接线501异层设置，所述多条第二数据通道与所述第二连接线511异层设置。
具体地，所述时序控制电路通过所述多条第一数据传输线，向所述多个第一覆晶薄膜中的驱动芯片提供对应的差分信号；所述时序控制电路通过所述多条第二数据传输线，向所述多个第二覆晶薄膜中的驱动芯片提供对应的差分信号。
示例性的，每个第一覆晶薄膜(或第二覆晶薄膜)中驱动芯片对应连接的第一数据传输线(或第二数据传输线)的数量，小于该第一覆晶薄膜中包括的有效的数据通道的数量。
示例性的，所述第一连接线501的至少部分沿所述第二方向延伸，所述第二连接线511的至少部分沿所述第二方向延伸，所述第一数据传输线的至少部分沿所述第一方向延伸，所述第二数据传输线的至少部分沿所述第一方向延伸。
上述将所述多条第一数据通道与所述第一连接线501异层设置，能够避免所述第一数据通道与所述第一连接线501之间发生短路；上述将所述多条第二数据通道与所述第二连接线511异层设置，能够避免所述第二数据通道与所述第二连接线511之间发生短路。
如图1和图4所示，在一些实施例中，对应同一组数据线组的第一覆晶薄膜和第二覆晶薄膜沿所述第一方向相对设置。
示例性的，COF1与COF48沿第一方向相对设置，COF24与COF25沿第一方向相对设置。
上述设置方式更有利于缩小阵列基板周边COF的布局空间，有利于缩小阵列基板的边框宽度。
如图1所示，在一些实施例中，所述第一驱动电路40和所述第二驱动电路41同时向同一条数据线写入相同的数据信号。
具体地，所述第一驱动电路40和所述第二驱动电路41向数据线写入数据信号的时间可以根据实际需要控制。上述设置所述第一驱动电路40和所述第二驱动电路41同时向同一条数据线写入相同的数据信号，使得每条数据线能够在相同的时间接收相同的数据信号，从而使得各数据线连接的子像素均能够充足的充电，实现更好的充电效果。
如图1和图2所示，在一些实施例中，设置所述多条数据线中，同一条数据线提供的数据信号的极性相同，相邻数据线提供的数据信号的极性相反，所述起始数据线201提供的数据信号与所述末尾数据线203提供的数据信号的极性相同。
上述设置方式使得所述阵列基板形成为Z反转(Z-inversion)架构，从而使得在利用上述阵列基板形成液晶显示装置时，能够避免显示装置中的液晶分子长期处于相同的极性，从而很好的延长了液晶显示装置的使用寿命。
另外，设置所述起始数据线201提供的数据信号与所述末尾数据线203提供的数据信号的极性相同，使得在将所述起始数据线201与所述末尾数据线203电连接时，能够保证所述起始数据线201与所述末尾数据线203接收的数据信号具有相同的极性。
如图1和图2所示，在一些实施例中，所述多个子像素划分为多行子像素，每行子像素中包括的子像素沿第二方向排列，所述第二方向与所述第一方向相交；所述多条栅线10与所述多行子像素一一对应，每条栅线10与对应的一行子像素中的各子像素分别电连接。
具体地，每条栅线10与对应的一行子像素中的各子像素分别电连接，每条栅线10能够控制其对应的一行子像素的数据写入时间。
当栅线10控制其对应的一行子像素写入数据信号时，该行子像素能够同时接收第一驱动电路40和第二驱动电路41提供的相同的数据信号。
在一些实施例中，设置所述N列子像素包括多列红色子像素、多列绿色子像素和多列蓝色子像素，沿第二方向，红色子像素列、绿色子像素列和蓝色子像素列依次交替排布，所述第二方向与所述第一方向相交。
在将上述结构的阵列基板应用于显示装置时，更有利于提升显示装置的混色均匀性。
本发明实施例还提供了一种显示装置，包括上述实施例提供的阵列基板。
上述实施例提供的阵列基板中，通过设置所述起始数据线201与第一列子像素中的目标位子像素分别电连接，所述末尾数据线203与第N列子像素中的非目标位子像素分别电连接，所述末尾数据线203的第一端与所述起始数据线201的第一端电连接；以及通过在所述多条数据线的第一侧和第二侧分别设置了所述第一驱动电路40和所述第二驱动电路41；使得每条所述数据线均能够在其两端分别接收所述第一驱动电路40和所述第二驱动电路41提供的相同的数据信号，因此，上述实施例提供的阵列基板中，实现了沿数据线延伸方向的双侧驱动，以及对每条数据线的两端对充设计，从而实现了每个子像素均由所述第一驱动电路40和所述第二驱动电路41同时驱动，有效提升了每个子像素的充电率，提高了显示装置的显示质量。
因此本发明实施例提供的显示装置在包括上述阵列基板时同样具有上述有意效果，此处不再赘述。
需要说明的是，所述显示装置可以为：电视、具有内嵌式触控基板的电视、显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板等。
在一些实施例中，所述显示装置还包括与所述阵列基板相对设置的彩膜基板，以及位于所述阵列基板与所述彩膜基板之间的液晶层。
具体地，所述彩膜基板包括多个色阻图形，所述色阻图形与所述阵列基板中的子像素一一对应。在将所述彩膜基板于所述阵列基板对盒后，在所述彩膜基板于所述阵列基板中注入液晶分子，形成液晶层。所述液晶中的液晶分子能够在所述阵列基板和所述彩膜基板之间形成的驱动电场的控制下偏转，从而实现显示装置的显示功能。
在一些实施例中，所述显示装置还包括触控基板。
示例性的，所述触控基板位于所述阵列基板与所述彩膜基板之间(即显示装置为in Cell Touch产品)；或者所述触控基板位于所述彩膜基板背向所述阵列基板的一侧(即显示装置为on Cell Touch产品)。
本发明实施例还提供了一种阵列基板的制作方法，用于制作上述实施例提供的阵列基板，所述制作方法包括：
制作多条栅线10和多条数据线，所述栅线10与所述数据线交叉设置，限定出阵列分布的多个子像素；所述多个子像素划分为N列子像素，每列子像素中包括的子像素沿第一方向排列，N为正整数；所述多条数据线包括一条起始数据线201、N-1条中间数据线202和一条末尾数据线203；所述起始数据线201与第一列子像素中的目标位子像素分别电连接，所述N-1条中间数据线202与第一列子像素至第N-1列子像素一一对应，每条中间数据线202与对应的一列子像素中的非目标位子像素分别电连接，且与该对应的一列子像素相邻的下一列子像素中的目标位子像素分别电连接；所述末尾数据线203与第N列子像素中的非目标位子像素分别电连接；所述目标位子像素为奇数位子像素和偶数位子像素中的一个，所述非目标位子像素为奇数位子像素和偶数位子像素中的另一个；
制作第一驱动电路40和第二驱动电路41，所述第一驱动电路40位于所述多条数据线的第一侧，所述第二驱动电路41位于所述多条数据线的第二侧，所述第一侧和所述第二侧沿所述第一方向相对；所述第一驱动电路40与所述N-1条中间数据线202的第一端和末尾数据线203的第一端分别电连接，所述末尾数据线203的第一端与所述起始数据线201的第一端电连接；所述第二驱动电路41与所述多条数据线的第二端分别电连接。
采用本发明实施例提供的制作方法制作的阵列基板中，通过设置所述起始数据线201与第一列子像素中的目标位子像素分别电连接，所述末尾数据线203与第N列子像素中的非目标位子像素分别电连接，所述末尾数据线203的第一端与所述起始数据线201的第一端电连接；以及通过在所述多条数据线的第一侧和第二侧分别设置了所述第一驱动电路40和所述第二驱动电路41；使得每条所述数据线均能够在其两端分别接收所述第一驱动电路40和所述第二驱动电路41提供的相同的数据信号，因此，采用本发明实施例提供的制作方法制作的阵列基板中，实现了沿数据线延伸方向的双侧驱动，以及对每条数据线的两端对充设计，从而实现了每个子像素均由所述第一驱动电路40和所述第二驱动电路41同时驱动，有效提升了每个子像素的充电率，提高了显示装置的显示质量。
需要说明，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种阵列基板，包括：多条栅线和多条数据线，所述栅线与所述数据线交叉设置，限定出阵列分布的多个子像素；其特征在于，
所述多个子像素划分为N列子像素，每列子像素中包括的子像素沿第一方向排列，N为正整数；
所述多条数据线包括一条起始数据线、N-1条中间数据线和一条末尾数据线；所述起始数据线与第一列子像素中的目标位子像素分别电连接，所述N-1条中间数据线与第一列子像素至第N-1列子像素一一对应，每条中间数据线与对应的一列子像素中的非目标位子像素分别电连接，且与该对应的一列子像素相邻的下一列子像素中的目标位子像素分别电连接；所述末尾数据线与第N列子像素中的非目标位子像素分别电连接；所述目标位子像素为奇数位子像素和偶数位子像素中的一个，所述非目标位子像素为奇数位子像素和偶数位子像素中的另一个；
所述阵列基板还包括第一驱动电路和第二驱动电路，所述第一驱动电路位于所述多条数据线的第一侧，所述第二驱动电路位于所述多条数据线的第二侧，所述第一侧和所述第二侧沿所述第一方向相对；所述第一驱动电路与所述多条数据线的第一端分别电连接，所述末尾数据线的第一端与所述起始数据线的第一端电连接；所述第二驱动电路与所述多条数据线的第二端分别电连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括设置于所述第一侧的第一电路板，所述第一电路板上设置有第一连接线，所述第一连接线与所述起始数据线的第一端和所述末尾数据线的第一端分别电连接。
3.根据权利要求2所述的阵列基板，其特征在于，所述末尾数据线的第二端与所述起始数据线的第二端电连接。
4.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括设置于所述第二侧的第二电路板，所述第二电路板上设置有第二连接线，所述第二连接线与所述起始数据线的第二端和所述末尾数据线的第二端分别电连接。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一连接线的线宽和/或所述第二连接线的线宽大于第一阈值。
6.根据权利要求4所述的阵列基板，其特征在于，所述第一电路板包括拼接的多块第一子电路板，所述多块第一子电路板沿第二方向依次排布；所述第二方向与所述第一方向相交；所述第一连接线包括一一对应位于所述第一子电路板上的多段第一子连接线，所述多段第一子连接线依次电连接；和/或，
所述第二电路板包括拼接的多块第二子电路板，所述多块第二子电路板沿所述第二方向依次排布；所述第二连接线包括一一对应位于所述第二子电路板上的多段第二子连接线，所述多段第二子连接线依次电连接。
7.根据权利要求4所述的阵列基板，其特征在于，
所述N-1条中间数据线和所述末尾数据线共同划分为M组数据线组；
所述第一驱动电路包括多个第一覆晶薄膜，所述多个第一覆晶薄膜与所述M组数据线组一一对应，每个第一覆晶薄膜均包括与对应的数据线组中的各数据线的第一端一一对应电连接的第一有效数据通道；所述多个第一覆晶薄膜中最靠近所述起始数据线的第一覆晶薄膜还与所述起始数据线的第一端电连接；
所述第二驱动电路包括多个第二覆晶薄膜，所述多个第二覆晶薄膜与所述M组数据线组一一对应，每个第二覆晶薄膜均包括与对应的数据线组中的各数据线的第二端一一对应电连接的第二有效数据通道；最靠近所述起始数据线的第二覆晶薄膜还包括与所述起始数据线的第二端电连接的第二有效数据通道。
8.根据权利要求7所述的阵列基板，其特征在于，所述多个第一覆晶薄膜沿第二方向依次排布，所述多个第二覆晶薄膜沿所述第二方向依次排布，所述第二方向与所述第一方向相交。
9.根据权利要求7所述的阵列基板，其特征在于，所述多个第一覆晶薄膜位于所述第一电路板与所述数据线之间，所述多个第一覆晶薄膜中最靠近所述起始数据线的第一覆晶薄膜还包括导电连接通道，所述第一连接线的一端通过所述导电连接通道与所述起始数据线的第一端电连接；所述多个第一覆晶薄膜中最靠近所述末尾数据线的第一覆晶薄膜中，与所述末尾数据线的第一端电连接的第一有效数据通道为第一复用数据通道，所述第一连接线的另一端通过所述第一复用数据通道与所述末尾数据线的第一端电连接；
所述多个第二覆晶薄膜位于所述第二电路板与所述数据线之间，与所述起始数据线的第二端电连接的第二有效数据通道为第二复用数据通道，所述第二连接线的一端通过所述第二复用数据通道与所述起始数据线的第二端电连接；所述多个第二覆晶薄膜中最靠近所述末尾数据线的第二覆晶薄膜中，与所述末尾数据线电连接的第二有效数据通道为第三复用数据通道，所述第二连接线的另一端通过所述第三复用数据通道与所述末尾数据线的第二端电连接。
10.根据权利要求9所述的阵列基板，其特征在于，所述阵列基板还包括位于所述阵列基板背向所述子像素的一侧的时序控制电路，所述时序控制电路用于通过所述第一电路板为所述多个第一覆晶薄膜提供对应的差分信号，还用于通过所述第二电路板为所述多个第二覆晶薄膜提供对应的差分信号；
所述第一覆晶薄膜用于根据接收的差分信号生成对应的数据信号，并将该数据信号写入对应的数据线的第一端；所述第二覆晶薄膜用于根据接收的差分信号生成对应的数据信号，并将该数据信号写入对应的数据线的第二端；对应同一条数据线，由其第一端写入的数据信号和由其第二端写入的数据信号相同。
11.根据权利要求10所述的阵列基板，其特征在于，
同一条数据线，由其第一端写入的数据信号的信号延迟时间，与由其第二端写入的数据信号的信号延迟时间相同。
12.根据权利要求10所述的阵列基板，其特征在于，所述第一覆晶薄膜包括第一驱动芯片，所述第一驱动芯片与所述第一覆晶薄膜中的多个所述第一有效数据通道分别电连接，所述第一驱动芯片用于根据接收的差分信号，生成与所述第一有效数据通道一一对应的数据信号，并将该数据信号通过对应的第一有效数据通道，传输至对应的数据线的第一端；
所述第二覆晶薄膜包括第二驱动芯片，所述第二驱动芯片与所述第二覆晶薄膜中的多个所述第二有效数据通道分别电连接，所述第二驱动芯片用于根据接收的差分信号，生成与所述第二有效数据通道一一对应的数据信号，并将该数据信号通过对应的第二有效数据通道，传输至对应的数据线的第二端。
13.根据权利要求12所述的阵列基板，其特征在于，所述第一连接线与所述第二连接线电连接。
14.根据权利要求12所述的阵列基板，其特征在于，第二驱动芯片为与所述末尾数据线的第二端电连接的第二有效数据通道提供的数据信号，与第二驱动芯片为与所述起始数据线的第二端电连接的第二有效数据通道提供的数据信号相同。
15.根据权利要求12所述的阵列基板，其特征在于，
所述第一电路板上设置有多条第一数据传输线，所述多条第一数据传输线与所述多个第一覆晶薄膜中的驱动芯片对应电连接；
所述第二电路板上设置有多条第二数据传输线，所述多条第二数据传输线与所述多个第二覆晶薄膜中的驱动芯片对应电连接；
所述时序控制电路与所述多条第一数据传输线和所述多条第二数据传输线分别电连接。
16.根据权利要求7所述的阵列基板，其特征在于，对应同一组数据线组的第一覆晶薄膜和第二覆晶薄膜沿所述第一方向相对设置。
17.根据权利要求1所述的阵列基板，其特征在于，所述多条数据线中，同一条数据线提供的数据信号的极性相同，相邻数据线提供的数据信号的极性相反，所述起始数据线提供的数据信号与所述末尾数据线提供的数据信号的极性相同。
18.一种显示装置，其特征在于，包括如权利要求1～17中任一项所述的阵列基板。
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