JP4656676B2 - スタガ配列されたボンド・パッドを有する半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ボンド・パッドとボンドフィンガとを、スタガ(ずらした)パターンに配置することによって、半導体デバイス及び半導体パッケージの生産性、歩留り、及び信頼性を向上させる方法及び装置に関する。
【0002】
【従来の技術】
今日のマイクロエレクトロニクス環境では、チップ設計者は、動作性と生産性とを向上させながら、デバイス及び外形的なサイズを縮小することを目指している。半導体デバイス上のI/Oバッファなどの外形的なサイズを縮小することによって、デバイスやダイのサイズを比例的に縮小する際の困難が生じる。ダイを小さくすると、一般的に、デバイスをパッケージ基板にワイヤ・ボンディングするのに利用できる面積も小さくなる。多くの場合には、ダイのサイズは、ボンド・パッドの数とピッチとに関するワイヤ・ボンディングの要件に制限を受ける。ダイのサイズが縮小されると、ワイヤ・ボンディングのプロセスによって、閉じた、すなわち、短絡したワイヤが増加する蓋然性が増加する。従って、ダイのサイズが小さくなれば、それだけ、製造上の公差(tolerance)に対して条件が課せられる。
【0003】
デバイス上の周辺パッドのピッチは、I/Oバッファのピッチと一致するために、約3.5ミル(mils)(=3.5×10 −3 インチ≒88.9μm)まで縮小されているが、それ以上の縮小は、ワイヤ・ボンディングのプロセスによって、制約される。ダイのサイズを更に縮小するために、図1に示されているようなスタガ配列(ずらされた配列、staggered)されたパッド・パターンを採用しているデバイスもある。図1のスタガ・パターンを用いることによって、2.9ミル(74.8μm)までのパッド・ピッチの縮小がなされているが、しかし、空間的な制限と製造上の公差とのために、このレベルのパッド・ピッチ縮小においては、製造の際の歩留りが低下する。
【0004】
【発明が解決しようとする課題】
図1に図解されているように、スタガ配列されたパッド設計の標準は、10と11とにおいて一般的に示されているダイ12の上の交互にずれた(alternating)パッドの2つの列を提供することである。2つの列である10、11は、等しい数の、又は実質的には等しい数の、パッドを含む。交互にずれたパッドは、ワイヤ11によって、パッケージ基板16上の1列のボンドフィンガ(bondfingers)14に接続される。このタイプのスタガ配列されたパッド・パターンは、2つの主要な制限を受ける。第1に、空間的な制約によって、ワイヤ11をパッケージ基板16まで経路決定(ルーティング)する能力が制限される。これは、ダイのサイズが縮小されるにつれて、ワイヤ11及び/又はボンド・パッドが交差又は短絡する蓋然性が増えるからである。このことを考慮すると、ダイのサイズが縮小されるにつれて、結果的に、製造上の歩留りが低下し信頼性が下がる。第2に、空間的な制約によって、そうでなければ追加的なVss(グランド・リング)及びVdd(電力リング)を必要とする電気移動の問題を回避するために、ダイ12の上での幅の広い金属接続の経路決定する能力が制限される。
【0005】
従来技術におけるこれらの問題を説明するために、図2に示されたような配置を考えることにする。この図2では、I/Oバッファ27と、金属トレース60、61、62、63、64と、導電性のパッド・コネクタ25a−eとの典型的な従来技術での配置が図解されている。図2は、パッド26a、26bがその上にボンディングされている導電性パッド・コネクタ25a−eをスタガ配列して2.9ミル(74.8μm)のバッファ・ピッチ29を有するI/Oバッファ27に対応させることによって、現時点で達成可能な配置と寸法とを図解している。それぞれの列における導電性パッド・コネクタは、63.75μmのパッド・ギャップ65によって分離(離間)されており、それによって、それぞれの列は、同数のコネクタを有するようになっている。例えば、導電性パッド・コネクタ25a及び25bの間のパッド・ギャップ65は、63.75μmであり、導電性パッド・コネクタ25d及び25eの間のパッド・ギャップ65は、63.75μmである。導電性パッド・コネクタ25a−cの外側の列をバッファ27に接続する金属トレース60、62、64は、それぞれが、コネクタ25d、25eの内部の列における2つの導電性パッド・コネクタの間で経路決定される。トレースとコネクタとの間のギャップ31(外側の列の金属トレースと内側の列の導電性パッド・コネクタとの間のギャップ)は、6.87μmである。
【0006】
導電性パッド・コネクタ25a−eと金属トレース60−64との間の離間によって、製造過程の間のボンド・パッド26a、26bの接触によるエラーの可能性はほとんどない。ボンド・パッド26aは、製造過程の間に正しく配置されたパッドを図解している。パッド26aは、導電性パッド・コネクタ25d以外のどの外形とも、接触しないし、導通を生じない。これと対照的に、その導電性パッド・コネクタ25eとはわずかに位置がずれているボンド・パッド26bの位置を考慮してみる。より正確には、ボンド・パッド26bは、7μmだけ位置がずれているように示されており、それによって、その導電性パッド・コネクタ25eとだけ電気的に接触するのではなく、ボンド・パッド26bは、金属トレース62と短絡している。更に、ボンド・パッド26bが金属トレース62の方向に位置がずれていることによって、パッド26bをパッケージと相互接続しているボンド・ワイヤ(図示せず)が、導電性パッド・コネクタ25bと接続されているボンド・ワイヤ(図示せず)と短絡する蓋然性が増加する。従って、製造の際の歩留りと信頼性とが、図2の従来技術のデバイスでは、低下する。
【0007】
トレース60−64の幅は、それぞれが、50μmであり、これは、一般的に、受け入れられない電気移動(electromigration)レベルの防止のための最小の幅と認識されている。図2の配置からわかるように、従来技術がより密度の高い導電性パッド・コネクタ25a−25eの配置を提供できる能力は、トレース幅の要求によって制限される。トレース幅を狭くすることは、そうすると電気移動の問題が受け入れられないレベルを超えてしまうので、実際的ではない。導電性パッド・コネクタ25a−25eの相互の距離を更に狭めて配置することもまた実行可能性のある解決策ではない。その理由は、トレースとコネクタとの間のギャップ31が更に狭くなってしまうからであり、その結果、製造の歩留りや信頼性が更に低下してしまうからである。
【0008】
図3は、トレース幅を50μmに保ちながら、バッファ・ピッチ41を2.5ミル(62.3μm)に縮小しようとする際に生じることを図解している。その結果は、トレースとコネクタとのギャップが−0.4μmであり、すなわち、金属トレースが、導電性パッド・コネクタと部分的に重なり短絡させる。図3に示されているように、絶えず縮小していくバッファ・サイズに対応する現時点で知られているパッド・スタガリング技術の限界は、2.5ミル(62.3μm)のバッファ・ピッチに対しては、超えられてしまう。
【0009】
従って、必要であるのは、ダイ及びパッケージを含む半導体デバイス上での利用可能な面積の更に有効な利用を与え、ダイの外形サイズが縮小されても、ワイヤ、パッド、金属トレースの間に最大の間隔を提供する装置及び方法である。
【0010】
【課題を解決するための手段】
本発明の好適実施例によれば、第1の表面と第1のエッジとを有する半導体ダイを含む半導体デバイスが提供される。第1の導電性コネクタ列が、ダイの上にあり、第1のエッジと実質的に平行であり、第1のエッジから第1の距離に配置される。第2の導電性コネクタ列は、ダイの上にあり、第1の列に隣接し第1の列と平行であり、第1のエッジから前記第1の距離よりも長い第2の距離にある位置に配置される。第1の列は、第2の列よりも、多数のコネクタを含む。複数の導電性トレースが、相互に隣接するが第3の距離だけ相互に離間して配置される。これらのトレースは、第2の列のコネクタの間にあり、前記第2の列から第4の距離だけ離間して配置される。それぞれの導体は、第1の列のコネクタの中のただ1つに接続されている。
【0011】
このデバイスは、少なくとも1列のボンドフィンガを有するパッケージ基板と、導電性コネクタをボンドフィンガに電気的に接続する複数のワイヤとを含む。また、このパッケージ基板は、2列のボンドフィンガを含むこともある。第1のボンドフィンガ列は、第1のエッジから第5の距離に位置し、第2のボンドフィンガ列は、第1のエッジから、第5の位置よりも長い第6の距離に位置している。第2のコネクタ列を第2のボンドフィンガ列に接続するワイヤは、第1のコネクタ列を第1のボンドフィンガ列に接続するワイヤよりも、ループ高が大きい。
【0012】
本発明の別の好適実施例によると、第1の表面と第1のエッジとを有する半導体ダイを含むコネクタ装置が提供される。第1の導電性パッド・コネクタ列が、第1の表面の上にあり、第1のエッジと実質的に平行であり、前記第1のエッジから第1の距離に配置される。第2の導電性パッド・コネクタは、第1の表面の上にあり、第1のエッジと実質的に平行であり、第1のエッジから、前記第1の距離よりも長い第2の距離に配置される。第1の導電性パッド・コネクタは、第2の導電性パッド・コネクタよりも、多くの数の導電性パッド・コネクタを有している。
【0013】
コネクタ装置の更なる特徴としては、第2の導電性パッド・コネクタ列における導電性パッド・コネクタは、第1の導電性パッド・コネクタ列における導電性パッド・コネクタに対してスタガ配列の関係にあり、それによって、第1の導電性パッド・コネクタ列は、第2の導電性パッド・コネクタ列の少なくとも2倍多くの導電性パッド・コネクタを含む。
【0014】
本発明の別の好適実施例によれば、半導体ダイにワイヤ・ボンディングによって電気的に接続されるパッケージが提供される。このパッケージは、ダイへのワイヤ・ボンディングのための複数のボンドフィンガ列を有するパッケージ基板を含む。
【0015】
本発明によると、半導体ダイをパッケージ基板にボンディングする方法が提供され、この方法は、ダイ内に配置され、ダイの第1のエッジと実質的に平行であり、ダイの第1のエッジから第1の距離に位置する第1の導電性パッド・コネクタ列を提供するステップを含む。第2の導電性パッド・コネクタ列は、ダイ内に配置され、ダイの第1のエッジと実質的に平行であり、ダイの第1のエッジから、第2の距離に配置される。第2の列は、第1の列よりも少数の導電性パッド・コネクタを含み、第2の距離は、第1の距離よりも長い。第1のボンドフィンガ列が、第1のエッジから第3の距離においてパッケージ基板上に提供され、1つ又は複数の導電性パッド・コネクタは、ボンドフィンガに一意的に接続される。
【0016】
この方法のある実施例では、一方の導電性パッド・コネクタ列の中の導電性パッド・コネクタを、他方の導電性パッド・コネクタ列の中の導電性パッド・コネクタに対してスタガ配列されており、それによって、第1の導電性パッド・コネクタ列は、第2の導電性パッド・コネクタ列よりも少なくとも2倍多くの導電性パッド・コネクタを含む。
【0017】
この方法は、更に、第1のエッジから第3の距離よりも長いの距離に配置された第2のボンドフィンガ列を、パッケージ基板の上に提供するステップを含む。第1の列の導電性パッド・コネクタは、第1のループ高を有するワイヤを用いて、第1のボンドフィンガ列の中のボンドフィンガに一意的に接続される。第2の列の導電性パッド・コネクタは、第1のループ高よりも高い第2のループ高を有するワイヤを用いて、第2のボンドフィンガ列の中のボンドフィンガに一意的に接続される。
【0018】
【発明の実施の態様】
次に、添付の図面を参照しながら、本発明の好適実施例を更に詳細に説明する。図面においては、同一又は同様の構成要素には、複数の図面に亘って、同一の参照番号が、付されている。
【0019】
半導体ダイのサイズが縮小される際に、製造可能性、歩留り、及び信頼性を向上させるために、本発明は、図4に示されるようなスタガ配列されたパターンのボンド・パッドの使用を提供する。図4に図解されているように、導電性のパッド・コネクタ20a−fに付着されたボンド・パッド(図示せず)は、ダイ22の上で、2列に幾何学的に配列されている。ダイ22のエッジに最も近接する列(外側の列)は、コネクタ20a−dを含み、全体としては21で表されているが、ダイ22の中心に最も近接しコネクタ20e、20fを含み全体としては23で表されている列(内側の列)よりも、多くの数のパッドを含む。好適実施例では、外側の列21は、内側の列23よりも、2倍多くの導電性コネクタを含み、それによって、2つの列の間には、2:1の関係が存在する(例えば、内側の列23の1つのパッドに対して、外側の列21には、2つのパッドが存在する)。外側の列のトレース70、71、72、73は、それぞれが、内側の列のコネクタと外側の列のトレースとの間で、経路決定(ルーティング)されている。例えば、外側の列のトレース70は、内側の列のコネクタ20eと外側の列のトレース71との間で経路決定されている。
【0020】
更に図4を参照すると、外側の列のトレース70−73は、70及び71のペアと72及び74のペアに配列されており、外側の列のトレースのそれぞれのペアは、2つの内側の列のコネクタ20e、20fの間で経路決定されている。外側の列のコネクタ20a−dへの接続点95においては、それぞれの外側の列のトレース70−73には角度が付けられて上側の列のパッド20a−dのそれぞれの間にある利用可能なパッド・ギャップ82を利用しており、それにより、上側の列のトレースのそれぞれのペアである70、71及び72、73の間のトレース・ギャップ80は、比較的小さくなり、好ましくは、1μmである。I/Oバッファ・ピッチ26は、バッファ列24のそれぞれのI/Oバッファの間の中心間の距離として定義されるが、2.9ミル(74.8μm)であり、トレース幅は、50.0μmである。
【0021】
一定の導電性パッド・コネクタのサイズと一定のトレース幅とが与えられると、図4のスタガ配列パターンは、従来技術において可能であったよりもより大きなトレース・コネクタ間のギャップ28を提供する。このようにギャップが大きくなることによって、ボンド・パッドの誤配置(misalignment)に関する公差が、大きくなる。換言すれば、製造の際に、ボンド・パッドの誤った配置やワイヤの誤った経路決定の形式でのエラーに関して、図4のスタガ配列を用いると、許容される範囲が大きくなる。その理由は、エラーに対する余地がより大きくなるからである。その結果として、製造可能性が向上し、歩留りもよくなり、信頼性も高まる。電気移動の問題も、金属トレース70−73の幅をより広く保つことによって、減少する。
【0022】
図5では、図4のスタガ配列パッド・パターンに、いくつかの典型的な寸法が加えられてある。図5に示された寸法は、単に例示目的のものであり、発明の技術的範囲を限定するものではない。図6から図12に関しても、同様である。2.9ミル(74.8μm)のパッド・ピッチ26と90.0μmx90.0μmの導電性パッド・コネクタのサイズとに関して、トレース・コネクタ間のギャップ28は、16.7μmである。このギャップ28は、図2の導電性パッド・コネクタの寸法の方が小さい(85.85μmx85.85μm)という事実にもかかわらず、図2に示された従来技術のスタガ配列パターンによって提供されるギャップ31よりも、著しく大きい。また、図5の実施例によって可能になる更に大きな導電性パッド・コネクタ20a−20fは、ボンド・パッドの誤配置の防止に役立ち、それにより、製造可能性、歩留り、信頼性を、更に向上させることができる。
【0023】
図6に示された別の実施例においては、導電性パッド・コネクタ60a−fは、2.5ミル(62.3μm)に等しいバッファ・ピッチ62に対応するように、寸法が決定され離間している。導電性パッド・コネクタ20a−fの寸法は75.0μmx85.0μmであり、トレースの幅は、50.0μmである。これらは、図3に示された従来技術の実施例に図解されているのと同じ、バッファ・ピッチ、導電性パッド・コネクタ、トレース幅の寸法である。しかし、負のトレース・コネクタ間ギャップ43を与える図3のデバイスとは異なり、図6のデバイスは、5.45μmの正のトレース・コネクタ間ギャップ64を与える。従って、本発明のスタガ配列パターンによれば、従来技術を用いて達成できた範囲を超えて、ダイのサイズを縮小することが可能になる。
【0024】
ダイ22をパッケージ基板40にワイヤ・ボンディングするために、内側の列42及び外側の列44の2列のボンドフィンガが、図7に示されるように、パッケージ基板40上に提供される。別の実施例(図示せず)では、1列のボンドフィンガを提供してもよい。しかし、ワイヤ・ボンディング技術の現時点でのレベルでは、この別の実施例は、より小さなダイ22を1列のボンドフィンガにボンディングするには、ワイヤが交差し短絡する蓋然性を低くするために、ボンドフィンガと導電性パッド・コネクタとの間の距離をより大きくすることが要求されるので、好ましくない。この結果として、2つのボンドフィンガ基板へのボンディングのために用いられる短いワイヤよりもより大きなインダクタンスを示す長いワイヤが使用される。
【0025】
更に図5及び図7を参照すると、ダイ22のエッジに最も近い列21の導電性パッド・コネクタ20a−dは、パッケージ基板40上に位置するボンドフィンガ42の内側の列に、すなわち、Vdd(電力)リング46及びVss(グランド)リング48に、ワイヤ・ボンディングされている(ワイヤ50によって表されている)。ダイ22の中心に最も近い列23の導電性パッド・コネクタ20e、20fは、パッケージ基板40上に位置するボンドフィンガ44の外側の列に、ワイヤ・ボンディングされている(ワイヤ52によって表されている)。列23の場合よりも列21の場合の方がより多くの導電性パッド・コネクタ20a−dが配置されているので、それに対応して、より多くの数のボンドフィンガが、パッケージ基板40の列44の場合よりも列42の場合には、含まれている。
【0026】
図8に図解されているように、2つの異なるワイヤ・ループの高さが、ダイ22を基板40にボンディングするのに用いられており、それによって、ワイヤの離間間隔(clearances)を向上させ、ワイヤが交差したり短絡したりする潜在的可能性を最小化する。ワイヤ・ボンディング・プロセスの間には、内側のボンド・パッド列21は、内側のボンドフィンガ列42、電力リング46、グランド・リング48に、第1のワイヤ・ループ高を用いて、ボンディングされる。外側のボンド・パッド列23は、外側のボンドフィンガ列44に、第1のワイヤ・ループ高よりも高い第2のワイヤ・ループ高を用いて、ボンディングされる。2つの異なるワイヤ・ループ高を用いることにより、製造可能性、歩留り、及び信頼性が向上する。ASIC(特定用途向け集積回路)の設計者は、また、ボンド・パッドを指定する際に、より大きな融通性を与えられる。
【0027】
再び図5及び図7を参照すると、ダイ22のエッジに最も近接する側の列21により多くの数のボンド・パッドを配置することが効果的である。その理由は、これによって、より多くの信号が、基板40上のボンドフィンガの内側の列42にワイヤ・ボンディングされることが可能になるからである。これにより、ダイ22上のボンド・パッド列23から基板40上のボンドフィンガ列44への残りの信号に対して、比較的長いワイヤを経路決定できる。本発明によると、長いワイヤよりも小さなインダクタンスを有する短いワイヤをより多く提供し、それによって、パッケージ内の信号の多数における電気的な寄生要素(parasitics)を向上させることができる。
【0028】
図9から図12の実施例によって図解されるように、本発明は、2:1のスタガ配列パターンに限定されない。図9及び図10には、3:1の実施例が図解され、他方で、図11及び図12には、4:1の実施例が図解されている。図9の3:1の構成では、バッファ・ピッチ26は、2.9ミル(74.8μm)であり、導電性パッド・コネクタの寸法は、90.0μmx90.0μmであり、トレース幅は、50μmである。結果的なトレース・コネクタ間ギャップ81は、7.0μmであり、トレース・ギャップ80は、1μmである。図10では、バッファ・ピッチは、2.5ミル(62.3μm)であり、導電性パッド・コネクタの寸法は、75.0μmx85.0μmであり、トレース幅は、50μmであり、トレース・ギャップ83は、1μmである。結果的なトレース・コネクタ間ギャップ82は、2.55μmである。図11は、4:1の実施例を示し、2.9ミル(74.8μm)のバッファ・ピッチが、4.29μmのトレース・コネクタ間ギャップ84を与え、図12の2.5ミル(62.3μm)のバッファ・ピッチでは、0.64μmのトレース・コネクタ間ギャップが得られる。
【0029】
図9から図12の実施例は、先に説明した2:1の実施例よりも更に優れた電気的寄生特性(parasitic characteristics)を示すが、その理由は、外側の列により多くの導電性パッド・コネクタ20a−fが含まれるからである。これらの外側の列の導電性パッド・コネクタ20a−dは、インダクタンスがより低い短いワイヤを有する。従って、パッケージにおけるより多くの信号が、優れた電気的寄生要素を有する。
【0030】
以上の記載と図面と実例から、本発明の実施例において修正及び/又は変更をなし得ることは、当業者には、明らかであろう。従って、以上の詳細な説明は好適実施例の説明目的だけのものであり、限定的なものではなく、本発明の真の技術思想と範囲とは、冒頭の特許請求の範囲によって画定されるものとする。
【図面の簡単な説明】
【図1】 ダイをパッケージ基板上の1列のボンドフィンガにワイヤ・ボンディングするためにダイ上に2列のスタガ配列されたパッドを有する従来技術による半導体デバイスの上方断面図である。
【図2】 2.9ミル(74.8μm)のI/Oバッファ・ピッチを有する従来技術によるダイの上方断面図であり、図1に示されたスタガ配列パターンによって達成可能な寸法と離間間隔とを示している。
【図3】 2.5ミル(62.3μm)のI/Oバッファ・ピッチを有する従来技術によるダイの上方断面図であり、図1に示されたスタガ配列パターンによって達成可能な寸法と離間間隔とを示している。
【図4】 本発明による2:1のスタガ配列パターンの実施例を用いるダイの上方断面図である。
【図5】 本発明による2:1のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、2.9ミル(74.8μm)のI/Oバッファ・ピッチに対する寸法と離間間隔とを含む。
【図6】 2:1のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、2.5ミル(62.3μm)のI/Oバッファ・ピッチに対する寸法と離間間隔とを含む。
【図7】 2:1のボンド・パッドのスタガ配列パターンを有するダイと2列のボンドフィンガを有するパッケージ基板との間のワイヤ接続を示す半導体デバイスの上方断面図である。
【図8】 図7のダイと基板との測方の断面図であり、ダイを基板にボンディングするのに用いる2つの異なるワイヤ・ループ高を示している。
【図9】 3:1のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、2.9ミル(74.8μm)のI/Oバッファ・ピッチに対する寸法と離間間隔とを含む。
【図10】 3:1のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、2.5ミル(62.3μm)のI/Oバッファ・ピッチに対する寸法と離間間隔とを含む。
【図11】 4:1のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、2.9ミル(74.8μm)のI/Oバッファ・ピッチに対する寸法と離間間隔とを含む。
【図12】 4:1のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、2.5ミル(62.3μm)のI/Oバッファ・ピッチに対する寸法と離間間隔とを含む。
Claims (13)
- 半導体装置であって、
第1の表面と第1のエッジとを有する半導体ダイと、
前記半導体ダイの上にあり、前記第1のエッジと実質的に平行であり、前記第1のエッジから第1の距離に配置された外側の導電性コネクタ列と、
前記半導体ダイの上にあり、前記外側の導電性コネクタ列に隣接し、前記第1のエッジから前記第1の距離よりも長い第2の距離に配置され、前記外側の導電性コネクタ列よりも少ない数のコネクタを有する内側の導電性コネクタ列と、
相互に隣接しながら第3の距離だけ相互に離間した複数の導通トレースであって、前記内側の導電性コネクタ列の導電性コネクタの間であって前記内側の導電性コネクタ列の導電性コネクタから第4の距離だけ離間して配置されており、それぞれが、前記外側の導電性コネクタ列を構成する導電性コネクタに一意的に接続されている、複数の導通トレースと、
を備えており、前記内側及び外側の導電性コネクタ列を構成する導電性コネクタは、前記内側の導電性コネクタ列の中の隣接する導電性コネクタが前記複数の導通トレースの中の少なくとも2つによって離間されるようにスタガ配列されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、該装置は、
少なくとも1列のボンドフィンガを有するパッケージ基板と、
前記導電性コネクタを前記ボンドフィンガに電気的に接続する複数のワイヤと、
を更に備えていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、該装置は、
パッケージ基板であって、
前記第1のエッジから第5の距離に位置する内側のボンドフィンガ列と、
前記第1のエッジから、前記第5の位置よりも長い第6の距離に位置する外側のボンドフィンガ列と、
を含むパッケージ基板と、
前記導電性コネクタを前記ボンドフィンガに電気的に接続する複数のワイヤと、
を更に備えていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、前記複数のワイヤは、
第1のワイヤ・ループ高を有しており、前記外側の導電性コネクタ列の中の1つ又は複数の導電性コネクタを、前記内側のボンドフィンガ列の中のボンドフィンガに一意的に接続する複数の第1のワイヤと、
前記第1のワイヤ・ループ高よりも高い第2のワイヤ・ループ高を有しており、前記内側の導電性コネクタ列の中の1つ又は複数の導電性コネクタを、前記第外側のボンドフィンガ列の中のボンドフィンガに一意的に接続する複数の第2のワイヤと
を更に備えていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記外側の導電性コネクタ列は、前記内側の導電性コネクタ列よりも2倍多くの導電性コネクタを含むことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記外側の導電性コネクタ列は、前記内側の導電性コネクタ列よりも3倍多くの導電性コネクタを含むことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記外側の導電性コネクタ列は、前記内側の導電性コネクタ列よりも4倍多くのコネクタを含むことを特徴とする半導体装置。
- 半導体パッケージであって、
第1の表面と第1のエッジとを有する半導体ダイと、
前記第1の表面の上にあり、前記第1のエッジと実質的に平行であり、前記第1のエッジから第1の距離に配置された外側の導電性パッド・コネクタ列と、
前記第1の表面の上にあり、前記第1のエッジと実質的に平行であり、前記第1のエッジから前記第1の距離よりも長い第2の距離に配置され、前記外側の導電性パッド・コネクタ列よりも数が少ない導電性パッド・コネクタを含む内側の導電性パッド・コネクタ列と、
内側のボンドフィンガ列を前記第1のエッジから第3の距離の位置に有するパッケージ基板と、
前記導電性パッド・コネクタの中の1つ又は複数を前記ボンドフィンガに一意的に接続する複数のワイヤと、
相互に隣接しながら第3の距離だけ相互に離間した複数の導通トレースであって、前記内側の導電性パッド・コネクタ列の導電性パッド・コネクタの間であって前記内側の導電性パッド・コネクタ列の導電性パッド・コネクタから第4の距離だけ離間して配置されており、それぞれが、前記外側の導電性パッド・コネクタ列を構成する導電性パッド・コネクタに一意的に接続されている複数の導通トレースと、
を備えており、前記内側及び外側の導電性パッド・コネクタ列を構成する導電性パッド・コネクタは、前記内側の導電性パッド・コネクタ列の中の隣接する導電性パッド・コネクタが前記複数の導通トレースの中の少なくとも2つによって離間されるようにスタガ配列されていることを特徴とする半導体パッケージ。 - 請求項8記載の半導体パッケージにおいて、前記パッケージ基板は、前記第1のエッジから前記第3の距離よりも長い第4の距離に配置された外側の列のボンドフィンガを更に備えており、前記複数のワイヤは、
第1のワイヤ・ループ高を有しており、前記外側の導電性パッド・コネクタ列の中の1つ又は複数の導電性パッド・コネクタを、前記内側のボンドフィンガ列の中のボンドフィンガに一意的に接続する複数の第1のワイヤと、
前記第1のワイヤ・ループ高よりも高い第2のワイヤ・ループ高を有しており、前記内側の導電性パッド・コネクタ列の中の1つ又は複数の導電性パッド・コネクタを、前記第外側のボンドフィンガ列の中のボンドフィンガに一意的に接続する複数の第2のワイヤと、
を備えていることを特徴とする半導体パッケージ。 - 半導体ダイをパッケージ基板に結合する方法であって、
前記半導体ダイにおいて、前記半導体ダイの第1のエッジと実質的に平行であり、前記第1のエッジから第1の距離に外側の導電性パッド・コネクタ列を提供するステップと、
前記半導体ダイにおいて、前記半導体ダイの前記第1のエッジと実質的に平行であり前記半導体ダイの前記第1のエッジから前記第1の距離よりも長い第2の距離に配置され、前記外側の導電性コネクタ列よりも少ない数のコネクタを含む内側の導電性パッド・コネクタ列を提供するステップと、
相互に隣接しながら第3の距離だけ相互に離間した複数の導通トレースであって、前記内側の導電性パッド・コネクタ列の導電性パッド・コネクタの間であって前記内側の導電性パッド・コネクタ列の導電性パッド・コネクタから第4の距離だけ離間して配置されており、それぞれが、前記外側の導電性パッド・コネクタ列を構成する導電性パッド・コネクタに一意的に接続されている複数の導通トレースを提供するステップと、
前記内側及び外側の導電性パッド・コネクタ列を構成する導電性パッド・コネクタは、前記内側の導電性パッド・コネクタ列の中の隣接する導電性パッド・コネクタが前記複数の導通トレースの中の少なくとも2つによって離間されるようにスタガ配列するステップと、
前記パッケージ基板において、前記第1のエッジから第3の距離の位置に内側のボンドフィンガ列を提供するステップと、
前記導電性パッド・コネクタの中の1つ又は複数を前記ボンドフィンガに一意的に接続するステップと、
を含むことを特徴とする方法。 - 請求項10記載の方法において、該方法は、前記内側の導電性パッド・コネクタを構成する導電性パッド・コネクタと前記外側の導電性パッド・コネクタを構成する導電性パッド・コネクタとをスタガ配列し、前記外側の導電性パッド・コネクタが前記内側の導電性パッド・コネクタの2倍の導電性パッド・コネクタを含むようにするステップを更に含むことを特徴とする方法。
- 請求項10記載の方法において、該方法は、前記パッケージ基板において前記第1のエッジから前記第3の距離よりも長い第4の距離の位置に外側のボンドフィンガ列を提供するステップを更に含み、前記接続するステップは、
第1のワイヤ・ループ高を有するワイヤを用いて、前記外側の導電性パッド・コネクタ列の中の1つ又は複数の導電性パッド・コネクタを前記内側のボンドフィンガ列の中のボンドフィンガに一意的に接続するステップと、
前記第1のワイヤ・ループ高よりも高い第2のワイヤ・ループ高を有する第2のワイヤを用いて、前記内側の導電性パッド・コネクタ列の中の1つ又は複数の導電性パッド・コネクタを、前記第外側のボンドフィンガ列の中のボンドフィンガに一意的に接続するステップと、
を更に含むことを特徴とする方法。 - 半導体装置であって、請求項10記載の方法を用いて製造されることを特徴とする半導体装置。
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