JP4656676B2 - スタガ配列されたボンド・パッドを有する半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ボンド・パッドとボンドフィンガとを、スタガ（ずらした）パターンに配置することによって、半導体デバイス及び半導体パッケージの生産性、歩留り、及び信頼性を向上させる方法及び装置に関する。
【０００２】
【従来の技術】
今日のマイクロエレクトロニクス環境では、チップ設計者は、動作性と生産性とを向上させながら、デバイス及び外形的なサイズを縮小することを目指している。半導体デバイス上のＩ／Ｏバッファなどの外形的なサイズを縮小することによって、デバイスやダイのサイズを比例的に縮小する際の困難が生じる。ダイを小さくすると、一般的に、デバイスをパッケージ基板にワイヤ・ボンディングするのに利用できる面積も小さくなる。多くの場合には、ダイのサイズは、ボンド・パッドの数とピッチとに関するワイヤ・ボンディングの要件に制限を受ける。ダイのサイズが縮小されると、ワイヤ・ボンディングのプロセスによって、閉じた、すなわち、短絡したワイヤが増加する蓋然性が増加する。従って、ダイのサイズが小さくなれば、それだけ、製造上の公差（tolerance）に対して条件が課せられる。
【０００３】
デバイス上の周辺パッドのピッチは、Ｉ／Ｏバッファのピッチと一致するために、約３．５ミル（mils）（＝３．５×１０ −３ インチ≒８８．９μｍ）まで縮小されているが、それ以上の縮小は、ワイヤ・ボンディングのプロセスによって、制約される。ダイのサイズを更に縮小するために、図１に示されているようなスタガ配列（ずらされた配列、staggered）されたパッド・パターンを採用しているデバイスもある。図１のスタガ・パターンを用いることによって、２．９ミル（７４．８μｍ）までのパッド・ピッチの縮小がなされているが、しかし、空間的な制限と製造上の公差とのために、このレベルのパッド・ピッチ縮小においては、製造の際の歩留りが低下する。
【０００４】
【発明が解決しようとする課題】
図１に図解されているように、スタガ配列されたパッド設計の標準は、１０と１１とにおいて一般的に示されているダイ１２の上の交互にずれた（alternating）パッドの２つの列を提供することである。２つの列である１０、１１は、等しい数の、又は実質的には等しい数の、パッドを含む。交互にずれたパッドは、ワイヤ１１によって、パッケージ基板１６上の１列のボンドフィンガ（bondfingers）１４に接続される。このタイプのスタガ配列されたパッド・パターンは、２つの主要な制限を受ける。第１に、空間的な制約によって、ワイヤ１１をパッケージ基板１６まで経路決定（ルーティング）する能力が制限される。これは、ダイのサイズが縮小されるにつれて、ワイヤ１１及び/又はボンド・パッドが交差又は短絡する蓋然性が増えるからである。このことを考慮すると、ダイのサイズが縮小されるにつれて、結果的に、製造上の歩留りが低下し信頼性が下がる。第２に、空間的な制約によって、そうでなければ追加的なＶｓｓ（グランド・リング）及びＶｄｄ（電力リング）を必要とする電気移動の問題を回避するために、ダイ１２の上での幅の広い金属接続の経路決定する能力が制限される。
【０００５】
従来技術におけるこれらの問題を説明するために、図２に示されたような配置を考えることにする。この図２では、Ｉ／Ｏバッファ２７と、金属トレース６０、６１、６２、６３、６４と、導電性のパッド・コネクタ２５ａ−ｅとの典型的な従来技術での配置が図解されている。図２は、パッド２６ａ、２６ｂがその上にボンディングされている導電性パッド・コネクタ２５ａ−ｅをスタガ配列して２．９ミル（７４．８μｍ）のバッファ・ピッチ２９を有するＩ／Ｏバッファ２７に対応させることによって、現時点で達成可能な配置と寸法とを図解している。それぞれの列における導電性パッド・コネクタは、６３．７５μｍのパッド・ギャップ６５によって分離（離間）されており、それによって、それぞれの列は、同数のコネクタを有するようになっている。例えば、導電性パッド・コネクタ２５ａ及び２５ｂの間のパッド・ギャップ６５は、６３．７５μｍであり、導電性パッド・コネクタ２５ｄ及び２５ｅの間のパッド・ギャップ６５は、６３．７５μｍである。導電性パッド・コネクタ２５ａ−ｃの外側の列をバッファ２７に接続する金属トレース６０、６２、６４は、それぞれが、コネクタ２５ｄ、２５ｅの内部の列における２つの導電性パッド・コネクタの間で経路決定される。トレースとコネクタとの間のギャップ３１（外側の列の金属トレースと内側の列の導電性パッド・コネクタとの間のギャップ）は、６．８７μｍである。
【０００６】
導電性パッド・コネクタ２５ａ−ｅと金属トレース６０−６４との間の離間によって、製造過程の間のボンド・パッド２６ａ、２６ｂの接触によるエラーの可能性はほとんどない。ボンド・パッド２６ａは、製造過程の間に正しく配置されたパッドを図解している。パッド２６ａは、導電性パッド・コネクタ２５ｄ以外のどの外形とも、接触しないし、導通を生じない。これと対照的に、その導電性パッド・コネクタ２５ｅとはわずかに位置がずれているボンド・パッド２６ｂの位置を考慮してみる。より正確には、ボンド・パッド２６ｂは、７μｍだけ位置がずれているように示されており、それによって、その導電性パッド・コネクタ２５ｅとだけ電気的に接触するのではなく、ボンド・パッド２６ｂは、金属トレース６２と短絡している。更に、ボンド・パッド２６ｂが金属トレース６２の方向に位置がずれていることによって、パッド２６ｂをパッケージと相互接続しているボンド・ワイヤ（図示せず）が、導電性パッド・コネクタ２５ｂと接続されているボンド・ワイヤ（図示せず）と短絡する蓋然性が増加する。従って、製造の際の歩留りと信頼性とが、図２の従来技術のデバイスでは、低下する。
【０００７】
トレース６０−６４の幅は、それぞれが、５０μｍであり、これは、一般的に、受け入れられない電気移動（electromigration）レベルの防止のための最小の幅と認識されている。図２の配置からわかるように、従来技術がより密度の高い導電性パッド・コネクタ２５ａ−２５ｅの配置を提供できる能力は、トレース幅の要求によって制限される。トレース幅を狭くすることは、そうすると電気移動の問題が受け入れられないレベルを超えてしまうので、実際的ではない。導電性パッド・コネクタ２５ａ−２５ｅの相互の距離を更に狭めて配置することもまた実行可能性のある解決策ではない。その理由は、トレースとコネクタとの間のギャップ３１が更に狭くなってしまうからであり、その結果、製造の歩留りや信頼性が更に低下してしまうからである。
【０００８】
図３は、トレース幅を５０μｍに保ちながら、バッファ・ピッチ４１を２．５ミル（６２．３μｍ）に縮小しようとする際に生じることを図解している。その結果は、トレースとコネクタとのギャップが−０．４μｍであり、すなわち、金属トレースが、導電性パッド・コネクタと部分的に重なり短絡させる。図３に示されているように、絶えず縮小していくバッファ・サイズに対応する現時点で知られているパッド・スタガリング技術の限界は、２．５ミル（６２．３μｍ）のバッファ・ピッチに対しては、超えられてしまう。
【０００９】
従って、必要であるのは、ダイ及びパッケージを含む半導体デバイス上での利用可能な面積の更に有効な利用を与え、ダイの外形サイズが縮小されても、ワイヤ、パッド、金属トレースの間に最大の間隔を提供する装置及び方法である。
【００１０】
【課題を解決するための手段】
本発明の好適実施例によれば、第１の表面と第１のエッジとを有する半導体ダイを含む半導体デバイスが提供される。第１の導電性コネクタ列が、ダイの上にあり、第１のエッジと実質的に平行であり、第１のエッジから第１の距離に配置される。第２の導電性コネクタ列は、ダイの上にあり、第１の列に隣接し第１の列と平行であり、第１のエッジから前記第１の距離よりも長い第２の距離にある位置に配置される。第１の列は、第２の列よりも、多数のコネクタを含む。複数の導電性トレースが、相互に隣接するが第３の距離だけ相互に離間して配置される。これらのトレースは、第２の列のコネクタの間にあり、前記第２の列から第４の距離だけ離間して配置される。それぞれの導体は、第１の列のコネクタの中のただ１つに接続されている。
【００１１】
このデバイスは、少なくとも１列のボンドフィンガを有するパッケージ基板と、導電性コネクタをボンドフィンガに電気的に接続する複数のワイヤとを含む。また、このパッケージ基板は、２列のボンドフィンガを含むこともある。第１のボンドフィンガ列は、第１のエッジから第５の距離に位置し、第２のボンドフィンガ列は、第１のエッジから、第５の位置よりも長い第６の距離に位置している。第２のコネクタ列を第２のボンドフィンガ列に接続するワイヤは、第１のコネクタ列を第１のボンドフィンガ列に接続するワイヤよりも、ループ高が大きい。
【００１２】
本発明の別の好適実施例によると、第１の表面と第１のエッジとを有する半導体ダイを含むコネクタ装置が提供される。第１の導電性パッド・コネクタ列が、第１の表面の上にあり、第１のエッジと実質的に平行であり、前記第１のエッジから第１の距離に配置される。第２の導電性パッド・コネクタは、第１の表面の上にあり、第１のエッジと実質的に平行であり、第１のエッジから、前記第１の距離よりも長い第２の距離に配置される。第１の導電性パッド・コネクタは、第２の導電性パッド・コネクタよりも、多くの数の導電性パッド・コネクタを有している。
【００１３】
コネクタ装置の更なる特徴としては、第２の導電性パッド・コネクタ列における導電性パッド・コネクタは、第１の導電性パッド・コネクタ列における導電性パッド・コネクタに対してスタガ配列の関係にあり、それによって、第１の導電性パッド・コネクタ列は、第２の導電性パッド・コネクタ列の少なくとも２倍多くの導電性パッド・コネクタを含む。
【００１４】
本発明の別の好適実施例によれば、半導体ダイにワイヤ・ボンディングによって電気的に接続されるパッケージが提供される。このパッケージは、ダイへのワイヤ・ボンディングのための複数のボンドフィンガ列を有するパッケージ基板を含む。
【００１５】
本発明によると、半導体ダイをパッケージ基板にボンディングする方法が提供され、この方法は、ダイ内に配置され、ダイの第１のエッジと実質的に平行であり、ダイの第１のエッジから第１の距離に位置する第１の導電性パッド・コネクタ列を提供するステップを含む。第２の導電性パッド・コネクタ列は、ダイ内に配置され、ダイの第１のエッジと実質的に平行であり、ダイの第１のエッジから、第２の距離に配置される。第２の列は、第１の列よりも少数の導電性パッド・コネクタを含み、第２の距離は、第１の距離よりも長い。第１のボンドフィンガ列が、第１のエッジから第３の距離においてパッケージ基板上に提供され、１つ又は複数の導電性パッド・コネクタは、ボンドフィンガに一意的に接続される。
【００１６】
この方法のある実施例では、一方の導電性パッド・コネクタ列の中の導電性パッド・コネクタを、他方の導電性パッド・コネクタ列の中の導電性パッド・コネクタに対してスタガ配列されており、それによって、第１の導電性パッド・コネクタ列は、第２の導電性パッド・コネクタ列よりも少なくとも２倍多くの導電性パッド・コネクタを含む。
【００１７】
この方法は、更に、第１のエッジから第３の距離よりも長いの距離に配置された第２のボンドフィンガ列を、パッケージ基板の上に提供するステップを含む。第１の列の導電性パッド・コネクタは、第１のループ高を有するワイヤを用いて、第１のボンドフィンガ列の中のボンドフィンガに一意的に接続される。第２の列の導電性パッド・コネクタは、第１のループ高よりも高い第２のループ高を有するワイヤを用いて、第２のボンドフィンガ列の中のボンドフィンガに一意的に接続される。
【００１８】
【発明の実施の態様】
次に、添付の図面を参照しながら、本発明の好適実施例を更に詳細に説明する。図面においては、同一又は同様の構成要素には、複数の図面に亘って、同一の参照番号が、付されている。
【００１９】
半導体ダイのサイズが縮小される際に、製造可能性、歩留り、及び信頼性を向上させるために、本発明は、図４に示されるようなスタガ配列されたパターンのボンド・パッドの使用を提供する。図４に図解されているように、導電性のパッド・コネクタ２０ａ−ｆに付着されたボンド・パッド（図示せず）は、ダイ２２の上で、２列に幾何学的に配列されている。ダイ２２のエッジに最も近接する列（外側の列）は、コネクタ２０ａ−ｄを含み、全体としては２１で表されているが、ダイ２２の中心に最も近接しコネクタ２０ｅ、２０ｆを含み全体としては２３で表されている列（内側の列）よりも、多くの数のパッドを含む。好適実施例では、外側の列２１は、内側の列２３よりも、２倍多くの導電性コネクタを含み、それによって、２つの列の間には、２：１の関係が存在する（例えば、内側の列２３の１つのパッドに対して、外側の列２１には、２つのパッドが存在する）。外側の列のトレース７０、７１、７２、７３は、それぞれが、内側の列のコネクタと外側の列のトレースとの間で、経路決定（ルーティング）されている。例えば、外側の列のトレース７０は、内側の列のコネクタ２０ｅと外側の列のトレース７１との間で経路決定されている。
【００２０】
更に図４を参照すると、外側の列のトレース７０−７３は、７０及び７１のペアと７２及び７４のペアに配列されており、外側の列のトレースのそれぞれのペアは、２つの内側の列のコネクタ２０ｅ、２０ｆの間で経路決定されている。外側の列のコネクタ２０ａ−ｄへの接続点９５においては、それぞれの外側の列のトレース７０−７３には角度が付けられて上側の列のパッド２０ａ−ｄのそれぞれの間にある利用可能なパッド・ギャップ８２を利用しており、それにより、上側の列のトレースのそれぞれのペアである７０、７１及び７２、７３の間のトレース・ギャップ８０は、比較的小さくなり、好ましくは、１μｍである。Ｉ／Ｏバッファ・ピッチ２６は、バッファ列２４のそれぞれのＩ／Ｏバッファの間の中心間の距離として定義されるが、２．９ミル（７４．８μｍ）であり、トレース幅は、５０．０μｍである。
【００２１】
一定の導電性パッド・コネクタのサイズと一定のトレース幅とが与えられると、図４のスタガ配列パターンは、従来技術において可能であったよりもより大きなトレース・コネクタ間のギャップ２８を提供する。このようにギャップが大きくなることによって、ボンド・パッドの誤配置（misalignment）に関する公差が、大きくなる。換言すれば、製造の際に、ボンド・パッドの誤った配置やワイヤの誤った経路決定の形式でのエラーに関して、図４のスタガ配列を用いると、許容される範囲が大きくなる。その理由は、エラーに対する余地がより大きくなるからである。その結果として、製造可能性が向上し、歩留りもよくなり、信頼性も高まる。電気移動の問題も、金属トレース７０−７３の幅をより広く保つことによって、減少する。
【００２２】
図５では、図４のスタガ配列パッド・パターンに、いくつかの典型的な寸法が加えられてある。図５に示された寸法は、単に例示目的のものであり、発明の技術的範囲を限定するものではない。図６から図１２に関しても、同様である。２．９ミル（７４．８μｍ）のパッド・ピッチ２６と９０．０μｍｘ９０．０μｍの導電性パッド・コネクタのサイズとに関して、トレース・コネクタ間のギャップ２８は、１６．７μｍである。このギャップ２８は、図２の導電性パッド・コネクタの寸法の方が小さい（８５．８５μｍｘ８５．８５μｍ）という事実にもかかわらず、図２に示された従来技術のスタガ配列パターンによって提供されるギャップ３１よりも、著しく大きい。また、図５の実施例によって可能になる更に大きな導電性パッド・コネクタ２０ａ−２０ｆは、ボンド・パッドの誤配置の防止に役立ち、それにより、製造可能性、歩留り、信頼性を、更に向上させることができる。
【００２３】
図６に示された別の実施例においては、導電性パッド・コネクタ６０ａ−ｆは、２．５ミル（６２．３μｍ）に等しいバッファ・ピッチ６２に対応するように、寸法が決定され離間している。導電性パッド・コネクタ２０ａ−ｆの寸法は７５．０μｍｘ８５．０μｍであり、トレースの幅は、５０．０μｍである。これらは、図３に示された従来技術の実施例に図解されているのと同じ、バッファ・ピッチ、導電性パッド・コネクタ、トレース幅の寸法である。しかし、負のトレース・コネクタ間ギャップ４３を与える図３のデバイスとは異なり、図６のデバイスは、５．４５μｍの正のトレース・コネクタ間ギャップ６４を与える。従って、本発明のスタガ配列パターンによれば、従来技術を用いて達成できた範囲を超えて、ダイのサイズを縮小することが可能になる。
【００２４】
ダイ２２をパッケージ基板４０にワイヤ・ボンディングするために、内側の列４２及び外側の列４４の２列のボンドフィンガが、図７に示されるように、パッケージ基板４０上に提供される。別の実施例（図示せず）では、１列のボンドフィンガを提供してもよい。しかし、ワイヤ・ボンディング技術の現時点でのレベルでは、この別の実施例は、より小さなダイ２２を１列のボンドフィンガにボンディングするには、ワイヤが交差し短絡する蓋然性を低くするために、ボンドフィンガと導電性パッド・コネクタとの間の距離をより大きくすることが要求されるので、好ましくない。この結果として、２つのボンドフィンガ基板へのボンディングのために用いられる短いワイヤよりもより大きなインダクタンスを示す長いワイヤが使用される。
【００２５】
更に図５及び図７を参照すると、ダイ２２のエッジに最も近い列２１の導電性パッド・コネクタ２０ａ−ｄは、パッケージ基板４０上に位置するボンドフィンガ４２の内側の列に、すなわち、Ｖｄｄ（電力）リング４６及びＶｓｓ（グランド）リング４８に、ワイヤ・ボンディングされている（ワイヤ５０によって表されている）。ダイ２２の中心に最も近い列２３の導電性パッド・コネクタ２０ｅ、２０ｆは、パッケージ基板４０上に位置するボンドフィンガ４４の外側の列に、ワイヤ・ボンディングされている（ワイヤ５２によって表されている）。列２３の場合よりも列２１の場合の方がより多くの導電性パッド・コネクタ２０ａ−ｄが配置されているので、それに対応して、より多くの数のボンドフィンガが、パッケージ基板４０の列４４の場合よりも列４２の場合には、含まれている。
【００２６】
図８に図解されているように、２つの異なるワイヤ・ループの高さが、ダイ２２を基板４０にボンディングするのに用いられており、それによって、ワイヤの離間間隔（clearances）を向上させ、ワイヤが交差したり短絡したりする潜在的可能性を最小化する。ワイヤ・ボンディング・プロセスの間には、内側のボンド・パッド列２１は、内側のボンドフィンガ列４２、電力リング４６、グランド・リング４８に、第１のワイヤ・ループ高を用いて、ボンディングされる。外側のボンド・パッド列２３は、外側のボンドフィンガ列４４に、第１のワイヤ・ループ高よりも高い第２のワイヤ・ループ高を用いて、ボンディングされる。２つの異なるワイヤ・ループ高を用いることにより、製造可能性、歩留り、及び信頼性が向上する。ＡＳＩＣ（特定用途向け集積回路）の設計者は、また、ボンド・パッドを指定する際に、より大きな融通性を与えられる。
【００２７】
再び図５及び図７を参照すると、ダイ２２のエッジに最も近接する側の列２１により多くの数のボンド・パッドを配置することが効果的である。その理由は、これによって、より多くの信号が、基板４０上のボンドフィンガの内側の列４２にワイヤ・ボンディングされることが可能になるからである。これにより、ダイ２２上のボンド・パッド列２３から基板４０上のボンドフィンガ列４４への残りの信号に対して、比較的長いワイヤを経路決定できる。本発明によると、長いワイヤよりも小さなインダクタンスを有する短いワイヤをより多く提供し、それによって、パッケージ内の信号の多数における電気的な寄生要素（parasitics）を向上させることができる。
【００２８】
図９から図１２の実施例によって図解されるように、本発明は、２：１のスタガ配列パターンに限定されない。図９及び図１０には、３：１の実施例が図解され、他方で、図１１及び図１２には、４：１の実施例が図解されている。図９の３：１の構成では、バッファ・ピッチ２６は、２．９ミル（７４．８μｍ）であり、導電性パッド・コネクタの寸法は、９０．０μｍｘ９０．０μｍであり、トレース幅は、５０μｍである。結果的なトレース・コネクタ間ギャップ８１は、７．０μｍであり、トレース・ギャップ８０は、１μｍである。図１０では、バッファ・ピッチは、２．５ミル（６２．３μｍ）であり、導電性パッド・コネクタの寸法は、７５．０μｍｘ８５．０μｍであり、トレース幅は、５０μｍであり、トレース・ギャップ８３は、１μｍである。結果的なトレース・コネクタ間ギャップ８２は、２．５５μｍである。図１１は、４：１の実施例を示し、２．９ミル（７４．８μｍ）のバッファ・ピッチが、４．２９μｍのトレース・コネクタ間ギャップ８４を与え、図１２の２．５ミル（６２．３μｍ）のバッファ・ピッチでは、０．６４μｍのトレース・コネクタ間ギャップが得られる。
【００２９】
図９から図１２の実施例は、先に説明した２：１の実施例よりも更に優れた電気的寄生特性（parasitic characteristics）を示すが、その理由は、外側の列により多くの導電性パッド・コネクタ２０ａ−ｆが含まれるからである。これらの外側の列の導電性パッド・コネクタ２０ａ−ｄは、インダクタンスがより低い短いワイヤを有する。従って、パッケージにおけるより多くの信号が、優れた電気的寄生要素を有する。
【００３０】
以上の記載と図面と実例から、本発明の実施例において修正及び/又は変更をなし得ることは、当業者には、明らかであろう。従って、以上の詳細な説明は好適実施例の説明目的だけのものであり、限定的なものではなく、本発明の真の技術思想と範囲とは、冒頭の特許請求の範囲によって画定されるものとする。
【図面の簡単な説明】
【図１】 ダイをパッケージ基板上の１列のボンドフィンガにワイヤ・ボンディングするためにダイ上に２列のスタガ配列されたパッドを有する従来技術による半導体デバイスの上方断面図である。
【図２】 ２．９ミル（７４．８μｍ）のＩ／Ｏバッファ・ピッチを有する従来技術によるダイの上方断面図であり、図１に示されたスタガ配列パターンによって達成可能な寸法と離間間隔とを示している。
【図３】 ２．５ミル（６２．３μｍ）のＩ／Ｏバッファ・ピッチを有する従来技術によるダイの上方断面図であり、図１に示されたスタガ配列パターンによって達成可能な寸法と離間間隔とを示している。
【図４】 本発明による２：１のスタガ配列パターンの実施例を用いるダイの上方断面図である。
【図５】 本発明による２：１のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、２．９ミル（７４．８μｍ）のＩ／Ｏバッファ・ピッチに対する寸法と離間間隔とを含む。
【図６】 ２：１のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、２．５ミル（６２．３μｍ）のＩ／Ｏバッファ・ピッチに対する寸法と離間間隔とを含む。
【図７】 ２：１のボンド・パッドのスタガ配列パターンを有するダイと２列のボンドフィンガを有するパッケージ基板との間のワイヤ接続を示す半導体デバイスの上方断面図である。
【図８】 図７のダイと基板との測方の断面図であり、ダイを基板にボンディングするのに用いる２つの異なるワイヤ・ループ高を示している。
【図９】 ３：１のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、２．９ミル（７４．８μｍ）のＩ／Ｏバッファ・ピッチに対する寸法と離間間隔とを含む。
【図１０】 ３：１のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、２．５ミル（６２．３μｍ）のＩ／Ｏバッファ・ピッチに対する寸法と離間間隔とを含む。
【図１１】 ４：１のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、２．９ミル（７４．８μｍ）のＩ／Ｏバッファ・ピッチに対する寸法と離間間隔とを含む。
【図１２】 ４：１のボンド・パッドのスタガ配列パターンを用いるダイの上方断面図であり、２．５ミル（６２．３μｍ）のＩ／Ｏバッファ・ピッチに対する寸法と離間間隔とを含む。

Claims (13)

  1. 半導体装置であって、
    第１の表面と第１のエッジとを有する半導体ダイと、
    前記半導体ダイの上にあり、前記第１のエッジと実質的に平行であり、前記第１のエッジから第１の距離に配置された外側の導電性コネクタ列と、
    前記半導体ダイの上にあり、前記外側の導電性コネクタ列に隣接し、前記第１のエッジから前記第１の距離よりも長い第２の距離に配置され、前記外側の導電性コネクタ列よりも少ない数のコネクタを有する内側の導電性コネクタ列と、
    相互に隣接しながら第３の距離だけ相互に離間した複数の導通トレースであって、前記内側の導電性コネクタ列の導電性コネクタの間であって前記内側の導電性コネクタ列の導電性コネクタから第４の距離だけ離間して配置されており、それぞれが、前記外側の導電性コネクタ列を構成する導電性コネクタに一意的に接続されている、複数の導通トレースと、
    を備えており、前記内側及び外側の導電性コネクタ列を構成する導電性コネクタは、前記内側の導電性コネクタ列の中の隣接する導電性コネクタが前記複数の導通トレースの中の少なくとも２つによって離間されるようにスタガ配列されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、該装置は、
    少なくとも１列のボンドフィンガを有するパッケージ基板と、
    前記導電性コネクタを前記ボンドフィンガに電気的に接続する複数のワイヤと、
    を更に備えていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、該装置は、
    パッケージ基板であって、
    前記第１のエッジから第５の距離に位置する内側のボンドフィンガ列と、
    前記第１のエッジから、前記第５の位置よりも長い第６の距離に位置する外側のボンドフィンガ列と、
    を含むパッケージ基板と、
    前記導電性コネクタを前記ボンドフィンガに電気的に接続する複数のワイヤと、
    を更に備えていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記複数のワイヤは、
    第１のワイヤ・ループ高を有しており、前記外側の導電性コネクタ列の中の１つ又は複数の導電性コネクタを、前記内側のボンドフィンガ列の中のボンドフィンガに一意的に接続する複数の第１のワイヤと、
    前記第１のワイヤ・ループ高よりも高い第２のワイヤ・ループ高を有しており、前記内側の導電性コネクタ列の中の１つ又は複数の導電性コネクタを、前記第外側のボンドフィンガ列の中のボンドフィンガに一意的に接続する複数の第２のワイヤと
    を更に備えていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記外側の導電性コネクタ列は、前記内側の導電性コネクタ列よりも２倍多くの導電性コネクタを含むことを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記外側の導電性コネクタ列は、前記内側の導電性コネクタ列よりも３倍多くの導電性コネクタを含むことを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記外側の導電性コネクタ列は、前記内側の導電性コネクタ列よりも４倍多くのコネクタを含むことを特徴とする半導体装置。
  8. 半導体パッケージであって、
    第１の表面と第１のエッジとを有する半導体ダイと、
    前記第１の表面の上にあり、前記第１のエッジと実質的に平行であり、前記第１のエッジから第１の距離に配置された外側の導電性パッド・コネクタ列と、
    前記第１の表面の上にあり、前記第１のエッジと実質的に平行であり、前記第１のエッジから前記第１の距離よりも長い第２の距離に配置され、前記外側の導電性パッド・コネクタ列よりも数が少ない導電性パッド・コネクタを含む内側の導電性パッド・コネクタ列と、
    内側のボンドフィンガ列を前記第１のエッジから第３の距離の位置に有するパッケージ基板と、
    前記導電性パッド・コネクタの中の１つ又は複数を前記ボンドフィンガに一意的に接続する複数のワイヤと、
    相互に隣接しながら第３の距離だけ相互に離間した複数の導通トレースであって、前記内側の導電性パッド・コネクタ列の導電性パッド・コネクタの間であって前記内側の導電性パッド・コネクタ列の導電性パッド・コネクタから第４の距離だけ離間して配置されており、それぞれが、前記外側の導電性パッド・コネクタ列を構成する導電性パッド・コネクタに一意的に接続されている複数の導通トレースと、
    を備えており、前記内側及び外側の導電性パッド・コネクタ列を構成する導電性パッド・コネクタは、前記内側の導電性パッド・コネクタ列の中の隣接する導電性パッド・コネクタが前記複数の導通トレースの中の少なくとも２つによって離間されるようにスタガ配列されていることを特徴とする半導体パッケージ。
  9. 請求項８記載の半導体パッケージにおいて、前記パッケージ基板は、前記第１のエッジから前記第３の距離よりも長い第４の距離に配置された外側の列のボンドフィンガを更に備えており、前記複数のワイヤは、
    第１のワイヤ・ループ高を有しており、前記外側の導電性パッド・コネクタ列の中の１つ又は複数の導電性パッド・コネクタを、前記内側のボンドフィンガ列の中のボンドフィンガに一意的に接続する複数の第１のワイヤと、
    前記第１のワイヤ・ループ高よりも高い第２のワイヤ・ループ高を有しており、前記内側の導電性パッド・コネクタ列の中の１つ又は複数の導電性パッド・コネクタを、前記第外側のボンドフィンガ列の中のボンドフィンガに一意的に接続する複数の第２のワイヤと、
    を備えていることを特徴とする半導体パッケージ。
  10. 半導体ダイをパッケージ基板に結合する方法であって、
    前記半導体ダイにおいて、前記半導体ダイの第１のエッジと実質的に平行であり、前記第１のエッジから第１の距離に外側の導電性パッド・コネクタ列を提供するステップと、
    前記半導体ダイにおいて、前記半導体ダイの前記第１のエッジと実質的に平行であり前記半導体ダイの前記第１のエッジから前記第１の距離よりも長い第２の距離に配置され、前記外側の導電性コネクタ列よりも少ない数のコネクタを含む内側の導電性パッド・コネクタ列を提供するステップと、
    相互に隣接しながら第３の距離だけ相互に離間した複数の導通トレースであって、前記内側の導電性パッド・コネクタ列の導電性パッド・コネクタの間であって前記内側の導電性パッド・コネクタ列の導電性パッド・コネクタから第４の距離だけ離間して配置されており、それぞれが、前記外側の導電性パッド・コネクタ列を構成する導電性パッド・コネクタに一意的に接続されている複数の導通トレースを提供するステップと、
    前記内側及び外側の導電性パッド・コネクタ列を構成する導電性パッド・コネクタは、前記内側の導電性パッド・コネクタ列の中の隣接する導電性パッド・コネクタが前記複数の導通トレースの中の少なくとも２つによって離間されるようにスタガ配列するステップと、
    前記パッケージ基板において、前記第１のエッジから第３の距離の位置に内側のボンドフィンガ列を提供するステップと、
    前記導電性パッド・コネクタの中の１つ又は複数を前記ボンドフィンガに一意的に接続するステップと、
    を含むことを特徴とする方法。
  11. 請求項１０記載の方法において、該方法は、前記内側の導電性パッド・コネクタを構成する導電性パッド・コネクタと前記外側の導電性パッド・コネクタを構成する導電性パッド・コネクタとをスタガ配列し、前記外側の導電性パッド・コネクタが前記内側の導電性パッド・コネクタの２倍の導電性パッド・コネクタを含むようにするステップを更に含むことを特徴とする方法。
  12. 請求項１０記載の方法において、該方法は、前記パッケージ基板において前記第１のエッジから前記第３の距離よりも長い第４の距離の位置に外側のボンドフィンガ列を提供するステップを更に含み、前記接続するステップは、
    第１のワイヤ・ループ高を有するワイヤを用いて、前記外側の導電性パッド・コネクタ列の中の１つ又は複数の導電性パッド・コネクタを前記内側のボンドフィンガ列の中のボンドフィンガに一意的に接続するステップと、
    前記第１のワイヤ・ループ高よりも高い第２のワイヤ・ループ高を有する第２のワイヤを用いて、前記内側の導電性パッド・コネクタ列の中の１つ又は複数の導電性パッド・コネクタを、前記第外側のボンドフィンガ列の中のボンドフィンガに一意的に接続するステップと、
    を更に含むことを特徴とする方法。
  13. 半導体装置であって、請求項１０記載の方法を用いて製造されることを特徴とする半導体装置。
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