JP4655500B2 - Ａｄ変換装置並びに物理量分布検知の半導体装置および電子機器 - Google Patents

Description

本発明は、ＡＤ（アナログ−デジタル）変換方法およびＡＤ変換装置並びに複数の単位構成要素が配列されてなる物理量分布検知の半導体装置および電子機器に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な、アナログで出力される電気信号をデジタルデータに変換する技術に関する。

光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式が多く用いられている。

画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換する。ここで、画素信号は、リセット成分に信号成分が加わった形態で出力されるので、リセット成分に応じた信号電圧と信号成分に応じた信号電圧との差を取ることで、真の有効な信号成分を取り出す必要がある。

アナログの画素信号をデジタルデータに変換する場合も同様であり、最終的には、リセット成分に応じた信号電圧と信号成分に応じた信号電圧との差信号成分をデジタルデータにする必要がある。このため、種々のＡＤ変換の仕組みが提案されている（たとえば非特許文献１参照）。

W. Yang et. al., "An Integrated 800x600 CMOS ImageSystem," ISSCC Digest of Technical Papers, pp. 304-305, Feb., 1999)

しかしながら、非特許文献１に記載のＡＤ変換の仕組みは、リセット成分と信号成分のそれぞれについてＡＤ変換処理を行ない、その後に各カウント値の差を取ることで真の有効な信号成分のデジタルデータを求める必要があるため、処理速度の点で難がある。以下この点について説明する。

＜従来の固体撮像装置の構成＞
図１３は、ＡＤ変換装置を画素部と同一の半導体基板に搭載した従来例のＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。図１３に示すように、この固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カウンタ部（ＣＮＴ）２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、カラム処理部２６のカラムＡＤ回路２５にＡＤ変換用の参照電圧を供給するＤＡＣ（Digital Analog Converter）を有して構成された参照信号生成部２７と、減算回路２９を有して構成された出力回路２８とを備えている。

駆動制御部７は、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、端子５ａを介してマスタークロックCLK0を受け取り、種々の内部クロックを生成し水平走査回路１２や垂直走査回路１４などを制御するタイミング制御部２１とを備えている。

各単位画素３は、垂直走査回路１４で制御される行制御線１５や画素信号をカラム処理部２６に伝達する垂直信号線１９と接続されている。

カラムＡＤ回路２５は、参照信号生成部２７で生成される参照信号RAMPと、行制御線１５（Ｈ０，Ｈ１，…）ごとに単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウンタ部２４を利用してカウントした結果を保持するメモリ装置としてのデータ記憶部（ラッチ）２５５とを備えて構成され、ｎビットＡＤ変換機能を有している。データ記憶部２５５は、内部に独立した記憶領域としてのそれぞれｎビットの、ラッチ１とラッチ２とを有している。

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はデータ記憶部２５５に供給される。参照信号RAMPは、固体撮像装置１に外部から供給されるマスタークロックCLK0に対応したカウントクロックＣＫ０（たとえば双方のクロック周波数が等しい）に基づいてカウントし、そのカウント値をアナログ信号に変換することでデジタル的に生成する。

カウンタ部２４は、マスタークロックCLK0に対応したカウントクロックＣＫ０（たとえば双方のクロック周波数が等しい）に基づいてカウント処理を行ない、カウント出力ＣＫ１，ＣＫ２，…，ＣＫｎをカウントクロックＣＫ０とともに、カラム処理部２６の各カラムＡＤ回路２５に共通に供給する。

つまり、垂直列ごとに配されるデータ記憶部２５５の各ラッチに対してカウンタ部２４からの各カウント出力ＣＫ１，ＣＫ２，…，ＣＫｎの配線を引き回すことで、各垂直列のカラムＡＤ回路２５が１つのカウンタ部２４を共通に使用する構成となっている。

個々のカラムＡＤ回路２５の出力側は、水平信号線１８に接続されている。水平信号線１８は、２ｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応した２ｎ個のセンス回路を経由して出力回路２８の減算回路２９に接続される。

タイミング制御部２１は、制御線１２ｃを介して水平走査回路１２に対して画素データの読出しを指示する。これを受けて、水平走査回路１２は、水平選択信号ＣＨ（ｉ）を順次シフトさせることで、ラッチ１，２に保持されている画素データを順に出力回路２８の減算回路２９に送る。すなわち、水平（行）方向の読出走査を行なう。

ここで、水平走査回路１２は、水平（行）方向の読出走査を行なうための水平選択信号ＣＨ（ｉ）を、カウントクロックＣＫ０と同様に、固体撮像装置１に外部から供給されるマスタークロックCLK0に基づいて生成する。

図１４は、図１３に示した従来例の固体撮像装置１の動作を説明するためのタイミングチャートである。

たとえば、１回目の読出しのため、先ずカウンタ部２５４のカウント値を初期値“０”にリセットしておく。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への１回目の読み出しが安定した後、参照信号生成部２７により概ね鋸歯（ランプ；ＲＡＭＰ）状となるように階段状に時間変化させた参照信号RAMPを入力し、任意の垂直信号線１９（列番号Ｖｘ）の画素信号電圧との比較を電圧比較部２５２にて行なう。

このとき、電圧比較部２５２の一方の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間をカウンタ部２４を利用して計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ１０）、カウンタ部２４は、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ１２）。

この結果を受けて、データ記憶部２５５は、コンパレータ出力の反転とほぼ同時に、比較期間に応じたカウンタ部２４からのカウント出力ＣＫ１，ＣＫ２，…，ＣＫｎをカウントクロックＣＫ０に同期してデータ記憶部２５５のラッチ１にラッチ（保持・記憶）することで、１回目のＡＤ変換を完了する（ｔ１２）。

タイミング制御部２１は、所定のダウンカウント期間を経過すると（ｔ１４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

この１回目の読出し時は、単位画素３のリセット成分ΔＶを読み出しており、リセット成分ΔＶ内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の垂直信号線１９（Ｖｘ）の出力はおおよそ既知である。

したがって、１回目のリセット成分ΔＶの読出し時には、参照信号RAMPを調整することにより比較期間を短くすることが可能であり、この従来例では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行なっている。

２回目の読み出しは、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読み出しと同様の動作を行なう。

すなわち、２回目の読出しのため、先ずカウンタ部２５４のカウント値を初期値“０”にリセットしておく。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への２回目の読み出しが安定した後、参照信号生成部２７により概ねランプ状となるように階段状に時間変化させた参照信号RAMPを入力し、任意の垂直信号線１９（列番号Ｖｘ）の画素信号電圧との比較を電圧比較部２５２にて行なう。

このとき、電圧比較部２５２の一方の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間をカウンタ部２４を利用して計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ２０）、カウンタ部２４は、２回目のカウント動作として、初期値“０”からダウンカウントを開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ２２）。

この結果を受けて、データ記憶部２５５は、コンパレータ出力の反転とほぼ同時に、比較期間に応じたカウンタ部２４からのカウント出力ＣＫ１，ＣＫ２，…，ＣＫｎをカウントクロックＣＫ０に同期してデータ記憶部２５５にラッチ（保持・記憶）することで、２回目のＡＤ変換を完了する（ｔ２２）。

このとき、データ記憶部２５５は、１回目のカウント値と２回目のカウント値とを、当該データ記憶部２５５内の異なった場所、具体的にはラッチ２に保持する。２回目の読出し時は、単位画素３のリセット成分ΔＶと信号成分Ｖsig との合成分を読み出している。

タイミング制御部２１は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

２回目のカウント処理が完了した後の所定のタイミングで（ｔ２８）、タイミング制御部２１は水平走査回路１２に対して画素データの読出しを指示する。これを受けて、水平走査回路１２は、制御線１２ｃを介してデータ記憶部２５５に供給する水平選択信号ＣＨ（ｉ）を順次シフトさせる。

こうすることで、データ記憶部２５５に記憶・保持したカウント値、すなわちｎビットのデジタルデータで表された１回目と２回目のそれぞれｎビットの画素データが、それぞれｎ本（計２ｎ本）の水平信号線１８を介して、順次、カラム処理部２６外へ掃き出され、出力回路２８の減算回路２９に入力される。

ｎビットの減算回路２９は、単位画素３のリセット成分ΔＶと信号成分Ｖsig との合成分を示す２回目の画素データから単位画素３のリセット成分ΔＶを示す１回目の画素データを対応する画素位置ごとに減算することで、単位画素３の信号成分Ｖsig を求める。

この後、順次行ごとに同様の動作が繰り返されることで、出力回路２８において、２次元画像を表す画像信号が得られる。

しかしながら、上記説明から分かるように、このようなＡＤ変換の仕組みでは、真の有効な信号成分のデジタルデータを求めるには、リセット成分と信号成分のそれぞれについてＡＤ変換処理を行なって、各カウント値の差を取る必要があるので、２回の読出しとＡＤ変換が必要になる。また、比較処理やＡＤ変換処理の際の基準クロックであるカウントクロックＣＫ０は、固体撮像装置１に外部から供給されるマスタークロックCLK0の速度（周波数）で決まってしまうので、比較処理やＡＤ変換処理の各速度の最大値がマスタークロックCLK0の速度（周波数）で制限される。このため、トータルのＡＤ変換期間が長くなってしまう、すなわち処理速度上の欠点がある（第１の問題という）。

また、水平走査回路１２は、水平（行）方向の読出走査を行なうための水平選択信号ＣＨ（ｉ）をマスタークロックCLK0に基づいて生成するので、ＡＤ変換されたデータを保持するメモリ装置をカウント結果を保持するメモリ装置とは別に設けることで、ＡＤ変換処理と読出処理を並行して行なうパイプライン動作を行なうように構成する場合にも、水平（行）方向の読出走査速度がの最大値がマスタークロックCLK0の速度（周波数）で制限されてしまう欠点がある（第２の問題という）。

加えて、図１３に示した構成では、メモリ装置としてのデータ記憶部２５５内に１回目と２回目のカウント結果を保持する必要があり、ｎビットの信号に対し、ｎビットのラッチが２組（ビットごとでは２ｎ個のラッチが）必要になり、回路面積が増大する（第３の問題という）。

また、カウントクロックＣＫ０やカウンタ部２４からのｎ本のカウント出力ＣＫ１，ＣＫ２，…，ＣＫｎをデータ記憶部２５５に入力する配線が必要があり、雑音の増加や消費電力の増大も懸念される（第４の問題という）。

さらに、１回目のカウント値と２回目のカウント値とを、データ記憶部２５５内の異なった場所に保持させるため、１回目と２回目のカウント結果をデータ記憶部２５５に伝達するための２ｎ本の信号線が必要となり、それに伴う電流増加も生ずる（第５の問題という）。

加えて、外部出力前には、出力回路２８において１回目と２回目のカウント値を減算するために、各回のカウント値を出力回路２８に設けられているｎビットの減算回路２９まで導く２ｎ本の信号線が必要になり、データ転送のための雑音や消費電力の増加が懸念される（第６の問題という）。

つまり、１回目の読出結果を保持するメモリ装置と２回目の読出結果を保持するメモリ装置とをカウンタ部とは別に、それぞれ用意（つまり２系統分用意）しなければならず、またこれらメモリ装置へカウンタ部からｎビット分のカウント値を伝達する信号線が必要となり、さらに１回目と２回目のカウント値を減算器まで転送するためにｎビットに対して２ｎビット分（すなわち２倍）の信号線が必要になり、回路規模や回路面積を増大させるとともに、雑音の増加や消費電流や消費電力の増大の問題が生じる。

また、ＡＤ変換処理と読出処理を並行して行なうパイプライン動作を行なうように構成するには、ＡＤ変換されたデータを保持するメモリ装置がカウント結果を保持するメモリ装置とは別に必要になるが、第３の問題と同様に、このためのメモリ装置が２系統分必要となるため、回路面積が増大する（第７の問題という）。

上記第３の問題点を解決する手法として、たとえば、垂直列に対して共通に使用されるカウンタ部と、垂直列ごとにＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部とカウンタ部のカウント値を保持するラッチとを直列に配置することでＣＤＳ処理機能とＡＤ変換機能を実現するカラム（Column）ＡＤ変換回路が提案されている（たとえば非特許文献２参照）。

また、上記第４の問題点を解決する手法として、たとえば、カラム処理部２６内に、垂直列ごとにカウンタ部を設けＡＤ変換機能を実現する仕組みも提案されている（たとえば非特許文献３〜５、特許文献１参照）。

米本和也著、"ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用"、ＣＱ出版社、2003年8月10日、初版p201〜203 今村俊文、山本美子、"３．高速・機能ＣＭＯＳイメージセンサの研究"、［online］、［平成16年3月15日検索］、インターネット＜URL:http://www.sankaken.gr.jp/project/iwataPJ/report/h12/h12index.html＞ 今村俊文、山本美子、長谷川尚哉、"３．高速・機能ＣＭＯＳイメージセンサの研究"、［online］、［平成16年3月15日検索］、インターネット＜URL:http://www.sankaken.gr.jp/project/iwataPJ/report/h14/h14index.html＞ Oh-Bong Kwon et. al.,"A Novel Double Slope Analog-to-Digital Converter for a High-Quality 640x480 CMOS Imaging System"、VL3-03 1999 IEEE p335〜338 特開平１１−３３１８８３号公報

非特許文献２に記載のカラムＡＤ変換回路は、垂直信号線（垂直列）ごとに並列処理するカウンタ部およびラッチを利用したＡＤ変換回路により、リセット成分と信号成分との差を取ることで画素の固定パターンノイズを抑圧しながらデジタル信号に変換するので、減算処理が不要でカウント処理が１回で済み、さらにＡＤ変換されたデータを保持するメモリ装置をラッチで実現でき、回路面積の増大を防止できる、すなわち上記第３，５，６，７の問題を解決できる。

しかしながら、カウントクロックＣＫ０やカウンタ部からのｎ本のカウント出力をラッチに入力する配線が必要であり、上記第４の問題を解決できない。

また非特許文献３，４に記載の仕組みは、光を検出する複数のピクセルからの電流を同時に出力バス上に出力することで、出力バス上で電流による加減算を行ない、この後、時間軸方向に大きさを持つパルス幅信号に変換し、このパルス幅信号のパルス幅のクロック数を列並列に設けられたカウンタ回路でカウントすることでＡＤ変換を行なうもので、カウント出力の配線が不要であるすなわち上記第４の問題を解消することができる。

しかしながら、リセット成分と信号成分の取扱いについては記載がなく、上記第３，５，６，７の問題を解消することができるとは限らない。このリセット成分と信号成分の取扱いについての記載がないのは、非特許文献１，５も同様である。

これに対して、特許文献１には、リセット成分と信号成分の取扱いについての記載がある。相関２重サンプリングなど、リセット成分と信号成分とから純粋なイメージだけの電圧データを抽出するためには、リセット成分のデジタルデータを信号成分のデジタルデータから減算する減算処理を垂直列ごとに行なうことができるので上記第６の問題を避けることができる。

しかしながら、この特許文献１に記載の仕組みでは、外部システムインタフェース部にてカウント処理を行ないカウント信号を発生して、リセット成分や信号成分の電圧と比較処理の参照電圧とが一致した時点のカウント値を垂直列ごとに設けられた１組のバッファにそれぞれ保存するようにしており、ＡＤ変換処理の仕組みは、各垂直列が１つのカウンタを共通に使用する構成である点で、非特許文献１に記載のものと同様である。よって、上記第３〜５，７の問題を避けることができない。

本発明は、上記事情に鑑みてなされたものであり、先ず上記第１や第２の問題を解消することのできる新たな仕組みを提供することを目的とする。さらに好ましくは、上記第３〜第７の問題の少なくとも１つを解消することのできる新たな仕組みを提供することを目的とする。

本発明によれば、基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するＡＤ変換装置であって、
前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する高速クロック生成部と、前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、前記比較部における比較処理と平行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、処理対象信号について、前記カウンタ部にて保持した前記カウント値を保持するデータ記憶部と、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部が保持していた前記カウント値を読み出す読出走査部とを備え、
前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させる、
ことを特徴とするＡＤ変換装置が提供される。

ここで、カウント処理のモード切替処理としては、先ず、１回目の処理として、画素など同一単位要素から出力される１つの処理対象信号における物理的性質の異なる基準成分と信号成分のうちの何れか一方に応じた信号と、デジタルデータに変換するための参照信号とを比較するとともに、この比較処理と並行して高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードのうちの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する。

好適には、前記カウンタ部は、共通のカウンタ回路で構成され、かつ前記アップカウントモードと前記ダウンカウントモードとを切り替え可能に構成されている。

好適には、前記参照信号生成部は、前記１回目の処理と前記２回目の処理のそれぞれについての前記参照信号の変化特性を同じにする。

本発明によれば、基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するＡＤ変換装置であって、
前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する第１の高速クロック生成部と、前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、前記高速カウンタクロックの周波数よりも高い周波数を持つパルスである高速クロックを生成する第２の高速クロック生成部と、今回の処理対象信号について、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記高速カウンタクロックに基づいて、前記カウント部から前記カウント値を読み出す読出走査部と、前記読出走査部から、変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換して出力する出力処理部とを備え、
前記出力処理部は、変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換するパラシリ変換部と、前記パラシリ変換部により生成された前記シリアル形式で表されるｎビットの出力データを外部に出力するためのデータ出力端子と、前記読出クロックを再現可能なストローブデータを生成するストローブデータ生成部と、前記データ出力端子とは別に、前記ストローブデータ生成部が生成した前記ストローブデータを外部に出力するためのストローブ出力端子とを有し、
前記ストローブデータ生成部は、前記シリアル形式で表されるｎビットの出力データとの間で排他的論理和をとり前記ストローブデータを生成する、
ことを特徴とするＡＤ変換装置が提供される。

本発明によれば、入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じた、基準成分と信号成分とを含んで表されるアナログの単位信号を生成する単位信号生成部を単位構成要素内に含み、当該単位構成要素が行列状に配された物理量分布検知のための半導体装置であって、該物理量分布検知の半導体装置は、基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するＡＤ変換装置を有し、
前記ＡＤ変換装置は、前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する高速クロック生成部と、前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、処理対象信号について、前記カウンタ部にて保持した前記カウント値を保持するデータ記憶部と、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部が保持していた前記カウント値を読み出す読出走査部とを備え、
前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させる、
ことを特徴とする物理量分布検知の半導体装置が提供される。

本発明によれば、入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じた、基準成分と信号成分とを含んで表されるアナログの単位信号を生成する単位信号生成部を単位構成要素内に含み、当該単位構成要素が行列状に配された物理量分布検知のための半導体装置であって、
基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するＡＤ変換装置を有し、
当該ＡＤ変換装置は、前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する第１の高速クロック生成部と、前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、前記高速カウンタクロックの周波数よりも高い周波数を持つパルスである高速クロックを生成する第２の高速クロック生成部と、今回の処理対象信号について、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記高速カウンタクロックに基づいて、前記カウント部から前記カウント値を読み出す読出走査部と、を有し、
前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させ、
前記読出走査部から、変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換して出力する、
ことを特徴とする物理量分布検知の半導体装置が提供される。

本発明によれば、基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換する電子機器であって、
前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する高速クロック生成部と、前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、処理対象信号について、前記カウンタ部にて保持した前記カウント値を保持するデータ記憶部と、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部が保持していた前記カウント値を読み出す読出走査部とを備え、
前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させる、
ことを特徴とする電子機器が提供される。

本発明によれば、基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換する電子機器であって、
前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する第１の高速クロック生成部と、前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、前記高速カウンタクロックの周波数よりも高い周波数を持つパルスである高速クロックを生成する第２の高速クロック生成部と、今回の処理対象信号について、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記高速カウンタクロックに基づいて、前記カウント部から前記カウント値を読み出す読出走査部と、前記読出走査部から、変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換して出力する出力処理部とを備え、
前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させる、
ことを特徴とする電子機器が提供される。

本発明に係るＡＤ変換装置は、基準成分および信号成分のそれぞれに応じた信号とＡＤ変換用の参照信号とを比較する比較部と、比較部における比較処理と並行して、アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備えるものとした。

好ましくは、マスタークロックに基づいて高速カウンタクロックを生成するための高速クロックを生成する高速クロック生成部や、デジタルデータに変換するための参照信号を生成し比較部に供給する参照信号生成部や、比較部が基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウンタ部におけるカウント処理のモードを切り替える制御部をも備えているとなおよい。

カウンタ部は、共通のカウンタ回路で構成され、かつアップカウントモードとダウンカウントモードとを切替可能に構成されているものとすることもできるし、ダウンカウントモードでカウント処理を行なうダウンカウンタ回路と、アップカウントモードでカウント処理を行なうアップカウンタ回路とを有しているものとすることもできる。後者の場合、回路構成に応じて、ダウンカウンタ回路が保持したカウント値とアップカウンタ回路が保持したカウント値との和を取る加算回路とを有しているものとすることもできる。

本発明に係る半導体装置や電子機器は、本発明に係る上記ＡＤ変換方法を適用した装置であって、本発明に係る上記ＡＤ変換装置と同様の構成を備えたものである。

本発明に係る半導体装置においては、比較部とカウンタ部とで構成されるＡＤ変換部を、単位構成要素の列の並び方向である行方向に複数備えているものとするのがよい。

また、比較部は、単位信号生成部により生成され列方向に出力されるアナログの単位信号を行単位で取り込み、比較部およびカウンタ部は、行単位で、単位構成要素のそれぞれについて、それぞれが担当する処理を行なうようにするのがよい。また、単位信号生成部は、増幅用の半導体素子を有するものとするのがよい。

ここで、電荷生成部を、電磁波としての光を受光して、この受光した光に対応する電荷を生成する光電変換素子を有しているものとすれば、半導体装置を固体撮像装置として構成することができる。

本発明に係るＡＤ変換装置並びに半導体装置および電子機器によれば、ＡＤ変換用の参照信号と基準成分と信号成分とを含んで表される処理対象信号とを比較し、この比較処理と並行して、マスタークロックの周波数よりも高い周波数を持つ高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する際、基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウント処理のモードを切り替えるようにした。

このように、高速カウンタクロックを使用してＡＤ変換処理を行なうことで、ＡＤ変換処理の処理速度が、マスタークロックの速度（周波数）に制限されないようにすることができる。２回に亘りＡＤ変換を行なうことで基準成分と信号成分との差信号成分をデジタルデータに変換する場合であっても、トータルのＡＤ変換処理を高速に動作させることができ、ＡＤ変換期間を短くすることができる。

また、前回の処理対象信号について、２回目の処理にて保持したカウント値をさらに別のデータ記憶部に保持しておき、今回の処理対象信号について、１回目の処理と２回目の処理とを行なう際にも、マスタークロックの周波数よりも高い周波数を持つ第２の高速クロックに基づいて、データ記憶部からのカウント値の読出処理を並行して行なうようにすれば、ＡＤ変換処理と読出処理とを並行して行なうパイプライン処理時に、読出処理の処理速度が、マスタークロックの速度（周波数）に制限されないようにすることができる。

加えて、ダウンカウントモードとアップカウントモードとを切り替えつつ基準成分と信号成分についてのＡＤ変換処理を行なうようにしたので、基準成分と信号成分との差を表すデジタルデータを、ダウンカウントモードおよびアップカウントモードの２つのモードでカウント処理した結果として得ることができる。

この結果、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がなく、回路規模や回路面積の増大の問題を解消できる。

また、共通に使用されるアップダウンカウンタを用いるか否かに拘わらず、比較部とカウンタ部でＡＤ変換部を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック１本とカウントモードを切り替える制御線とでカウント処理を制御でき、カウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。

アップダウンカウンタを動作モードに拘わらず共通に使用しつつ、その処理モードを切り替えてカウント処理を行なうようにすれば、基準成分と信号成分との減算処理が直接にでき、基準成分と信号成分との差を取るための特別な減算器が不要になる。また、減算器へのデータ転送が不要になり、そのための雑音の増加や電流あるいは消費電力の増大を解消することができる。

ダウンカウンタ回路とアップカウンタ回路との組合せでカウンタ部を構成する場合、２回目のカウント処理の開始前に、１回目のカウント処理で取得したカウント値を初期値として設定することで、基準成分と信号成分との減算処理が直接にでき、基準成分と信号成分との差を取るための特別な加算回路が不要になる。また、減算器へのデータ転送が不要になり、そのための雑音の増加や電流あるいは消費電力の増大を解消することができる。

なお、ダウンカウンタ回路とアップカウンタ回路との組合せでカウンタ部を構成する場合、１回目のカウント処理で取得したカウント値を初期値として設定せず、ゼロからカウントする構成を排除するものではない。この場合、各カウント値の和を取る加算回路が必要となるが、この場合でも、比較部とカウンタ部とで構成されるＡＤ変換部ごとに加算回路を設けるので、配線長を短くでき、データ転送のための雑音の増加や電流あるいは消費電力の増大を解消することができる。

また、比較部とカウンタ部とを対にしてＡＤ変換部を構成したので、単位構成要素が行列状に配された半導体装置から出力された単位信号を処理対象信号とする場合、単位構成要素の列の並び方向である行方向にＡＤ変換部を複数配する場合でも、それぞれにカウンタ部を備えた構成とすることができ、図１３に示した従来例のように、カウンタ部からのカウント出力の配線をラッチまで引き回す必要がなく、配線の引き回しによる、雑音の増加や消費電力の増大の問題が生じない。

また、ＡＤ変換処理と読出処理を並行して行なうパイプライン動作を行なうように構成する場合にも、ＡＤ変換されたデータを保持するメモリ装置がＡＤ変換部ごとに１系統分だけあればよく、回路面積の増大を最低限に抑えることができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置の構成；第１実施形態＞
図１は、本発明に係る半導体装置の第１実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。なお、このＣＭＯＳ固体撮像装置は、本発明に係る電子機器の一態様でもある。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、第１実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６と、カラム処理部２６にＡＤ変換用の参照電圧を供給する参照信号生成部２７と出力回路２８を備えている。

なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。

駆動制御部７は、画素部１０の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

また固体撮像装置１は、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を備えている。端子５ａには、画素部１０から処理対象信号としてのアナログの画素信号をカラム処理部２６側へ取り込む種々の駆動パルスと対応した基本となるパルスであるマスタークロックマスタークロックCLK0が入力される。

通信・タイミング制御部２０は、端子５ａを介して入力される入力クロック（マスタークロック）CLK0およびクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理や画素データの外部への出力処理などを高速に動作させることができるようになる。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。

あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。

また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、および通信・タイミング制御部２０が設けられている。水平走査回路１２は、カラム処理部２６からカウント値を読み出す読出走査部の機能を持つ。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

単位画素３は、行選択のための行制御線１５を介して垂直走査回路１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査回路１４から画素に入る配線全般を示す。

水平走査回路１２や垂直走査回路１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介してマスタークロックCLK0を受け取り、また端子５ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。勿論、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

また、第１実施形態の通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路１２、垂直走査回路１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。

垂直走査回路１４は、画素部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。

水平走査回路１２は、低速クロックCLK2に同期しつつクロック変換部２３からの高速クロックの制御の元でカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

ここで、本実施形態の水平走査回路１２は、低速クロックCLK2に同期して動作するが、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成された信号で制御しているため、端子５ａを介して外部より入力されるマスタークロックCLK0で制御されたときよりも高速である。

＜クロック変換部＞
クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路２３ａを内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。以下、低速クロックCLK2よりも２倍以上高い周波数のクロック全般を纏めて、高速クロックという。ここでは、特に参照子CLK3を付して、高速クロックCLK3という。クロック変換部２３は、通信・タイミング制御部２０から受け取った低速クロックCLK2や自身で生成した高速クロックCLK3を、通信・タイミング制御部２０やデータ出力部の一例である出力回路２８に供給する。

通信・タイミング制御部２０は、このマスタークロックCLK0より高速の高速クロックCLK3に基づきＡＤ変換用の参照信号（参照電圧）RAMP生成用の基準クロック（本例ではＣＫ０と同じ）やカウンタクロックＣＫ０（たとえばCLK3と同じ周波数のもの）を生成する。ここで、高速クロックCLK3としては、低速クロックCLK2に対して２倍以上高い周波数としたが、整数倍に限らず、整数倍以外でもよい。ただし、データのつながり易さの点から、整数倍とするのが好ましい。

クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。

高速クロックCLK3の周波数は、外部との通信機能をなす通信・タイミング制御部２０を介して、外部からの指令によって変更指示ができるようにしておくとよい。この場合、その周波数切替指令Ｐ３は、たとえば静止画撮影モードや動作撮影モードあるいは加算読出モードなどの動作モードに応じて自動的に切り替えられるようにするとよい。たとえば、通信・タイミング制御部２０が、動作モードの指示をデバイス外部の中央制御部から受け付け、この動作モードに連動して周波数切替指令Ｐ３をクロック変換部２３に発することで、クロック変換部２３が生成する高速クロックCLK3の周波数を切り替えさせるようにするとよい。

あるいは、デバイス外部の中央制御部から発せられるクロック変換部２３に対しての周波数切替指令Ｐ３を動作モードとは独立に（事実上直接に）通知することで、この通知に応じて自動的に切り替えられるようにしてもよい。なおこの場合でも、本実施形態の構成では、外部との通信機能を通信・タイミング制御部２０内に設けているので、この通信・タイミング制御部２０を介して周波数切替指令Ｐ３をクロック変換部２３に通知する。ただし、このような構成に限らず、クロック変換部２３内に外部との通信機能を持たせることで、クロック変換部２３が外部と直接に通信し合う構成としてもよい。

なお、クロック変換部２３は、通信・タイミング制御部２０内の図示しないＴＧ（タイミングジェネレータ）ブロックの中に設けてもよいが、クロック変換部２３とそこから出る高速クロックCLK3の配線はノイズの発生源となるので、それぞれ個別に設計したクロック変換部２３とカラム処理部２６や出力回路２８とを隣接させてデバイスの出力側に近い所に置くようにするとよい。

また、クロック変換部２３とカラム処理部２６や出力回路２８とを一体化させて１つのブロックとして出力側に置くようにデバイス設計すると一層望ましい。たとえば、各部は入り組んだ状態で、両者の領域辺縁部を確定できるようなものではなく、事実上両者を一体的に配置させることで両者間で密接な信号間を最短距離で配線できる利点が得られる。

クロック変換部２３の逓倍回路２３ａとしては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。たとえば、特開２００３―８４３５号公報の従来技術や、特許３３６０６６７号公報の従来技術、段落６，７や図１０に記載のように、ＰＬＬ（Phase Lock Loop ；位相同期ループ）を用いたＰＬＬ周波数シンセサイザの回路技術を利用することができる。ＰＬＬの手法を利用すれば、高速クロックCLK3を低速クロックCLK2に位相ロックさせることができる。また、ＰＬＬを用いるものに限らず、たとえば特許３３６６２２３号公報の従来技術に記載の回路技術を利用することができる。

また“周波数逓倍回路の説明、［online］、［平成１５年６月２０日検索］、インターネット＜ＵＲＬ：http://www.nakaco.co.jp/technical/Freq%20multiplier.pdf ”に記載のように、バンドパスフィルタを使用し増幅を繰り返す形態の回路技術を利用してもよい。この方式を利用すれば、源発振としての低速クロックCLK2に基づいて、逓倍された高速クロックCLK3に亘る全て周波数をカバーすることができる。また、ＰＬＬ回路で逓倍する方式に比べてノイズが少なく、比較的純度の高い高速クロックを得ることができる。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。

カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素の信号を順次受けて、その信号を処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば高速クロックCLK3に基づいて、たとえば１０ビットのデジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ。

ＡＤＣ回路の構成については、詳細は後述するが、コンパレータ（電圧比較器）にランプ状の参照信号RAMPを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号RAMPと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。

このカラムＡＤ回路２５でデジタル化された画素データは、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力回路２８に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。

このような構成によって、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。

＜カラムＡＤ回路と参照信号生成部の詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値から、カウントクロックＣＫ０に同期して、階段状の鋸歯状波（ランプ波形）を生成して、カラム処理部２６の個々のカラムＡＤ回路２５に、この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。

この階段状の鋸歯状波は、クロック変換部２３からの高速クロック、たとえば逓倍回路２３ａで生成される逓倍クロックに基づくカウントクロックＣＫ０を利用して生成することで、端子５ａを介して入力されるマスタークロックCLK0に基づいて生成する場合よりも高速に変化させる。

ここで、通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫ０で規定される単位時間ごとに１ずつカウント値を変化させるのがよい。

カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号RAMPと、行制御線１５（Ｈ０，Ｈ１，…）ごとに単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。

通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセット成分ΔＶと信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＮ５が入力されている。

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。

カウンタ部２５４は、このカウントクロックＣＫ０と電圧比較部２５２から供給されたコンパレータ出力とに基づいて、カウント動作を行なう。

このカウンタ部２５４は、その構成については図示を割愛するが、図１３に示したラッチで構成されたデータ記憶部２５５の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、階段状の電圧波形と同様に、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成することで、端子５ａを介して入力されるマスタークロックCLK0を元に生成するより高速にする。

ｎ個のラッチの組合せでｎビットのカウンタ部２５４を実現でき、図１３に示した２系統のｎ個のラッチで構成されたデータ記憶部２５５の回路規模に対して半分になる。加えて、カウンタ部２４が不要になるから、全体としては、図１３に示した構成よりも大幅にコンパクトになる。

ここで、第１実施形態のカウンタ部２５４は、詳細は後述するが、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている点に特徴を有する。また、第１実施形態のカウンタ部２５４は、カウント出力値がカウントクロックＣＫ０に同期して出力される同期カウンタを使用する。

なお、同期カウンタの場合、すべてのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましい。

カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

このような構成のカラムＡＤ回路２５は、先にも述べたように、垂直信号線１９（Ｖ０，Ｖ１，…）ごとに配置され、列並列構成のＡＤＣブロックであるカラム処理部２６が構成される。

個々のカラムＡＤ回路２５の出力側は、水平信号線１８に接続されている。先にも述べたように、水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。

このような構成において、カラムＡＤ回路２５は、画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレータ出力が反転（本例ではＨレベルからＬレベルへ遷移）する。

カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。

この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力する。

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。

＜固体撮像装置の動作；第１実施形態＞
図２は、図１に示した第１実施形態の固体撮像装置１のカラムＡＤ回路２５における動作を説明するためのタイミングチャートである。画素部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応したカウント値を得る手法を採る。

ここで、垂直信号線１９から出力される画素信号は、時間系列として、基準成分としての画素信号の雑音を含むリセット成分ΔＶの後に信号成分Ｖsig が現れるものである。１回目の処理を基準成分（リセット成分ΔＶ）について行なう場合、２回目の処理は基準成分（リセット成分ΔＶ）に信号成分Ｖsig を加えた信号についての処理となる。以下具体的に説明する。

１回目の読出しのため、先ず通信・タイミング制御部２０は、カウンタ部２５４のカウント値を初期値“０”にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への１回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（階段波；ランプ波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。この階段波は、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成されるため、外部から入力されるマスタークロックCLK0より高速である。本例では、図２に示すように、階段波はマスタークロックCLK0に比べて２倍の速度である。

電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ１０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。

カウントクロックＣＫ０も階段波と同様に、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成されるため、外部から入力されるマスタークロックCLK0より高速である。本例では、図２に示すように、カウントクロックＣＫ０はマスタークロックCLK0に比べて２倍の速度である。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ１２）。つまり、リセット成分Ｖrst に応じた電圧信号と参照信号RAMPとを比較して、リセット成分Ｖrst の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ１２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、リセット成分Ｖrst の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ１４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

この１回目の読出し時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３のリセット成分ΔＶを読み出していることになる。

このリセット成分ΔＶ内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルＶrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知である。

したがって、１回目のリセット成分ΔＶの読出し時には、RAMP電圧を調整することにより、ダウンカウント期間（ｔ１０〜ｔ１４；比較期間）を短くすることが可能である。本実施形態では、リセット成分ΔＶについての比較処理の最長期間を、７ビット分のカウント期間（１２８クロック）にして、リセット成分ΔＶの比較を行なっている。ここで、このカウントは、本例では外部から入力されるマスタークロックCLK0の２倍の速度であるから、マスタークロックCLK0で数えると、６４クロックでリセット成分ΔＶの比較を行なっていることになる。

続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部２０は、カウンタ部２５４をアップカウントモードに設定する。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への２回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。

この階段波は、１回目の読出しと同様、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成されるため、外部から入力されるマスタークロックCLK0より高速である。本例では、図２に示すように、階段波はマスタークロックCLK0に比べて２倍の速度である。

電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ２０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、２回目のカウント動作として、１回目の読出し時に取得された単位画素３のリセット成分ΔＶに対応するカウント値から、１回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。

アップカウント時のカウントクロックＣＫ０も、１回目の読出し時におけるダウンカウントのカウントクロックＣＫ０や階段波と同様に、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成されるため、外部から入力されるマスタークロックCLK0より高速である。本例では、図２に示すように、カウントクロックＣＫ０はマスタークロックCLK0に比べて２倍の速度である。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号と参照信号RAMPとを比較して、信号成分Ｖsig の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、信号成分Ｖsig の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

この２回目の読出し時は、画素信号電圧Ｖｘにおける信号成分Ｖsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出していることになる。

ここで、本実施形態においては、カウンタ部２５４におけるカウント動作を、１回目の読出し時にはダウンカウント、２回目の読出し時にはアップカウントとしているので、カウンタ部２５４内で自動的に、式（１）で示す減算が行なわれ、この減算結果に応じたカウント値がカウンタ部２５４に保持される。

ここで、式（１）は、式（２）のように変形でき、結果としては、カウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたものとなる。

つまり、上述のようにして、１回目の読出し時におけるダウンカウントと２回目の読出し時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での減算処理によって、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５ごとのオフセット成分とを除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみを簡易な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。

よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。

また、式（２）で得られるカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。

ここで、２回目の読出し時は、入射光量に応じた信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するために、アップカウント期間（ｔ２０〜ｔ２４；比較期間）を広く取り、電圧比較部２５２に供給するランプ電圧を大きく変化させる必要がある。

そこで本実施形態では、信号成分Ｖsig についての比較処理の最長期間を、１０ビット分のカウント期間（１０２４クロック）にして、信号成分Ｖsig の比較を行なっている。つまり、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を、信号成分Ｖsig についての比較処理の最長期間よりも短くする。

リセット成分ΔＶ（基準成分）と信号成分Ｖsig の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を信号成分Ｖsig についての比較処理の最長期間よりも短くすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫する。

なお、このカウントは、１回目と同様、本例では外部から入力されるマスタークロックCLK0より高速であるから、マスタークロックCLK0で数えると、５１２クロックで信号成分Ｖsig の比較を行なっていることになる。

この場合、１回目と２回目との比較ビット数が異なるが、通信・タイミング制御部２０から制御データを参照信号生成部２７に供給して、この制御データに基づいて参照信号生成部２７にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照信号RAMPの変化率を１回目と２回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを１回目と２回目とで同じにすることが容易である。これにより、ＡＤ変換の精度を等しくできるため、アップダウンカウンタによる式（１）で示した減算結果が正しく得られる。

２回目のカウント処理が完了した後の所定のタイミングで（ｔ２８）、通信・タイミング制御部２０は水平走査回路１２に対して画素データの読出しを指示する。これを受けて、水平走査回路１２は、制御線１２ｃを介してカウンタ部２５４に供給する水平選択信号ＣＨ（ｉ）を順次シフトさせる。

こうすることで、カウンタ部２５４に記憶・保持した式（２）で示されるカウント値、すなわちｎビットのデジタルデータで表された画素データが、ｎ本の水平信号線１８を介して、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力され、その後、順次行ごとに同様の動作が繰り返されることで、２次元画像を表す映像データＤ１が得られる。

ここで、水平走査回路１２も、クロック変換部２３よりの高速クロック（たとえば逓倍クロック）を元に生成された信号で制御しているため、外部から入力されるマスタークロックCLK0で制御されたときよりも高速である。本例では、水平走査回路１２の制御をマスタークロックCLK0の２倍の速度で行なっており、画像生成が２倍の速度で行なえる利点がある。

また、本例では、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成された信号により、マスタークロックCLK0の２倍の速度で、ランプ波形を生成する参照信号生成部２７、アップカウントもしくはダウンカウント動作をするカラムＡＤ回路２５、そして水平走査回路１２を制御したが、マスタークロックCLK0に対する高速化率（たとえば逓倍比）は、端子５ｂを介したデータＤＡＴＡによって自由に設定することができる。高速化率（たとえば逓倍比）を大きくすれば、さらに高速動作が可能となる。

なお、ＡＤ変換用の参照信号RAMPを制御する制御データＣＮ４の基準およびカウンタ部２５４のカウント動作の基準となるカウントクロックＣＫ０の逓倍比と水平走査回路１２を制御する制御信号ＣＮ２の逓倍比は、独立して自由に設定することができる。

したがって、特別に高速な出力が必要ない場合には、水平走査回路１２の制御は外部から入力されるマスタークロックＣＬＫ０を元に生成された信号により制御することができる。その場合でも、ＡＤ変換用の参照信号RAMPの基準およびカウンタ部２５４のカウント動作の基準となるカウントクロックＣＫ０は任意の逓倍比で制御することにより、２回の読み出し、ＡＤ変換を必要とするトータルのＡＤ変換期間を短くすることが可能である。

一方、特別に高速な出力が必要な場合には、水平走査回路１２とＡＤ変換用の参照信号RAMPとカウンタ部２５４とで、それぞれに動作可能な最大の逓倍比を設定することにより、最大限の高速動作が可能である。

以上説明したように、第１実施形態の固体撮像装置によれば、アップダウンカウンタを用いつつ、その処理モードを切り替えて２回に亘ってカウント処理を行なうようにした。また、行列状に単位画素３が配列された構成において、カラムＡＤ回路２５を垂直列ごとに設けた列並列カラムＡＤ回路で構成した。

このため、基準成分（リセット成分）と信号成分との減算処理が２回目のカウント結果として垂直列ごとに直接に取得することができ、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。

加えて、基準成分と信号成分との差を取るための特別な減算器が不要になる。よって、従来構成よりも、回路規模や回路面積を少なくすることができ、加えて、雑音の増加や電流あるいは消費電力の増大を解消することができる。

また、比較部とカウンタ部でカラムＡＤ回路（ＡＤ変換部）を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック１本とカウントモードを切り替える制御線とでカウント処理を制御でき、従来構成で必要としていたカウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。

つまり、ＡＤ変換装置を同一チップ上に搭載した固体撮像装置１において、電圧比較部２５２とカウンタ部２５４とを対にしてＡＤ変換部としてのカラムＡＤ回路２５を構成するとともに、カウンタ部２５４の動作としてダウンカウントとアップカウントとを組み合わせて使用しつつ、処理対象信号の基本成分（本実施形態ではリセット成分）と信号成分との差をデジタルデータにすることで、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの問題を解消することができる。

さらに、クロック変換部２３で生成された高速クロックを源とする信号を用いて比較処理やカウント処理をしてＡＤ変換処理を行なうようにすることで、従来の固体撮像装置に比べ、２回に亘りＡＤ変換を行なうことで基準成分と信号成分との差信号成分をデジタルデータに変換する場合であっても、トータルのＡＤ変換処理を高速に動作させることができ、ＡＤ変換期間を短くすることができる。

＜固体撮像装置の構成；第２実施形態＞
図３は、本発明の第２実施形態に係るＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。この第２実施形態の固体撮像装置１は、第１実施形態の固体撮像装置１に対して、カラムＡＤ回路２５の構成を変形している。

すなわち、第２実施形態におけるカラムＡＤ回路２５は、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備えている。

スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。

なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。

データ記憶部２５６には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。

水平走査回路１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。

このような第２実施形態の構成によれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。

＜固体撮像装置の動作；第２実施形態＞
図４は、図３に示した第２実施形態の固体撮像装置１のカラムＡＤ回路２５における動作を説明するためのタイミングチャートである。カラムＡＤ回路２５におけるＡＤ変換処理は、第１実施形態と同様である。ここではその詳細な説明を割愛する。

第２実施形態においては、第１実施形態の構成に、データ記憶部２５６を追加したものであり、ＡＤ変換処理を始めとする基本的な動作は第１実施形態と同様であるが、カウンタ部２５４の動作前（ｔ３０）に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送する。

第１実施形態では、２回目の読出処理、すなわちＡＤ変換処理が完了した後でなければ画素データをカラム処理部２６の外部に出力することができないので、読出処理には制限があるのに対して、第２実施形態の構成では、１回目の読出処理（ＡＤ変換処理）に先立って前回の減算処理結果を示すカウント値をデータ記憶部２５６に転送しているので、読出処理には制限がない。

なお、本実施形態の場合、電圧比較部２５２におけるＡＤ変換用の参照信号RAMPを制御する制御データＣＮ４の基準およびカウンタ部２５４のカウント動作の基準となるマスタークロックＣＬＫ０よりも高速（たとえば逓倍）のカウントクロックＣＫ０の倍率（たとえば逓倍比）と、水平走査回路１２の制御に用いる高速クロック（たとえば逓倍クロック）の倍率（たとえば逓倍比）とを、データ記憶部２５６からの１行分のデジタル信号出力期間と、画素部１０からのアナログの画素信号の２回の読出期間とが等しくなるように定めることが、並行動作が止まることなく効率の良い信号出力が行なわれるため望ましい。

こうすることで、データ記憶部２５６から水平信号線１８および出力回路２８を経た外部への信号出力動作と、現行Ｈｘの読出しおよびカウンタ部２５４のカウント動作とを並行してかつ高速に行なうことができ、より効率のよい信号出力が可能となる。

＜固体撮像装置の構成；第３実施形態＞
図５は、本発明の第３実施形態に係るＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。また、図６は、第３実施形態におけるデータ出力方式の一例を示すタイミングチャートである。

この第３実施形態の固体撮像装置１は、第１実施形態の固体撮像装置１に対して、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１として出力するようにした点に特徴を有する。シリアルデータ化して出力することで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力することができる。なお、この第３実施形態では、第１実施形態に対しての変形例で示しているが、第２実施形態に対しても同様に適用することができる。

出力回路２８は、クロック変換部２３から供給される低速クロックCLK2や高速クロックCLK4あるいは通信・タイミング制御部２０からのクロックCLK1や他のパルス信号を用いて、水平信号線１８からの画素データをバッファリングして、映像（撮像）データＤ１として外部に出力する。なお、たとえば黒レベル調整、列ばらつき補正、信号増幅、色関係処理、信号圧縮処理などを施した後に映像データＤ１として出力するようにしてもよい。

出力回路２８は、高速クロックCLK4に基づきデータ出力する場合、先ず高速クロックCLK3に同期してカラム処理部２６から画素データ（たとえば１０ビット）をパラレルデータとして取り込み、この後、図６（Ａ）に示すように、高速クロックCLK4の立上りエッジおよび立下りエッジの何れか一方のみ（図では立上りエッジ）に同期させてシリアル形式のデータに変換して出力する。パラレル形式のデータをシリアル形式のデータに変換（以下パラシリ変換）する回路構成としては、周知のパラシリ変換回路を利用することができる。また、切替部と同様の構成のものを利用することもできる。

なお、出力形式としては、図示するようにシングルエンド出力にしてもよいし、差動で２個の出力端子から出力するように構成してもよい（図６（Ｄ）を参照）。また、差動出力のそれぞれについて、映像データとの遅延を加味しつつ、データ出力端子とは異なる端子から高速クロックCLK4も差動出力することで、デバイス外部のデータ受信側では、差動出力の何れについても、対応する高速クロックCLK4P ，CLK4N に同期して映像データＤ１Ｐ，Ｄ１Ｎを取り込むことができ、エラーを防止することができる。

ここで、高速クロックCLK4の周波数としては、高速クロックCLK3の１周期ごとにｎビット／パラレルで示される画素データがカラム処理部２６の各カラムＡＤ回路２５から出力され図示しない信号処理部に取り込まれるものとすれば、これを同一期間内でシリアル形式のデータに変換するに足りるだけの周波数でなければならない。具体的には、少なくともビット数倍、すなわち高速クロックCLK3のｎ（本例ではｎ＝１０）倍以上であることを必要とする。無用に高くする必要はないので、ここでは、図６の各図に示すように、高速クロックCLK4の周波数は、高速クロックCLK3の周波数の１０倍であるものとする。

出力回路２８は、映像データＤ１を出力端子５ｃから外部に出力する機能だけでなく、クロック変換部２３が生成した高速クロックCLK3よりもさらに高速の高速クロックCLK4を、データ用の端子とは別端子から出力する高速クロック出力部の機能を持つ。たとえば、映像データＤ１のビットデータを立上りエッジに同期してシリアル形式のデータとして端子５ｃから順次出力し、またこのときに使用した高速クロックCLK4を端子５ｄから出力する。この際には、映像データＤ１との遅延を加味して高速クロックCLK4を出力する。遅延を加味するとは、シリアル形式の映像データＤ１の各ビットのデータ切替り位置と高速クロックCLK4の各エッジとが一定の関係を維持するように（たとえばほぼ同位置となるように）することを意味する。

このように、マスタークロックCLK0から生成した高速クロックCLK3を使用してカラム処理部２６の動作を高速で動作させ、さらに出力回路２８側を一層高速（超高速）で動作させることで、超高速動作させる回路部を最低限の範囲に留めることができ、消費電力の低減を図ることができる。

加えて、本実施形態では、高速クロックCLK4を必要とするパラシリ変換の機能を実行する出力回路２８の近傍にクロック変換部２３を配置し、出力回路２８の近傍にて高速クロックCLK4を生成するようにすれば、高速クロックCLK4のラインを引き回すことがなく、画素部１０やカラム処理部２６の動作に対してノイズの影響を与えないようにすることができる。また、高速クロックCLK4のラインを引き回すことがなく、高速クロックCLK4のラインを出力回路２８の近傍に留めることができるので、不要輻射の問題も抑えることができる。たとえば、不要輻射が映像データＤ１に飛び込みノイズとなることも低減される。

このような構成のＣＭＯＳセンサ型の固体撮像装置１によれば、画素部やカラム回路を相対的に低周波数で動作させつつ、その後に出力部側で高速クロックCLK4を用いてパラシリ変換することで出力部には少ない端子で高速動作させることができる。これにより、装置全体としての消費電力の増加を抑え、ノイズを抑えることができる。また、撮像デバイスへの外部からのマスタークロック入力が低周波数であるので、前段からＣＭＯＳセンサまでのロスを抑えることや不要輻射を抑えることもできる。これにより、小さくて安価で信頼性の高いカメラ（動画、静止画）を作ることができる。

なお、映像データＤ１だけでなく、映像データＤ１との遅延を加味しつつ高速クロックCLK4もデータ出力端子（本例では５ｃ）とは異なる端子（本例では５ｄ）から出力することで、デバイス外部のデータ受信側では、高速クロックCLK4に同期して映像データＤ１を取り込むことができ、エラーを防止することができる。

このように、映像データＤ１とともに高速クロックCLK4を出力する場合、高速クロックCLK4のジッターに対するスペックが緩くなる。よってＰＬＬを小さく作ることができる。ただし、ジッターの影響を避けるために、高速クロックCLK4はアナログ信号を扱う部分、たとえば画素部１０やカラム処理部２６には使わないのが好ましい。

なお、通信の分野で用いられている技術のように、シリアル形式のデータにするとともにクロックをそのデータに埋め込む（たとえば同期信号として）データ形態を採ることで、事実上、映像データＤ１と高速クロックCLK4とを共通の端子から出力することもできる。こうすることで、インタフェース端子や配線を削減することができる。

また、高速クロックCLK4を出力することに加えて、図６（Ｂ）に示すように、映像データＤ１および高速クロックCLK4の各端子５ｃ，５ｄとは別端子５ｅから、１画素分の区切りを示す境界データＰ２を高速クロックCLK4よりも低周波数のデータとして出力するようにしてもよい。たとえば本例では、１０ビットの映像データＤ１の始まりまたは終わりを示す高速クロックCLK3と同じ周波数のクロックを境界データＰ２として出力してもよい。

これは、シリアル形式のデータにして出力すると、受信側で１画素分のデータの区切りを正しく認識できないと、当然のごとく正しい画像再生ができないからである。数１０ＭＨｚのデータレートで出力するのであれば、ミスの生じる可能性は少ないが、高速になるほど煩雑になるので、ミスを生じないようにするには、識別情報があった方がよい。すなわち、周波数が低ければ、境界データＰ２を使用しなくとも、受信側の追従性がある程度確保できるのでシリアル形式のデータ中における１画素分を正しく認識でき得るが、周波数が高くなると、データ再生の不安定さなどから、１画素分の区切りをミスする可能性が高まる。加えて、一度ミスをすると、それが後続の画素データにまで引き継がれるので、影響は多大であるから、高速クロックCLK4よりも低周波数の境界データＰ２を使用する効果は高い。

なお、この境界データＰ２は、たとえば通信・タイミング制御部２０のＴＧブロックやクロック変換部２３、あるいは図示しない信号処理部など、何れで生成してもよい。また、図６（Ｂ）では、そのデューティ（＝ハイ期間／１周期）を５０％とし、事実上高速クロックCLK3と逆極性のデータとしているが、これに限らず、図６（Ｃ）に示すように、そのデューティを５０％以外に変えてもよい。

＜出力回路の第１例＞
図７は、出力回路の第１の構成例を示す回路ブロック図である。図７に示す第１例の出力回路２８は、内部にデジタル信号処理部を取り込むようにしている点と、差動出力形式にしている点に特徴を有する。図示を割愛するが、シングルエンド出力形式にも同様に適用可能である。

図７に示す第１例の出力回路２８は、水平信号線１８から入力される１０ビットのデジタルデータＤ０に対してデジタル信号処理を施す信号処理部２８２と、切替部２８４と、出力バッファ２８６，２８８とを有している。

信号処理部２８２には、通信・タイミング制御部２０のＴＧブロックから所定のデータが入力され、またクロック変換部２３から高速クロックCLK3が入力されている。また、切替部２８４には、クロック変換部２３から高速クロックCLK4が入力されている。

信号処理部２８２は、１０本の水平信号線１８から、高速クロックCLK3に同期して画素データＤ０をパラレルに取り込む。信号処理部２８２は、取り込んだデータＤ０に対して、たとえば、同じく高速クロックCLK3を用いて、黒レベル調整、列ばらつき補正、信号増幅、色関係処理、あるいは信号圧縮処理などを施す。そして、処理済みの１０ビットのデータＤ１をビットごとに切替部２８４の異なる入力端子に入力する。

切替部２８４は、マルチプレクサ（多入力−１出力の切替スイッチ；詳細は図示を割愛する）を含んで構成されており、このマルチプレクサの複数の入力端子２８４ａのそれぞれには、信号処理部２８２からのパラレル形式のデータが個々に入力される。また、この複数の入力端子２８４ａに入力された各データの何れか１つが選択されて出力端子２８４ｂから出力される。マルチプレクサの制御端子２８４ｃにはクロック変換部２３からの高速クロックCLK4が切替指令として入力される。このような構成のマルチプレクサをパラシリ変換機能部として利用することで、簡易な回路構成でパラシリ変換を実現することができる。

このような構成の切替部２８４は、高速クロックCLK4を切替指令として用いて、それぞれ別端子から入力された１０ビットのデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換（以下パラシリ変換ともいう）する。そして、パラシリ変換後の映像データＤ１を、データ用の出力バッファ２８６に導く。また、切替部２８４は、このパラシリ変換時に用いた高速クロックCLK4をクロック用の出力バッファ２８８に導く。

出力バッファ２８６，２８８は、差動変換部の機能を備えている。たとえば出力バッファ２８６は、正転映像データＤ１Ｐと反転映像データＤ１Ｎの差動出力として、対応する２個の出力端子５ｃＰ，５ｃＮからそれぞれ個別に外部に出力する。同様に、出力バッファ２８８は、高速クロックCLK4については映像データＤ１との遅延を加味して、また反転高速クロックCLK4N については反転映像データＤ１Ｎとの遅延を加味して、高速クロックCLK4と反転高速クロックCLK4N の差動出力として、対応する２個の出力端子５ｄＰ，５ｄＮからそれぞれ個別に外部に出力する。

図７に示す第１例の出力回路２８においては、出力回路２８へのデータ入力は高速クロックCLK3に同期して行なわれる一方、映像データＤ１の出力は高速クロックCLK4に同期して行なわれる。また、高速クロックCLK4も出力するようにしている。よって、基本的には、上述した第３実施形態と同様の効果を享受することができる。

また、図７に示す第１例の出力回路２８では、差動出力としたことによる特有の効果を享受できる。すなわち、高速になるほどパルス波形に鈍りやリンギングなどの不正常な成分が発生し易くなり、何れか一方のみのシングル出力では、その影響を直接に被る。これに対して、差動出力とすることで、差動出力の両方を使って波形再生することが可能となるので、耐ノイズ性が改善する。この点は、データＤ１に限らず、高速クロックCLK4についても同様である。よって、差動出力形式を採用した第１例は、シングルエンド出力としていた第３実施形態の構成よりも、より高速の周波数に対応可能な構成となる。逆に言えば、中速の周波数であれば、シングル出力形式を採用した第３実施形態の構成でも差し支えないと言える。

また、この第１例の構成では、電流モードで差動インタフェースを採る仕組み（ＬＶＤＳ；Low Voltage Differential Signaling）を利用することができる。こうすることで、耐ノイズ性や不要輻射の問題に対して有利になる。電流モードのインタフェースを採ると、送信側である出力回路２８と受信側である次段回路や次段ＩＣとの間で電流が行き来する（そのタイミングは同時でない）ので、そのたびに不要輻射の原因となる電磁界が発生し、周辺回路や固体撮像装置１の外部に影響を与える。

これに対して、第１例の構成のように正転データＰと反転データＮとを用いて差動出力で電流モードのインタフェースを採ると、送信側である出力回路２８と受信側である次段回路や次段ＩＣとの間で電流が行き来するものの、常にそのタイミングが同時であり、発生する電磁界の向きが互いに逆方向となる。よって、双方が発生した電磁界を打ち消し合うようになり、大局的には不要輻射の原因となる電磁界が発生しないものと考えてよい。なお、このような効果をより高めるには、差動の２つの出力線を近接して出力アンプ２８と外部回路との間のインタフェースを採るとよい。このためには、たとえばツイストペア線の形態を持つ接続線を利用するのがよい。

＜出力回路の第２例＞
図８は、出力回路の第２の構成例を示す回路ブロック図である。なおここでは、差動出力方式についての出力バッファの近傍のみを示す。また図９は、図８に示す第２例の出力回路に用いられるストローブデータ生成部の一構成例を示す回路ブロック図である。なおここでは、差動出力の一方についてのみを示す。また図１０は、図８に示す第２例の出力回路におけるデータ出力方式を示すタイミングチャートである。この第２例は、シリアル形式で現されるｎビットの出力データとの間で排他的論理和を取ることで、高速で画像データを出力する際にタイミングを取るためのクロックを再現可能なストローブデータＳＴＢを出力する点に特徴を有する。

このストローブデータＳＴＢは、高速クロックCLK4の代わりに使用するものとする。すなわち端子５ｄからストローブデータＳＴＢを出力するものとする。ここで、ストローブデータＳＴＢとは、映像データＤ１が反転しないタイミングで反転するデータ信号であるものとする。

ストローブデータＳＴＢは、出力バッファ２９０の手前の、信号処理部２８２かもしくは切替部２８４で生成する。これを出力バッファ２８６と同様の出力バッファ２９０を介して外部に出力する。たとえば、信号をシリアル化した後にストローブ信号生成部を設ける場合、一例として、図９に示すような回路構成するとよい。

このストローブ信号生成部３００においては、パラシリ変換されたデータをＤフリップフロップ３１２にて高速クロックCLK4で１クロック遅延させて排他的論理和回路（ＮＸＯＲ）３１４で排他的論理和を取り、これをＴフリップフロップ３１６に入れることで、ストローブデータＳＴＢを生成することができる。

このとき、フリップフロップ３１２とＴフリップフロップ３１６（立下りエッジ同期）は利用する高速クロックCLK4のエッジを図のようにして誤動作を防止する。そのための半クロックの遅延を、シリアルデータをＤフリップフロップ３０６（立下りエッジ同期）に通して調整する。

そして、これらシリアルデータとストローブデータＳＴＢとを、それぞれ異なるエッジで動作するＤフリップフロップ３０８（立上りエッジ同期），３１８（立下りエッジ同期）を通すことで、両者の位相を合わせる。

それぞれのＤフリップフロップ３０８，３１８の正転端子Ｑから出力される各正転データＤ１Ｐ，ＳＴＢＰは出力バッファ２８６，２９０を介して正転端子５ｃＰ，５ｄＰから外部に出力され、またＤフリップフロップ３０８，３１８の反転端子ＱＮから出力される各反転データＤ１Ｎ，ＳＴＢＮは出力バッファ２８６，２９０を介して反転端子５ｃＮ，５ｄＮから外部に出力される。

図６（Ｄ）から分かるように、普通に高速クロックCLK4を出力すると、高速クロックCLK4と映像データＤ１の両方が同時に反転するタイミングが生じ得る。両方が同時に反転する場合、デバイス出力に掛かる負荷が両方分となり、しかもそのタイミングは映像データＤ１次第であるから一定しない。

これに対してストローブデータＳＴＢを使用すれば、図１０から分かるように、映像データＤ１ＰとストローブデータＳＴＢＰの何れか一方、あるいは映像データＤ１ＮとストローブデータＳＴＢＮの何れか一方が、それぞれ反転するのみで、各クロックタイミングでのデバイス出力に掛かる負荷が片方分で済み、しかも一定である。また、ストローブデータＳＴＢと映像データＤ１の排他的論理和を取ることによって、出力回路２８の後段側に設けられる回路ブロックや次段ＩＣなどで高速クロックCLK4を再現することができる。

すなわち、外部から入力されるマスタークロックに比べ、水平信号線１８を経た外部出力の方が高速な場合には、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成された信号に基づき、外部出力に応じたストローブ信号を同時に外部出力することで、より安定した信号の伝達が可能となる。

なお、ここでは差動出力方式への適用について示したが、映像データＤ１およびストローブデータＳＴＢのそれぞれについて、正転および反転の何れか一方のみを使用する構成に変形することで、シングルエンド出力に対応することができる。

＜固体撮像装置の構成；第４実施形態＞
図１１は、本発明の第４実施形態に係るＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。この第４実施形態の固体撮像装置１は、カラム処理部２６から出力されるパラレルデータを、水平走査回路１２を高速クロックを元に生成された信号で制御することで、パラレルデータ形式でデバイス外部に映像データＤ１として出力するようにしている。このとき、第１実施形態とは異なり、同期用の高速クロックCLKSyncを、映像データＤ１とは別の端子５ｄから外部に出力するようにしている点に特徴を有する。

出力回路２８は、同期用の高速クロックCLKSyncに基づきパラレルでデータ出力する場合、水平走査回路１２の制御の元で、先ず同期用の高速クロックCLKSyncに同期してカラム処理部２６から画素データ（たとえば１０ビット）をパラレルデータとして取り込み、バッファリングして端子５ｃから外部にパラレル形式のままで出力する。

また、これと並行して、データ取込みに用いた同期用の高速クロックCLKSyncをバッファリングして端子５ｄから外部に出力する。なお、出力形式としては、シングルエンド出力にしてもよいし、差動で２個の出力端子から出力するように構成してもよい。

出力をシリアル化しなくても、水平走査回路１２を高速クロックで制御した場合には、出力データレートがマスタークロックより高くなるため、データの揺らぎが生じ得るので、そのばらつきによって、データを受け取る外部機器の受信動作が問題となり得る、つまり、映像データの取り込みエラーが生じ得る。

これに対して、第４実施形態の構成のように、同期用の高速クロックCLKSyncをパラレルデータとともに出力することで、そのデータを受け取った外部機器においては、同期用の高速クロックCLKSyncに同期してパラレルデータを受け取ることで、映像データの取込みエラーを防止することができる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、電圧比較部２５２とカウンタ部２５４からなるカラムＡＤ回路２５を垂直列ごとに設けて垂直列ごとにデジタルデータ化する構成としていたが、これに限らず、垂直列に対しての切替回路を設けることで、複数の垂直列に対して１つのカラムＡＤ回路２５を配するようにしてもよい。

また、上記実施形態では、画素部１０の読出し側に位置するカラム領域にＡＤ変換機能部を設けていたが、その他の箇所に設けることもできる。たとえば、水平信号線１８までアナログで画素信号を出力して、その後にＡＤ変換を行ない出力回路２８に渡すような構成としてもよい。

この場合でも、ＡＤ変換用の参照信号と基準成分と信号成分とを含んで表される処理対象信号とを比較し、この比較処理と並行して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する際、基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウント処理のモードを切り替えることで、基準成分と信号成分との差を表すデジタルデータを、ダウンカウントモードおよびアップカウントモードの２つのモードでカウント処理した結果として得ることができる。

この結果、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。全ての垂直列に対して１つのＡＤ変換機能部を設ければよく、高速な変換処理が必要にはなるものの回路規模は上記実施形態よりも少なくなる。

また、上記実施形態では、２回目の処理におけるカウント処理を、１回目の処理において保持しておいたカウント値から開始するようにしていたが、カウント出力値がカウントクロックＣＫ０に同期して出力される同期式のアップダウンカウンタを用いる場合には、モード切替時に特段の対処を要することなく、このことを実現できる。

しかしながら、動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められ高速動作に適する利点がある非同期式のアップダウンカウンタを用いる場合には、カウントモードを切り替えた際、カウント値が破壊されてしまい、切替え前後で値を保ったまま連続しての正常なカウント動作が行なえない問題を有する。よって、２回目の処理におけるカウント処理が、１回目の処理において保持しておいたカウント値から開始可能にする調整処理部を設けることが好ましい。なお、ここでは調整処理部の詳細については説明を割愛する。

また、上記実施形態では、画素信号が、時間系列として、同一画素について、リセット成分ΔＶ（基準成分）の後に信号成分Ｖsig が現れ、後段の処理部が正極性（信号レベルが大きいほど正の値が大きい）の信号について処理するものに対応して、１回目の処理として、リセット成分ΔＶ（基準成分）について比較処理とダウンカウント処理を行ない、２回目の処理として、信号成分Ｖsig について比較処理とアップカウント処理を行なうようにしていたが、基準成分と信号成分が現れる時間系列に拘わらず、対象信号成分とカウントモードとの組合せや処理順は任意である。処理手順によっては、２回目の処理で得られるデジタルデータが負の値になることもあるが、その場合には、補正演算をするなどの対処をすればよい。

勿論、画素部１０のデバイスアーキテクチャとして、信号成分Ｖsig の後にリセット成分ΔＶ（基準成分）を読み込まなければならず、後段の処理部が正極性の信号について処理するものである場合には、１回目の処理として、信号成分Ｖsig について比較処理とダウンカウント処理を行ない、２回目の処理として、リセット成分ΔＶ（基準成分）について比較処理とアップカウント処理を行なうのが効率的である。

また、上記実施形態では、アップダウンカウンタを動作モードに拘わらず共通に使用しつつ、その処理モードを切り替えてカウント処理を行なうようにしていたが、基準成分と信号成分とについて、ダウンカウントモードとアップカウントモードを組み合わせてカウント処理を行なうものであればよく、モード切替可能なアップダウンカウンタを用いた構成に限定されない。

たとえば、基準成分と信号成分の何れか一方について比較処理を行なってダウンカウント処理を行なうダウンカウンタ回路と、基準成分と信号成分の他方について比較処理を行なってアップカウント処理を行なうアップカウンタ回路との組合せでカウンタ部を構成することもできる。

この場合、２回目のカウント処理を行なうカウンタ回路は、公知の技術を利用して任意の初期値をロードすることのできる構成のものとするのがよい。たとえば、ダウンカウントの後にアップカウントを行なう場合であれば、図１２（Ａ）に示すように、１回目のカウント処理ではダウンカウンタ回路を作動させ、２回目のカウント処理ではアップカウンタ回路を作動させる。

このとき、カウントモード切替用の切替制御信号ＣＮ５によりカウントモードを切り替えた後のアップカウント処理の開始前に、初期値設定用の切替制御信号ＣＮloadをアップカウンタ回路のロード端子ＬＤｕに供給することで、ダウンカウント処理で取得したダウンカウント値を初期値としてアップカウンタ回路に設定する。

また、アップカウントの後にダウンカウントを行なう場合であれば、図１２（Ｂ）に示すように、１回目のカウント処理ではアップカウンタ回路を作動させ、２回目のカウント処理ではダウンカウンタ回路を作動させる。

このとき、カウントモード切替用の切替制御信号ＣＮ５によりカウントモードを切り替えた後のダウンカウント処理の開始前に、初期値設定用の切替制御信号ＣＮloadをダウンカウンタ回路のロード端子に供給することで、アップカウント処理で取得したアップカウント値を初期値としてダウンカウンタ回路に設定する。

こうすることで、図１２（Ａ）および図１２（Ｂ）の何れの構成も、後段のカウンタ回路の出力Ｑup−Ｑdownとしては、基準成分と信号成分との減算処理が直接にでき、基準成分と信号成分との差を取るための特別な加算回路が不要になる。また、非特許文献１では必要としていた減算器へのデータ転送が不要になり、そのための雑音の増加や電流あるいは消費電力の増大を解消することができる。

なお、ダウンカウンタ回路とアップカウンタ回路との組合せでカウンタ部を構成する場合、２回目のカウント処理に際して、１回目のカウント処理で取得したカウント値を初期値として設定せず、ゼロからカウントする構成を排除するものではない。この場合、図１２（Ｃ）に示すように、アップカウンタ回路の出力Ｑupとダウンカウンタ回路の出力Ｑdownの和を取る加算回路が必要となるが、この場合でも、比較部とカウンタ部とで構成されるＡＤ変換部ごとに加算回路を設けるので、配線長を短くでき、データ転送のための雑音の増加や電流あるいは消費電力の増大を解消することができる。

図１２に示した何れの構成も、ダウンカウンタ回路とアップカウンタ回路の動作の指示は、上記実施形態と同様に通信・タイミング制御部２０が行なうことができる。また、ダウンカウンタ回路とアップカウンタ回路は、ともにカウントクロックＣＫ０で動作させればよい。

また、上記実施形態では、ＮＭＯＳより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、ＰＭＯＳよりなる画素のものについても、電位関係を反転（電位の正負を逆に）して考えることで、上記実施形態で説明したと同様の作用・効果を享受可能である。

また、上記実施形態では、アドレス制御により個々の単位画素からの信号を任意選択して読出可能な固体撮像装置の一例として、光を受光することで信号電荷を生成する画素部を備えたＣＭＯＳセンサを例に示したが、信号電荷の生成は、光に限らず、たとえば赤外線、紫外線、あるいはＸ線などの電磁波一般に適用可能であり、この電磁波を受けてその量に応じたアナログ信号を出力する素子が多数配列された単位構成要素を備えた半導体装置に、上記実施形態で示した事項を適用可能である。

また、上記実施形態では、基準成分および信号成分のそれぞれに応じた信号とＡＤ変換用の参照信号とを比較する比較部と、比較部における比較処理と並行して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備えてなるＡＤ変換回路（ＡＤ変換装置；前例ではカラムＡＤ回路）を固体撮像装置に適用した事例を説明したが、上記実施形態で説明したＡＤ変換回路の仕組みは、固体撮像装置に限らず、２つの信号成分の差信号成分をデジタルデータに変換するためのＡＤ変換の仕組みを用いるあらゆる電子機器に適用することができる。

たとえば、固体撮像装置１の外部にて、固体撮像装置１から取り込んだアナログの画素信号に基づき、上記実施形態で説明した比較器とカウンタとを利用してＡＤ変換を行なうことで、真の信号成分のデジタルデータ（画素データ）を取得し、この画素データに基づきさらに所望のデジタル信号処理を行なう電子機器を構成することもできる。

また、上記実施形態で説明したＡＤ変換回路（ＡＤ変換装置）は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばＩＣ（Integrated Circuit；集積回路）やＡＤ変換モジュールなどのようにして、単独の装置として提供されてもよい。

この場合、比較部とカウンタ部とを備えたＡＤ変換装置で提供してもよいが、ＡＤ変換用の参照信号を生成し比較部に供給する参照信号生成部や、比較部が基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウンタ部におけるカウント処理のモードを切り替える制御部も同一の半導体基板上に配したＩＣ（集積回路）や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。

これらを組み込んで提供することで、比較部とカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、ＡＤ変換処理に必要な要素がＩＣやモジュールとして纏まって（一体となって）いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる。

本発明の第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 図１に示した第１実施形態の固体撮像装置のカラムＡＤ回路における動作を説明するためのタイミングチャートである。 本発明の第２実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 図３に示した第２実施形態の固体撮像装置のカラムＡＤ回路における動作を説明するためのタイミングチャートである。 本発明の第３実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 第３実施形態におけるデータ出力方式の一例を示すタイミングチャートである。 出力回路の第１の構成例を示す回路ブロック図である。 出力回路の第２の構成例を示す回路ブロック図である。 図８に示す第２例の出力回路に用いられるストローブデータ生成部の一構成例を示す回路ブロック図である。 図８に示す第２例の出力回路におけるデータ出力方式を示すタイミングチャートである。 本発明の第４実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 カウンタ部の変形例を示す回路ブロック図である。 ＡＤ変換装置を画素部と同一の半導体基板に搭載した従来例のＣＭＯＳ固体撮像装置の概略構成図である。 図１３に示した従来例の固体撮像装置の動作を説明するためのタイミングチャートである。

符号の説明

１…固体撮像装置、３…単位画素、７…駆動制御部、１０…画素部、１２…水平走査回路、１４…垂直走査回路、１５…行制御線、１８…水平信号線、１９…垂直信号線、２０…タイミング制御部、２１…タイミング制御部、２３…クロック変換部、２３ａ…逓倍回路、２４…カウンタ部、２５…カラムＡＤ回路、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、２５２…電圧比較部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ、２８２…信号処理部、２８４…切替部、２８６，２８８，２９０…出力バッファ、３００…ストローブ信号生成部

Claims (13)

1. 基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するＡＤ変換装置であって、
   前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、
   前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、
   前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する高速クロック生成部と、
   前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、
   前記比較部における比較処理と平行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、
   処理対象信号について、前記カウンタ部にて保持した前記カウント値を保持するデータ記憶部と、
   前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部が保持していた前記カウント値を読み出す読出走査部と
   を備え、
   前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させる、
   ことを特徴とするＡＤ変換装置。
2. 前記カウンタ部は、共通のカウンタ回路で構成され、かつ前記アップカウントモードと前記ダウンカウントモードとを切り替え可能に構成されている、
   ことを特徴とする請求項１に記載のＡＤ変換装置。
3. 前記参照信号生成部は、前記１回目の処理と前記２回目の処理のそれぞれについての前記参照信号の変化特性を同じにする、
   ことを特徴とする請求項１に記載のＡＤ変換装置。
4. 基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するＡＤ変換装置であって、
   前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、
   前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、
   前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する第１の高速クロック生成部と、
   前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、
   前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、
   前記高速カウンタクロックの周波数よりも高い周波数を持つパルスである高速クロックを生成する第２の高速クロック生成部と、
   今回の処理対象信号について、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記高速カウンタクロックに基づいて、前記カウント部から前記カウント値を読み出す読出走査部と、
   前記読出走査部から、変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換して出力する出力処理部と
   を備え、
   前記出力処理部は、
   変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換するパラシリ変換部と、
   前記パラシリ変換部により生成された前記シリアル形式で表されるｎビットの出力データを外部に出力するためのデータ出力端子と、
   前記読出クロックを再現可能なストローブデータを生成するストローブデータ生成部と、
   前記データ出力端子とは別に、前記ストローブデータ生成部が生成した前記ストローブデータを外部に出力するためのストローブ出力端子と
   を有し、
   前記ストローブデータ生成部は、前記シリアル形式で表されるｎビットの出力データとの間で排他的論理和をとり前記ストローブデータを生成する、
   ことを特徴とするＡＤ変換装置。
5. 入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じた、基準成分と信号成分とを含んで表されるアナログの単位信号を生成する単位信号生成部を単位構成要素内に含み、当該単位構成要素が行列状に配された物理量分布検知のための半導体装置であって、該物理量分布検知の半導体装置は、基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するＡＤ変換装置を有し、
   前記ＡＤ変換装置は、
   前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、
   前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、
   前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する高速クロック生成部と、
   前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、
   前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、
   処理対象信号について、前記カウンタ部にて保持した前記カウント値を保持するデータ記憶部と、
   前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部が保持していた前記カウント値を読み出す読出走査部と
   を備え、
   前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させる、
   ことを特徴とする物理量分布検知の半導体装置。
6. 前記比較部と前記カウンタ部とを有して構成されるＡＤ変換部を、前記単位構成要素の列の並び方向である行方向に複数備えている、
   ことを特徴とする請求項５に記載の物理量分布検知の半導体装置。
7. 前記参照信号生成部は、前記アナログの基準成分をデジタルデータに変換する１回目の処理と前記アナログの信号成分をデジタルデータに変換する２回目の処理のそれぞれについての前記参照信号の変化特性を同じにする、
   ことを特徴とする請求項５に記載の物理量分布検知の半導体装置。
8. 入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じた、基準成分と信号成分とを含んで表されるアナログの単位信号を生成する単位信号生成部を単位構成要素内に含み、当該単位構成要素が行列状に配された物理量分布検知のための半導体装置であって、
   基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するＡＤ変換装置を有し、
   当該ＡＤ変換装置は、
   前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、
   前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、
   前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する第１の高速クロック生成部と、
   前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、
   前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、
   前記高速カウンタクロックの周波数よりも高い周波数を持つパルスである高速クロックを生成する第２の高速クロック生成部と、
   今回の処理対象信号について、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記高速カウンタクロックに基づいて、前記カウント部から前記カウント値を読み出す読出走査部と、
   を備え、
   前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させ、
   前記読出走査部から、変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換して出力する、
   ことを特徴とする物理量分布検知の半導体装置。
9. 前記出力処理部は、
   変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換するパラシリ変換部と、
   パラシリ変換部により生成された前記シリアル形式で現されるｎビットの出力データを外部に出力するためのデータ出力端子と、
   前記読出クロックを再現可能なストローブデータを生成するストローブデータ生成部と、
   前記データ出力端子とは別に、前記ストローブデータ生成部が生成した前記ストローブデータを外部に出力するためのストローブ出力端子と
   を有することを特徴とする請求項８に記載の物理量分布検知の半導体装置。
10. 基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換する電子機器であって、
    前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、
    前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、
    前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する高速クロック生成部と、
    前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、
    前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、
    処理対象信号について、前記カウンタ部にて保持した前記カウント値を保持するデータ記憶部と、
    前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部が保持していた前記カウント値を読み出す読出走査部と
    を備え、
    前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させる、
    ことを特徴とする電子機器。
11. 前記参照信号生成部は、前記アナログの基準成分をデジタルデータに変換する１回目の処理と前記アナログの信号成分をデジタルデータに変換する２回目の処理のそれぞれについての前記参照信号の変化特性を同じにする、
    ことを特徴とする請求項１０に記載の電子機器。
12. 基準成分と信号成分とを含んで表されるアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換する電子機器であって、
    前記デジタルデータに変換するために比較信号として用いる参照信号を生成する参照信号生成部と、
    前記基準成分および前記信号成分のそれぞれに応じた信号と前記参照信号とを比較する比較部と、
    前記アナログの処理対象信号を取り込む駆動パルスと対応した基本となるパルスであるマスタークロックの周波数よりも高い周波数を持つパルスである高速カウンタクロックを生成する第１の高速クロック生成部と、
    前記比較部が前記基準成分と前記信号成分の何れについて比較処理を行なっているのかに応じて前記カウンタ部における前記カウント処理のモードを切り替える制御部と、
    前記比較部における比較処理と並行して、前記基準成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいてダウンカウントモードおよびアップカウントモードの何れか一方の前記処理モードでカウント処理を行ない、当該比較処理が完了した時点のカウント値を保持し、前記信号成分の比較処理のときは、前記制御部により前記カウンタ部の処理モードが切り替えられて、前記高速カウンタクロックに基づいて、前記カウンタ部のカウント値から、前記基準成分の比較動作のときと異なるアップカウントモードおよびダウンカウントモードの何れか一方の前記処理モードでカウント処理を行なうカウンタ部と、
    前記高速カウンタクロックの周波数よりも高い周波数を持つパルスである高速クロックを生成する第２の高速クロック生成部と、
    今回の処理対象信号について、前記比較部と前記カウンタ部とが、それぞれが担当する処理を行なうのと並行して、前記高速カウンタクロックに基づいて、前記カウント部から前記カウント値を読み出す読出走査部と、
    前記読出走査部から、変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換して出力する出力処理部と
    を備え、
    前記制御部は、前記アナログの信号成分をデジタルデータに変換する２回目の処理における前記カウント処理を、前記アナログの基準成分をデジタルデータに変換する１回目の処理において保持しておいたカウント値から開始させる、
    ことを特徴とする電子機器。
13. 前記出力処理部は、
    変換されたパラレル形式のｎビットの前記デジタルデータを前記高速カウンタクロックに同期して受け取り、前記高速クロックの読出クロックを使用してシリアル形式で現されるｎビットの前記出力データに変換するパラシリ変換部と、
    パラシリ変換部により生成された前記シリアル形式で現されるｎビットの出力データを外部に出力するためのデータ出力端子と、
    前記読出クロックを再現可能なストローブデータを生成するストローブデータ生成部と、
    前記データ出力端子とは別に、前記ストローブデータ生成部が生成した前記ストローブデータを外部に出力するためのストローブ出力端子と
    を有することを特徴とする請求項１２に記載の電子機器。

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