JP4635062B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
近年、半導体装置の製造にＳｉ系基板やＳｉ系結晶層上にＳｉＧｅ結晶等のＳｉ系結晶をエピタキシャル成長させる技術が多く用いられている。
例えば、特許文献１に記載された技術は、ｐ型トランジスタのチャネル領域を挟む位置に、Ｓｉ結晶よりも格子定数の大きいＳｉＧｅ結晶をエピタキシャル成長させることにより、チャネル領域に圧縮応力を発生させて歪ませるものである。これにより、チャネル領域中の電荷（正孔）の移動度を向上させ、ｐ型トランジスタの動作速度を向上させることができる。
特開２００６−１３４２８号公報
本発明の目的は、Ｓｉ系基板上に結晶性の良いＳｉ系単結晶をエピタキシャル成長させることのできる半導体装置の製造方法を提供することにある。
本発明の一態様は、酸化物からなる部材を備えたＳｉ単結晶基板の表面をＳｉおよびＧｅのうちの少なくともいずれか１つを含むハロゲン含有ガスに曝す工程と、前記Ｓｉ単結晶基板の前記表面を前記ハロゲン含有ガスに曝し始めた後、前記表面をハロゲンを含まないＳｉ含有ガスおよびハロゲンを含まないＧｅ含有ガスを含む雰囲気に曝し、前記表面にＳｉＧｅ結晶膜をエピタキシャル成長させる工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、Ｓｉ系基板上に結晶性の良いＳｉ系単結晶をエピタキシャル成長させることのできる半導体装置の製造方法を提供することができる。
〔実施の形態〕
本発明の実施の形態は、ハロゲン含有ガス流入ステップと、ハロゲン含有ガス流入ステップ後に実施されるソースガス流入ステップを有する、酸化物からなる部材を備えた半導体基板上にＳｉ含有結晶膜またはＧｅ含有結晶膜を形成する方法を含む。ここで、Ｓｉ含有結晶膜とは、例えば、ＳｉＧｅ等のＳｉ化合物結晶膜や、Ｓｉ結晶膜であり、Ｇｅ含有結晶膜とは、例えば、Ｇｅ結晶膜である。
ハロゲン含有ガス流入ステップは、内部に半導体基板を設置したチャンバー内にハロゲン含有ガスを流入させ、半導体基板をハロゲン含有ガスの雰囲気に曝すステップである。ここで、半導体基板は、Ｓｉ基板等のＳｉを主成分とする結晶からなる基板である。また、酸化物からなる部材は、例えば、ＳｉＯ２からなるマスク材料や、素子分離領域である。また、酸化物からなる部材は、半導体基板のＳｉ含有結晶膜が形成される面上に位置するものに限られず、その反対側の面等に位置するものも含む。
また、ハロゲン含有ガスは、Ｃｌ、Ｆ等のハロゲン、およびＳｉまたはＧｅを含むガスであり、例えば、ジクロルシラン（ＳｉＨ２Ｃｌ２）、モノクロルシラン（ＳｉＨ３Ｃｌ）、トリクロルシラン（ＳｉＨＣｌ３）、テトラクロルシラン（ＳｉＣｌ４）、テトラクロルジシラン（Ｓｉ２Ｃｌ６）、四フッ化ゲルマニウム（ＧｅＦ４）等を用いることができる。
ソースガス流入ステップは、Ｓｉ含有結晶膜またはＧｅ含有結晶膜の構成元素を含むソースガスを反応させて、半導体基板上にＳｉ含有結晶膜またはＧｅ含有結晶膜をエピタキシャル成長させるステップである。例えば、Ｓｉ含有結晶膜としてＳｉＧｅ結晶膜を成長させる場合は、ＳｉとＧｅのソースガスを用いる。Ｓｉのソースガスは、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）等を用いることができる。また、Ｇｅのソースガスは、モノゲルマン（ＧｅＨ４）、ジゲルマン（Ｇｅ２Ｈ６）、トリゲルマン（Ｇｅ３Ｈ８）等を用いることができる。
以下に、上記のＳｉ含有結晶膜またはＧｅ含有結晶膜の形成方法の具体例を示す。この具体例では、Ｓｉ含有結晶膜として、２０原子％のＧｅを含む１００ｎｍの厚さのＳｉＧｅ結晶膜を形成する。なお、本実施の形態は以下の具体例に限定されるものではない。
図１は、具体例の工程順序を示すグラフである。図中上側の折れ線は時間の経過に伴う温度条件の変化を表し、下側の両矢印線は各ガス（水素、塩化水素、ジクロルシラン、モノシラン、モノゲルマン）を流すタイミングを表す。
ここで、図中のステップＳ５〜Ｓ１０がハロゲン含有ガス流入ステップに相当し、ハロゲン含有ガスとしてジクロルシランが用いられる。また、図中のステップＳ１１〜Ｓ１５がソースガス流入ステップに相当し、Ｓｉのソースガスとしてモノシラン、Ｇｅのソースガスとしてモノゲルマンが用いられる。
この具体例においては、主面が（１００）である単結晶Ｓｉ基板を半導体基板として用いる。半導体基板上には、Ｓｉ酸化膜のパターンが形成され、半導体基板上のＳｉ酸化膜の被覆率は全体の約８３％である。なお、ＳｉＧｅ結晶膜は、半導体基板のＳｉ酸化膜に覆われていない領域上に形成される。
まず、Ｓｉ酸化膜のパターンが形成された半導体基板を６００℃に加熱された枚葉タイプのチャンバーにローディングした後、一旦真空引きし、その後、水素（Ｈ２）を２５ｓｌｍ流した状態で、圧力を１０Ｔｏｒｒに制御する。ここで、水素は、半導体基板表面の自然酸化膜の除去等のために用いられるガスであり、水素の代わりに窒素やアルゴン等を用いてもよい。
次に、チャンバー温度を８５０℃まで昇温し（ステップＳ１）、半導体基板表面の自然酸化膜を除去するために６０秒間保持する（ステップＳ２）。
次に、１８０秒間でチャンバー温度を８００℃まで降温し（ステップＳ３）、温度を安定させるために６０秒間保持する（ステップＳ４）。また、ステップ４において圧力を１５Ｔｏｒｒに上げる。
次に、ジクロルシラン（ＳｉＨ２Ｃｌ２）、塩化水素（ＨＣｌ）をそれぞれ７０ｓｃｃｍ、１２０ｓｃｃｍの流量で流し、また水素の流量を３０ｓｌｍに上げ、圧力を１０Ｔｏｒｒとして、シード膜となるＳｉ結晶膜の成膜を開始し、この状態を４０秒間保持する（ステップＳ５）。なお、この条件でのＳｉ結晶膜の成膜速度は、０．５ｎｍ／ｍｉｎ程度であり、Ｓｉ結晶膜の厚さは最終的なＳｉＧｅ結晶膜の厚さ（１００ｎｍ）と比較すると十分に薄い。ここで、塩化水素は、Ｓｉのソースガス（本具体例ではモノシラン）よりも早い段階で流し始める。これにより、Ｓｉ酸化膜等の絶縁膜上にＳｉ粒が形成されることを抑制し、露出した半導体基板表面のみに結晶膜を形成することができる。
次に、１８０秒間でチャンバー温度を７１５℃まで降温し（ステップＳ６）、温度を安定させるために６０秒間保持する（ステップＳ７）。また、ステップＳ６においてジクロルシランの流量を１００ｓｃｃｍに下げる。また、ステップＳ７において圧力を１０Ｔｏｒｒに下げる。
次に、チャンバー温度を７１５℃に保持したまま１０秒間でジクロルシランの流量を３０ｓｃｃｍに下げる（ステップＳ８）。
次に、チャンバー温度を７１５℃に保持したままモノシラン（ＳｉＨ４）を流し始め、３０秒間で１０ｓｃｃｍから５０ｓｃｃｍまで流量を上げる（ステップＳ９）。また、ステップＳ９において、ジクロルシランの供給を止める。
次に、そのままの状態で１５秒間保持した（ステップＳ１０）後、モノゲルマン（ＧｅＨ４）を５０ｓｃｃｍの流量で流し始めてＳｉＧｅ結晶膜の成長を開始し、６０秒間保持する（ステップＳ１１）。なお、このＳｉＧｅ結晶膜の成膜速度は５ｎｍ／ｍｉｎである。
次に、１３２秒間でモノゲルマンの流量を１７０ｓｃｃｍに上げ（ステップＳ１２）、２５０秒間保持する（ステップＳ１３）。
次に、１０秒間で塩化水素、モノシラン、モノゲルマンの供給を止め（ステップＳ１４）、温度を６００℃付近まで降温（ステップＳ１５）した後、チャンバーからウェーハを取り出す。
なお、Ｓｉ結晶膜を形成する場合は、例えば、上記の具体例において、モノゲルマンの使用を省けばよい。また、Ｇｅ結晶膜を形成する場合は、例えば、上記の具体例において、ハロゲン含有ガスとして四フッ化ゲルマニウム（ＧｅＦ４）等のＧｅを含むガスを用いて、かつ、モノシランの使用を省き、モノゲルマンをステップＳ９において流し始めればよい。
図２Ａ（ａ）および図２Ｂ（ａ）は、上記のＳｉ含有結晶膜の形成方法の具体例に基づいて形成したＳｉＧｅ結晶膜のＳＥＭ（Scanning Electron Microscope）写真である。また、図３Ａ（ａ）および図３Ｂ（ａ）は、比較例として用意したハロゲン含有ガス流入ステップを含まない従来の方法で形成したＳｉＧｅ結晶膜のＳＥＭ写真である。
なお、図２Ａ（ａ）および図３Ａ（ａ）は、斜め上方から上面および断面を写した写真であり、図２Ｂ（ａ）および図３Ｂ（ａ）は、側面から断面を写した写真である。また、図２Ａ（ｂ）、図２Ｂ（ｂ）、図３Ａ（ｂ）、図３Ｂ（ｂ）は、それぞれ図２Ａ（ａ）、図２Ｂ（ａ）、図３Ａ（ａ）、図３Ｂ（ａ）の輪郭を描き出したものである。
図２Ａ（ａ）、（ｂ）および図２Ｂ（ａ）、（ｂ）に示したＳｉＧｅ結晶膜１０は、単結晶Ｓｉ基板１１のＳｉ酸化膜１２に覆われていない領域上に形成されている。また、同様に、図３Ａ（ａ）、（ｂ）および図３Ｂ（ａ）、（ｂ）に示したＳｉＧｅ結晶膜２０は、単結晶Ｓｉ基板２１のＳｉ酸化膜２２に覆われていない領域上に形成されている。これらの図から、いずれの場合においても、ＳｉＧｅ結晶膜が単結晶Ｓｉ基板の表面上にのみ選択的に成長する、いわゆる選択成長が起こっていることがわかる。
図２Ａ（ａ）、（ｂ）および図２Ｂ（ａ）、（ｂ）に示されるように、ハロゲン含有ガス流入ステップを含む方法を用いて形成したＳｉＧｅ結晶膜１０の表面は凹凸がほとんどなく、平滑である。一方、図３Ａ（ａ）、（ｂ）および図３Ｂ（ａ）、（ｂ）に示されるように、ハロゲン含有ガス流入ステップを含まない方法を用いて形成したＳｉＧｅ結晶膜２０の表面は凹凸が目立つ。
図４（ａ）、（ｂ）は、比較例としての、Ｓｉ酸化膜を表面に備えた単結晶Ｓｉ基板と、その単結晶Ｓｉ基板上にハロゲン含有ガス流入ステップを含まない従来の方法を用いて形成したＳｉＧｅ結晶膜に含まれる酸素の濃度を表したＳＩＭＳ（Secondary Ion Mass Spectrometry）プロファイルである。各図の縦軸は酸素の濃度を表し、横軸はＳｉＧｅ結晶膜の表面からの単結晶Ｓｉ基板の表面に垂直な方向の深さを表す。
ここで、図４（ａ）、（ｂ）は、単結晶Ｓｉ基板上のＳｉ酸化膜の被覆率がそれぞれ８３％、９２％である場合のデータを示す。
なお、図３Ａ（ａ）、図３Ｂ（ａ）のＳＥＭ写真、および図４（ａ）、（ｂ）のＳＩＭＳプロファイルのＳｉＧｅ結晶膜は、図５に示す工程順序により形成される。この工程順序は、図１に示した本実施の形態の具体例にかかるＳｉＧｅ結晶膜の製造工程順序からジクロルシランを流すステップを省略したものに相当する。具体的には、温度を一旦安定させてジクロルシランを流すためのステップ（ステップＳ４、Ｓ５）が省略され、連続的に温度を下げるステップ（ステップＳ２３）が含まれる。また、塩化水素は、温度の下降を止めて所定の時間保持（ステップＳ２４）した後、モノシランを流し始める前に流し始める（ステップＳ２５）。これは、Ｓｉ酸化膜等の単結晶Ｓｉ基板表面以外の領域に結晶膜が形成されることを防ぐためである。なお、その他のステップは図１に示した工程順序と同様であり、ステップＳ２１、Ｓ２２は図１のステップＳ１、Ｓ２にそれぞれ対応し、ステップＳ２６〜Ｓ３３は図１のＳ８〜Ｓ１５にそれぞれ対応する。
図４（ａ）、（ｂ）に示されるように、単結晶Ｓｉ基板上のＳｉ酸化膜の被覆率が８３％、９２％の場合の単結晶Ｓｉ基板とＳｉＧｅ結晶膜の界面近傍の酸素濃度は、それぞれ約３×１０１２ａｔｏｍｓ・ｃｍ−２、約２×１０１３ａｔｏｍｓ・ｃｍ−２であり、単結晶Ｓｉ基板上のＳｉ酸化膜の被覆率が大きい方が、単結晶Ｓｉ基板とＳｉＧｅ結晶膜の界面近傍の酸素濃度が高くなる。
この結果より、Ｓｉ酸化膜に含まれる酸素が単結晶Ｓｉ基板のＳｉＧｅ結晶膜の成長の下地となる部分に不純物として混入するものと考えられる。この現象の具体的なメカニズムは明らかになっていないが、以下のようなものが考えられる。すなわち、ＨＣｌのようなガスが流されることで、Ｓｉ酸化膜表面がわずかにエッチングされ、そのエッチングされて気相中に放出された一部のＳｉ酸化膜中に含まれる酸素が、Ｓｉの露出した表面上に付着したのではないかと考えられる。なお、上記の単結晶Ｓｉ基板とＳｉＧｅ結晶膜の界面近傍の酸素濃度（ａｔｏｍｓ・ｃｍ−２）は、図４（ａ）、（ｂ）に示された単結晶Ｓｉ基板とＳｉＧｅ結晶膜の界面近傍の酸素濃度（ａｔｏｍｓ・ｃｍ−３）の値を深さ方向（単結晶Ｓｉ基板の表面に垂直な方向）に積分して求めたものである。
なお、ＳｉＧｅ結晶膜の表面付近には約１０２２ａｔｏｍｓ・ｃｍ−３の酸素が検出されているが、これは表面に吸着した酸素がＳＩＭＳ測定時のノックオンによって膜中にも存在するように見えているものである。また、Ｓｉ基板とＳｉＧｅ結晶膜との界面以外の領域にも約１０１７ｃｍ−３の酸素がほぼ均一に存在するように見えるが、これはＳＩＭＳの検出下限界がこの濃度であるために、あたかも膜中にこの濃度で酸素が存在するように見えているだけで、実際の酸素濃度はより低い値となっている。
また、単結晶Ｓｉ基板上のＳｉ酸化膜の被覆率が大きくなるに伴い、形成されるＳｉＧｅ結晶膜の表面に凹凸が増え、平滑でなくなる。これは、Ｓｉ酸化膜内から単結晶Ｓｉ基板に混入した酸素により、単結晶Ｓｉ基板とＳｉＧｅ結晶膜の結晶整合性が低下し、成長するＳｉＧｅ結晶膜に多くの欠陥が含まれるためであると考えられる。
図４（ｃ）に、参考例として、Ｓｉ酸化膜等の酸化物を備えない単結晶Ｓｉ基板上と、その単結晶Ｓｉ基板上にハロゲン含有ガス流入ステップを含まない従来の方法を用いて形成したＳｉ結晶膜に含まれる酸素の濃度を表したＳＩＭＳプロファイルを示す。
図４（ｃ）に示されるように、単結晶Ｓｉ基板とＳｉ結晶膜との界面付近に酸素濃度（ａｔｏｍｓ・ｃｍ−３）のピークが見られない。これは、単結晶Ｓｉ基板上にＳｉ酸化膜等の酸化物が存在しないため、単結晶Ｓｉ基板のＳｉ結晶膜の成長の下地となる部分に酸素が不純物としてほとんど混入しないことによるものと考えられる。
図６は、図２Ａ、２Ｂに示した、単結晶Ｓｉ基板上と、その単結晶Ｓｉ基板上にハロゲン含有ガス流入ステップを含む方法を用いて形成したＳｉＧｅ結晶膜１０に含まれる酸素の濃度を表したＳＩＭＳプロファイルである。
図６に示されるように、単結晶Ｓｉ基板の表面が８３％の被覆率でＳｉ酸化膜に覆われているにもかかわらず、単結晶Ｓｉ基板とＳｉＧｅ結晶膜との界面付近に酸素濃度（ａｔｏｍｓ・ｃｍ−３）のピークが見られない。なお、Ｓｉ基板およびＳｉＧｅ結晶膜中に約１０１８ｃｍ−３の酸素がほぼ均一に存在するように見えるが、これはバックグラウンドノイズレベルが高かったためであり、実際の酸素濃度はより低い値となっている。
以上の結果から、ハロゲン含有ガス流入ステップを含む方法を用いて形成したＳｉＧｅ結晶膜の表面が平滑であるのは、ハロゲン含有ガス流入ステップにおいて流すハロゲン含有ガス（ジクロルシラン）に、Ｓｉ酸化膜に含まれる酸素が単結晶Ｓｉ基板のＳｉＧｅ結晶膜の成長の下地となる部分に混入することを妨げる作用があるためであると考えられる。
（実施の形態の効果）
本発明の実施の形態によれば、ハロゲン含有ガス流入ステップにおいて半導体基板をハロゲン含有ガスに曝した後に、ソースガス流入ステップにおいてＳｉ含有結晶またはＧｅ含有結晶の構成元素を含むソースガスに曝すことにより、酸化物からなる部材を備えた半導体基板上にＳｉ含有結晶膜またはＧｅ含有結晶膜を形成する場合であっても、表面の平滑な結晶性の良いＳｉ含有結晶膜またはＧｅ含有結晶膜を得ることができる。
また、半導体基板の表面に酸素が導入されることを防ぐためのハロゲン含有ガスと、Ｓｉ含有結晶膜またはＧｅ含有結晶膜の構成元素を含むハロゲンを含まないソースガスとを用いることにより、Ｓｉ含有結晶膜またはＧｅ含有結晶膜の成膜速度を向上させることができる。これは、ハロゲンがエッチング性を有するため、結晶膜の成長時にハロゲンが供給されていると、結晶膜の成長が妨げられるためである。例えば、従来の方法のように、ジクロルシラン等のハロゲンを含むガスをＳｉのソースガスとして用いる場合は、結晶膜を成長させる間、ハロゲンが供給され続けることになり、半導体基板の表面に酸素が導入されることを防ぐことができる一方、結晶膜の成膜速度が大きく低下する。
また、このような従来の方法によれば、成膜速度の低下を補うために、高い温度条件下で結晶膜を成長させる必要があり、例えば、約７５０℃以下では十分な成膜速度が得られない。一方、本実施の形態によれば、例えば、約７５０℃以下においても十分な成膜速度を得ることができる。特に、本実施の形態は、従来の方法ではほとんど成膜速度を得ることのできない約７００℃以下での成膜が必要となる場合に、より効果を発揮する。
また、一般に、チャンバー内にガスを流し始める段階において、配管中に残留したメタルが成長させる結晶中に混入してしまうおそれがあるところ、本実施の形態によれば、メタル不純物をほとんど含まないＳｉ含有結晶膜またはＧｅ含有結晶膜を形成することができる。これは、ハロゲン含有ガスを用いることにより、ハロゲン化物の形でメタルを除去することができるためであると考えられる。
なお、ハロゲン含有ガス供給ステップにおいて用いるハロゲン含有ガスは、ソースガス流入ステップに移行した後に流し続けてもよく、また、ソースガス流入ステップに移行する前に供給を止めてもよい。以下に、ハロゲン含有ガスを止めるタイミングと、形成されるＳｉ含有結晶膜またはＧｅ含有結晶膜と半導体基板との界面近傍における酸素濃度の関係について述べる。
図７（ａ）、（ｂ）は、それぞれハロゲン含有ガスの供給を止めるタイミングとＳｉ含有ガスの供給を始めるタイミングの関係を表す概念図である。各図中の横軸は時間を表し、両矢印線は各ソースガスを流すタイミングを表す。
図７（ａ）は、Ｓｉ含有ガスの供給を始める前にハロゲン含有ガスの供給を止める場合の概念図である。この場合でもハロゲン含有ガスを供給することによる効果を得ることができる。ハロゲン含有ガスの供給を止めるタイミングを遅くするほど、半導体基板とＳｉ含有結晶膜との界面近傍における酸素濃度が低くなる。これは、ハロゲン含有ガスの供給を遅くすることで、ハロゲン含有ガスの、酸素が単結晶Ｓｉ基板のＳｉ含有結晶膜の成長の下地となる部分に混入することを妨げる作用が大きくなるためである。
図７（ｂ）は、Ｓｉ含有ガスの供給を始めた後にハロゲン含有ガスの供給を止める場合の概念図である。この場合、Ｓｉ含有ガスの供給を始めた時点においてもハロゲン含有ガスが供給されているため、半導体基板とＳｉ含有結晶膜との界面近傍における酸素濃度をより低く抑えることができるという点で好ましい。なお、ハロゲンがエッチング性を有するため、ハロゲン含有ガスが供給されている間は、Ｓｉ含有結晶膜の成膜速度が低下する。また、ハロゲン含有ガスとＳｉ含有ガスの組み合わせによっては、ハロゲン含有ガスの供給を止めずにＳｉ含有ガスの供給を行って結晶膜を形成すると、Ｓｉ含有結晶膜の形成に要する時間が長くなる。これは、例えば、ハロゲン含有ガスにジクロルシラン、Ｓｉ含有ガスにモノシランを用いると、これらのガスが気相中で反応して、分解しにくいモノクロルシラン等が形成されることによると考えられる。よって、図７（ｂ）に示したように、Ｓｉ含有ガスの供給を始めた後にハロゲン含有ガスの供給を止めることによって、半導体基板とＳｉ含有結晶膜との界面近傍における酸素濃度をより低く抑えるとともに、Ｓｉ含有結晶の形成に要する時間を短くし、スループットを向上させることができる。
上記の結果から、Ｓｉ含有結晶膜の表面の平滑化の観点から、ハロゲン含有ガスの供給を止めるタイミングをＳｉ含有ガスの供給を始めるタイミング以降にすることが好ましい。さらに、Ｓｉ含有結晶膜の表面の平滑化、およびＳｉ含有結晶膜の成膜速度の向上の観点から、ハロゲン含有ガスの供給を止めるタイミングをＳｉ含有ガスの供給を始めるタイミングとほぼ一致させることがより好ましい。なお、ソースガスとしてＧｅ含有ガスのみを用いてＧｅ結晶膜を形成する場合は、図７（ａ）、（ｂ）におけるＳｉ含有ガスをＧｅ含有ガスに置き換えて考えればよい。
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
本発明の実施の形態に係る半導体装置の製造工程順序を表すグラフ。 （ａ）、（ｂ）は、本発明の本実施の形態に係るＳｉＧｅ結晶膜のＳＥＭ写真およびその輪郭図。 （ａ）、（ｂ）は、本発明の本実施の形態に係るＳｉＧｅ結晶膜のＳＥＭ写真およびその輪郭図。 （ａ）、（ｂ）は、比較例としてのＳｉＧｅ結晶膜のＳＥＭ写真およびその輪郭図。 （ａ）、（ｂ）は、比較例としてのＳｉＧｅ結晶膜のＳＥＭ写真およびその輪郭図。 （ａ）、（ｂ）は、比較例としての単結晶Ｓｉ基板およびＳｉＧｅ結晶膜に含まれる酸素の濃度を表したＳＩＭＳプロファイル、（ｃ）は、比較例としての単結晶Ｓｉ基板およびＳｉ結晶膜に含まれる酸素の濃度を表したＳＩＭＳプロファイル。 比較例としてのＳｉＧｅ結晶膜の製造工程順序を表すグラフ。 本発明の本実施の形態に係る単結晶Ｓｉ基板およびＳｉＧｅ結晶膜に含まれる酸素の濃度を表したＳＩＭＳプロファイル。 （ａ）、（ｂ）は、それぞれハロゲン含有ガスの供給を止めるタイミングとＳｉ含有ガスの供給を始めるタイミングの関係を表す概念図。
符号の説明
１０、２０ ＳｉＧｅ結晶膜。 １１、２１ 単結晶Ｓｉ基板。 １２、２２ Ｓｉ酸化膜。

Claims (4)

  1. 酸化物からなる部材を備えたＳｉ単結晶基板の表面をＳｉおよびＧｅのうちの少なくともいずれか１つを含むハロゲン含有ガスに曝す工程と、
    前記Ｓｉ単結晶基板の前記表面を前記ハロゲン含有ガスに曝し始めた後、前記表面をハロゲンを含まないＳｉ含有ガスおよびハロゲンを含まないＧｅ含有ガスを含む雰囲気に曝し、前記表面にＳｉＧｅ結晶膜をエピタキシャル成長させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記Ｓｉ単結晶基板の前記表面を前記ハロゲン含有ガスに曝し終えるタイミングは、前記表面を前記Ｓｉ含有ガスに曝し始めるタイミング以降であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記Ｓｉ単結晶基板の前記表面を前記Ｓｉ含有ガスに曝し始めるタイミングは、前記表面を前記Ｇｅ含有ガスに曝し始めるタイミング以前であることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記ＳｉＧｅ結晶膜をエピタキシャル成長させる工程は、７５０℃以下の温度条件で行われることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
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JPS6016420A (ja) 1983-07-08 1985-01-28 Mitsubishi Electric Corp 選択的エピタキシヤル成長方法
JPH02102520A (ja) * 1988-10-12 1990-04-16 Hitachi Ltd 気相エピタキシヤル成長方法
JPH04324619A (ja) * 1991-04-24 1992-11-13 Oki Electric Ind Co Ltd 半導体薄膜の形成方法
JPH06333840A (ja) * 1993-05-19 1994-12-02 Oki Electric Ind Co Ltd 歪みヘテロエピタキシャル層の形成方法
JP3761918B2 (ja) 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
JP3965215B2 (ja) * 1995-03-25 2007-08-29 純一 半那 半導体基材の製造方法
US6217650B1 (en) 1998-06-16 2001-04-17 Komatsu Electronic Metals Co., Ltd. Epitaxial-wafer fabricating process
US6346732B1 (en) * 1999-05-14 2002-02-12 Kabushiki Kaisha Toshiba Semiconductor device with oxide mediated epitaxial layer
US6617226B1 (en) 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
GB2372631B (en) * 2001-02-22 2005-08-03 Mitel Semiconductor Ltd Semiconductor-on-insulator structure
US20030215570A1 (en) * 2002-05-16 2003-11-20 Applied Materials, Inc. Deposition of silicon nitride
JP3974542B2 (ja) 2003-03-17 2007-09-12 株式会社東芝 半導体基板の製造方法および半導体装置の製造方法
US7468311B2 (en) * 2003-09-30 2008-12-23 Tokyo Electron Limited Deposition of silicon-containing films from hexachlorodisilane
US7202142B2 (en) 2004-05-03 2007-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for producing low defect density strained -Si channel MOSFETS
JP4375619B2 (ja) 2004-05-26 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
DE112007001813T5 (de) * 2006-07-31 2009-07-09 Applied Materials, Inc., Santa Clara Verfahren zum Steuern der Morphologie während der Bildung einer epitaktischen Schicht
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