JP2004022581A

JP2004022581A - エピタキシャル成長による半導体の製造方法

Info

Publication number: JP2004022581A
Application number: JP2002171382A
Authority: JP
Inventors: Yoshihisa Abe; 阿部　芳久; Shunichi Suzuki; 鈴木　俊一; Hideo Nakanishi; 中西　秀夫
Original assignee: Toshiba Ceramics Co Ltd
Current assignee: Coorstek KK
Priority date: 2002-06-12
Filing date: 2002-06-12
Publication date: 2004-01-22

Abstract

【課題】Ｓｉ基板と、エピタキシャル成長させる材質との間の格子不整合の問題を解消することができる半導体の製造方法を提供する。
【解決手段】Ｓｉ基板にｃ−ＢＰの膜をバッファー層として成形し、そのバッファー層の上に３Ｃ−ＳｉＣ又はｃ−ＧａＮをエピタキシャル成長させて、半導体を製造する。また、Ｓｉ基板の上にｃ−ＢＰの膜をバッファー層として成形し、そのｃ−ＢＰの膜の上にアモルファスＳｉＣ又はＧａＮの膜を形成する。そのとき、アモルファスＳｉＣ又はＧａＮの膜を３００〜６００℃の温度で形成する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、エピタキシャル成長による半導体の製造方法に関する。
【０００２】
【従来の技術】
従来、ｃ−ＢＰ半導体の製造方法は公知である。従来のｃ−ＢＰ半導体は、Ｓｉ基板の上にｃ−ＢＰの膜をエピタキシャル成長させることにより製造されるものである。
【０００３】
他方、３Ｃ−ＳｉＣ半導体の製造方法も、公知である。３Ｃ−ＳｉＣ半導体は、Ｓｉ基板の表面を炭化水素ガスにより炭化処理した後、シランやプロパンガスなどによって３Ｃ−ＳｉＣをエピタキシャル成長させることにより製造されるものである。
【０００４】
また、短波長ＬＥＤ等に用いられるＧａＮ半導体の製造方法も、従来公知である。ＧａＮ半導体は、サファイアやＳｉ基板の表面上にＧａＮの単結晶膜をエピタキシャル成長させることにより製造されるものである。
【０００５】
【発明が解決しようとする課題】
Ｓｉ基板の表面にＳｉＣの膜をエピタキシャル成長により形成する場合、基板となるＳｉと、その上に成長させるＳｉＣとの間には格子不整合がある。そのために、ミスフィット転位による結晶欠陥が多数発生し、デバイス作成時の問題となる。
【０００６】
また、ＧａＮ膜をエピタキシャル成長させる場合は、基板となるサファイアやＳｉと、その上に成長させるＧａＮとの間に、格子不整合がある。そのために、ミスフィット転位や熱膨張差による結晶欠陥が多数発生し、デバイス作成時の問題となる。
【０００７】
【発明が解決しようとする課題】
本発明は、基板の材質と、エピタキシャル成長させる材質との間の格子不整合の問題を解消することができる、半導体の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の解決手段を例示すると、次のとおりである。
【０００９】
（１）Ｓｉ基板の表面にバッファー層（緩衝層）としてｃ−ＢＰ（立方晶リン化ホウ素）の膜をエピタキシャル成長により形成することを特徴とする半導体の製造方法。
【００１０】
（２）Ｓｉ基板の上にｃ−ＢＰ（立方晶リン化ホウ素）の膜をバッファー層として成形し、さらに、その上に３Ｃ−ＳｉＣ及び／又はｃ−ＧａＮの膜をエピタキシャル成長により形成することを特徴とする半導体の製造方法。
【００１１】
（３）Ｓｉ基板の上にｃ−ＢＰ（立方晶リン化ホウ素）の膜をバッファー層として成形し、そのｃ−ＢＰの膜の上にアモルファスＳｉＣ又はアモルファスＧａＮの膜を形成することを特徴とする半導体の製造方法。
【００１２】
（４）アモルファスＳｉＣ又はアモルファスＧａＮの膜を３００〜６００℃の温度で形成する前述の半導体の製造方法。
【００１３】
（５）減圧状態でｃ−ＢＰ（立方晶リン化ホウ素）の膜を形成することを特徴とする前述の半導体の製造方法。
【００１４】
（６）アモルファスＳｉＣ又はアモルファスＧａＮの膜の上に、さらに３Ｃ−ＳｉＣ又はｃ−ＧａＮの膜をエピタキシャル成長により形成することを特徴とする前述の半導体の製造方法。
【００１５】
【発明の実施の形態】
基板と、その上にエピタキシャル成長させる膜との間にファッバー層を介在させて、基板と膜との格子定数の違いによる結晶欠陥を抑制することは、すでに知られている。たとえば、Ｓｉ基板の表面を炭化水素ガスで炭化し、これをバッファー層としてＳｉＣを成長させることができる。しかし、この手法によると、基板中のＳｉ原子が炭化処理により基板表面に持ち去られ、Ｓｉ基板中に空孔が生じ、Ｓｉ基板が荒れてしまう現象が見られる。エピタキシャル成長は基板の結晶性を成膜層も受け継ぐために、良質な結晶を得る上で基板の荒れは避けるべきである。また、その基板の荒れはデバイス作製時の電気抵抗にもなり得る。そこで、基板の荒れをもたらさない適当な物質によるバッファー層を設けることが望まれる。
【００１６】
本発明は、このような実情を勘案して、エピタキシャル成長による半導体製造方法を改良したものである。
【００１７】
閃亜鉛鉱型結晶であるｃ−ＢＰの格子定数と、基板のＳｉの格子定数とは、格子定数と比較して１６．４％の違いがあるものの、ｃ−ＢＰは、Ｓｉ上にヘテロエピタキシャル成長できる。さらに、ｃ−ＢＰは導電性を有し、デバイス作製時に有利となる。Ｓｉ基板上にｃ−ＢＰをエピタキシャル成長させることにより、ｃ−ＢＰの格子定数に近い立方晶炭化ケイ素（３Ｃ−ＳｉＣ）の結晶がミスフィット転位を抑制した状態でヘテロエピタキシャルが可能になる。
【００１８】
ところで、ｃ−ＢＰは、Ｐを含む材料であるので、その蒸気圧の高さゆえに融点より低い温度で分解する。そのため、３Ｃ−ＳｉＣをエピタキシャル成長させる上で必要となる温度や圧力雰囲気に至るまでに、ｃ−ＢＰ表面から分解が開始し、ヘテロエピタキシャル成長をする上で障害となりやすい。本発明は、このような障害を回避できる方法を提供するものである。
【００１９】
また、サファイヤやＳｉ基板の上に成長したＧａＮは、Ｗｕｒｔｚｉｔｅ結晶であり、明確な劈開面を持たないため、レーザー素子としては使用できない。ＧａＮ単結晶は、物理的には準安定状態として、Ｓｉと同様のＺｉｎｃ−ｂｌｅｎｄ構造を持つ。したがって、Ｓｉ基板を用いて格子定数の違いによる結晶欠陥を抑制しつつ、超格子構造を形成することにより、劈開面を有するｃ−ＧａＮ単結晶膜を成長することが可能である。超格子構造を達成する方法として、格子不整合を緩和させる中間層（バッファー層）を形成することができる。
【００２０】
ｃ−ＧａＮや３Ｃ−ＳｉＣをＳｉ基板上に成長させる際に、緩衝中間層（バッファー層）としてＳｉと同じ立方晶であるｃ−ＢＰの中間層を形成する。ｃ−ＢＰの格子定数は前述の通りＳｉのそれと比較して１６．４％もの不整合が存在するにも拘わらず、Ｓｉ基板上にエピタキシャル成長する。ｃ−ＧａＮの格子定数とは僅か０．６％の不整合である。従って、ｃ−ＢＰを中間バッファー層に用いることにより、格子定数の近いｃ−ＧａＮ単結晶膜を成長させることが可能となる。
【００２１】
すでに述べたように、本発明によれば、ｃ−ＢＰがリン原子（Ｐ）を含む材料であっても、それが、融点より低い温度で分解して、その上に形成する結晶層の成長を阻害してしまうことを回避できる。この点について説明する。
【００２２】
Ｓｉ基板上にｃ−ＢＰ膜を成長させた後、有機金属原料を用いて、３００〜９００℃の低温にて、３Ｃ−ＳｉＣの単結晶膜を数ｎｍ〜１μｍ程度成長させ、次いで８００〜１１００℃の温度にてｃ−ＧａＮの結晶成長を行う。３Ｃ−ＳｉＣ単結晶膜をｃ−ＢＰ上に低温度にて成長させる。それにより、Ｓｉ基板と同じ立方晶を維持したまま、ｃ−ＢＰの分解を抑制するキャップ層として作用し、Ｓｉ基板上へのｃ−ＧａＮの成膜が達成される。３Ｃ−ＳｉＣ膜をさらに厚く形成すれば、それだけでＳｉＣ半導体として利用できる。
【００２３】
このようにして製作される結晶について電気的評価を説明すると、３Ｃ−ＳｉＣ層はｎ型を呈し、そのキャリア密度は１．０×１０^１７〜２．０×１０^２０ｃｍ^−３であり、極めて低抵抗である。
【００２４】
また、ｃ−ＢＰなどのＰを含む材料が融点より低い温度で分解して、ヘテロエピタキシャルの障害となることを回避するための別の方法を説明する。ｃ−ＢＰをエピタキシャル成長させた後、３００〜６００℃の比較的低温にてＳｉＣもしくはＧａＮのアモルファス層を１００ｎｍ以下程度の厚みをもつように成長させ、次いで基板の温度を７５０〜９００℃まで上昇させて、３Ｃ−ＳｉＣの結晶成長を行う。このように比較的低温でＳｉＣを形成することによって、ｃ−ＢＰの分解を抑制でき、良質なヘテロエピタキシャル結晶を得ることができる。このとき、低温成長層はｃ−ＢＰと雰囲気ガスに対する遮蔽膜として働いていると考えられる。３Ｃ−ＳｉＣに代えて、ｃ−ＧａＮの結晶成長を行っても同じである。
【００２５】
短波長ＬＥＤ、短波長半導体レーザー素子、高周波半導体素子などに用いられるＧａＮ単結晶膜の製造方法において、基板となるＳｉ上にＧａＮ単結晶膜をエピタキシャル成長させる際に、Ｓｉ基板上に閃亜鉛鉱型結晶のＢＰ又は３Ｃ−ＳｉＣの結晶膜をバッファー層（緩衝膜）として用いる。そうすることにより、ｃ−ＧａＮの結晶欠陥を大幅に減少させることができる。
【００２６】
本発明の好ましい１つの実施形態においては、基板の上にバッファー層を介して立方晶炭化ケイ素（３Ｃ−ＳｉＣ）をエピタキシャル成長させることにより、３Ｃ−ＳｉＣ半導体を製造する。たとえば、まず基板となるＳｉ上に立方晶リン化ホウ素（ｃ−ＢＰ）をバッファー層として成膜し、そのあと、そのバッファー層の上に３Ｃ−ＳｉＣの膜をエピタキシャル成長させる。
【００２７】
また、ｃ−ＢＰ膜の上にアモルファスＳｉＣ又はＧａＮの膜を形成することもできる。たとえば、Ｓｉ基板の上にｃ−ＢＰの膜をエピタキシャル成長により形成したあとに、そのｃ−ＢＰの膜の上にアモルファスＳｉＣ又はＧａＮの膜を形成する。そのとき、とくにアモルファスＳｉＣ又はＧａＮの成膜温度が３００〜６００℃であるのが好ましい。
【００２８】
本発明の別の好ましい実施形態においては、立方晶リン化ホウ素（ｃ−ＢＰ）といった高い蒸気圧を持つ材料をエピタキシャル成長させるときに、減圧状態にする。つまり、基板となるＳｉ上にｃ−ＢＰをエピタキシャル成長させる上で、減圧炉でも成長可能とする。そのため減圧雰囲気においてものリン（Ｐ）原料の適正分圧を保つ。例えば、ホスフィン（ＰＨ_３）の分圧が１０^０〜１０^１となるよ　うに調整する。この制御で高品質のｃ−ＢＰを得ることができる。
【００２９】
【実施例】
以下、本発明の好適な実施例を説明する。
【００３０】
実施例１
まず、図１を参照して、本発明の実施例１を説明する。矢印に従って、製造工程が順に進んでいく。
【００３１】
（１）まず、Ｓｉ基板（１００）もしくは（１１１）を水素雰囲気中で１０００℃以上加熱する。そうすることにより。基板表面の自然酸化膜を除去する。
【００３２】
（２）次に、Ｂ_２Ｈ_６及びＰＨ_３を供給して、基板を８００〜１０００℃まで昇　温して０．０７〜１μｍ程度の膜厚になるまでｃ−ＢＰの結晶成長を実施する。
【００３３】
（３）そのあと、ＰＨ_３を供給しつつ、２００〜５００℃まで降温し、ＰＨ_３の供給を停止し、モノメチルシラン（ＣＨ_３ＳｉＨ_３）を供給して、ＳｉＣの低温層を数ｎｍ〜１００ｎｍ程度成膜する。
【００３４】
（４）次は、基板温度を５００〜９００℃まで昇温し、低温層のアニールと同時に３Ｃ−ＳｉＣ単結晶膜を数ｎｍ〜１μｍ程度成膜する。
【００３５】
（５）そのあと、モノメチルシランの供給を停止し、基板の温度を８００〜１１００℃に保持し、トリメチルガリウム（（ＣＨ_３）_３Ｇａ）とメチルヒドラジン（ＣＨ_３ＮＨＮＨ_２）を供給し、ｃ−ＧａＮを１μｍ以上成膜する。
【００３６】
このように（１）〜（５）の工程を経て半導体を製造すると、ｃ−ＢＰをＳｉ基板上に成長させた後、３Ｃ−ＳｉＣの成長層を形成することで、ｃ−ＢＰ単結晶膜の分解を抑制でき、ｃ−ＧａＮの超格子成膜を得ることが出来た。
【００３７】
なお、比較のために、３Ｃ−ＳｉＣ層を成長させない、すなわち上記操作（３）から（５）を除いた条件で、ｃ−ＧａＮ結晶を成長させた。このようにＳｉＣ膜によりｃ−ＢＰ膜のキャップを行わなかったものにおいては、広範囲のｃ−ＧａＮ単結晶を成膜することが出来ず、また隣及び硼素の不純物により高品質なｃ−ＧａＮ結晶膜を得ることが出来なかった。
【００３８】
ｃ−ＢＰをキャップするためのＳｉＣ層は、１００ｎｍ以下程度の低温アモルファス層でも所望の効果が得られた。
【００３９】
ｃ−ＧａＮの成膜には、有機金属原料のほか、窒素源としてＮＨ_３でも可能で　ある。
【００４０】
実施例２
図２〜３を参照して、本発明の実施例２を説明する。
【００４１】
図２に示す所定の温度で、３Ｃ−ＳｉＣの膜をヘテロエピタキシャル成長により形成する。
【００４２】
（１）まず、基板（Ｓｉ）を水素雰囲気中で１０００℃以上加熱することにより、基板表面の自然酸化膜を除去する。
【００４３】
（２）そのあと、８００〜１０００℃まで昇温し、Ｂ_２Ｈ_６およびＰＨ３を供給　して、ｃ−ＢＰの結晶成長を行って、１μｍ程度の厚みに成膜する。
【００４４】
（３）さらに、ＰＨ_３を供給しつつ、３００〜６００℃まで降温してから、Ｐ　Ｈ_３の供給を止め、モノメチルシラン（ＣＨ_３ＳｉＨ_３）を供給し、ＳｉＣの低温　成長層を５０ｎｍ程度以下の厚みに成膜する。
【００４５】
（４）次は、７５０〜９００℃まで昇温し、モノメチルシラン（ＣＨ_３ＳｉＨ_３）を供給し、３Ｃ−ＳｉＣの結晶成長を５μｍ以上の厚みに成膜する。
【００４６】
前述の工程（１）〜（４）を経て製造されたものと比較するために、ｃ−ＢＰの結晶成長後のＳｉＣ低温成長層を設けないものを作製し、結晶性を比較検討した。
【００４７】
前述のようにＳｉ（１００）を基板として作製した結晶を、Ｘ線回折によって評価した結果を図３に示す。
【００４８】
図３からも明らかなように、ｃ−ＢＰをＳｉ基板に成長させた後、ＳｉＣの低温成長層を設けることにより、ｃ−ＢＰの変質を抑制でき、高品質なヘテロエピタキシャル結晶を得ることができた。これに対し、ＳｉＣの低温成長層を設けなかったもの（比較例）は、３Ｃ−ＳｉＣのヘテロエピタキシャルが確認できなかった。
【００４９】
実施例３
図４を参照して、本発明の実施例３を説明する。
【００５０】
Ｐ原料ガスの分圧を１０^０〜１０^１Ｔｏｒｒとなるように、炉へのＰ原料ガス流量を定める。そうすることにより、減圧雰囲気においても、ＢとＰの比が１：１の高品質なｃ−ＢＰを得る。
【００５１】
その手順の一例は、次のとおりである。
【００５２】
（１）炉の圧力を３０Ｌ／ｍｉｎの水素気流中で５０Ｔｏｒｒまで下げる。
【００５３】
（２）基板のＳｉ（１００）もしくは（１１１）を水素雰囲気中で１０００℃以上加熱することにより、基板表面の自然酸化膜を除去する。
【００５４】
（３）成長温度である８００〜１０００℃程度に設定する。
【００５５】
（４）ホスフィン（ＰＨ_３）の分圧が１０^０〜１０^１Ｔｏｒｒとなるようにホス　フィン１００％換算で３Ｌ／ｍｉｎ流し、ジボラン（Ｂ_２Ｈ_６）を１００％換算で１ｃｃ／ｍｉｎ流して、ｃ−ＢＰの低音成長層を１００ｎｍ以下の厚みに成長させる。
【００５６】
（５）Ｂ_２Ｈ_６供給を止め、ＰＨ_３を流しながら降温する。
【００５７】
このように、Ｐ原料ガスの分圧を１０^０〜１０^１Ｔｏｒｒとなるように、炉へのＰ原料ガス流量を定めることにより、減圧雰囲気においても、ＢとＰの比が１：１の高品質なｃ−ＢＰを得ることが可能となった。ついで、３Ｃ−ＳｉＣを成長させることにより、ミスフィット転位が抑制された高品位な３Ｃ−ＳｉＣ結晶を得ることができた。
【００５８】
また、ＧａＮ単結晶についても、前述の（１）〜（５）の手順で同様の実験をしたところ、同様の効果が得られた。
【図面の簡単な説明】
【図１】本発明の実施例１による半導体製造方法を示す説明図。
【図２】本発明の実施例２による半導体製造方法を示す説明図。
【図３】図２に示す製造方法で製造された半導体のＸ線回折によるＳｉＣ低温成長層の効果を示すグラフ。
【図４】本発明の実施例３による半導体製造方法を示す説明図。

Claims

Ｓｉ基板の表面にバッファー層としてｃ−ＢＰ（立方晶リン化ホウ素）の膜をエピタキシャル成長により形成することを特徴とする半導体の製造方法。
Ｓｉ基板の上にｃ−ＢＰの膜をバッファー層として形成し、さらに、その上に３Ｃ−ＳｉＣ及び／又はｃ−ＧａＮの膜をエピタキシャル成長により形成することを特徴とする半導体の製造方法。
Ｓｉ基板の上にｃ−ＢＰの膜をバッファー層として成形し、そのｃ−ＢＰの膜の上にアモルファスＳｉＣ又はアモルファスＧａＮの膜を形成することを特徴とする半導体の製造方法。
アモルファスＳｉＣ又はアモルファスＧａＮの膜を３００〜６００℃の温度で形成することを特徴とする請求項３に記載の半導体の製造方法。
減圧状態でｃ−ＢＰの膜を形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体の製造方法。
アモルファスＳｉＣ又はアモルファスＧａＮの膜の上に、さらに３Ｃ−ＳｉＣまたはｃ−ＧａＮの膜をエピタキシャル成長により形成することを特徴とする請求項３〜５のいずれか１項に記載の半導体の製造方法。