JP2009010242A - 表示装置及びその製造方法 - Google Patents
表示装置及びその製造方法 Download PDFInfo
- Publication number
- JP2009010242A JP2009010242A JP2007171501A JP2007171501A JP2009010242A JP 2009010242 A JP2009010242 A JP 2009010242A JP 2007171501 A JP2007171501 A JP 2007171501A JP 2007171501 A JP2007171501 A JP 2007171501A JP 2009010242 A JP2009010242 A JP 2009010242A
- Authority
- JP
- Japan
- Prior art keywords
- film
- display device
- insulating film
- signal wiring
- anode electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000002161 passivation Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 45
- 239000011229 interlayer Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 70
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000003990 capacitor Substances 0.000 claims description 17
- 230000005525 hole transport Effects 0.000 claims description 10
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 229910004541 SiN Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims 2
- 229920005989 resin Polymers 0.000 claims 2
- 229910052751 metal Inorganic materials 0.000 abstract description 72
- 239000002184 metal Substances 0.000 abstract description 72
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 46
- 230000008569 process Effects 0.000 abstract description 30
- 239000010408 film Substances 0.000 description 253
- 239000012535 impurity Substances 0.000 description 31
- 238000000206 photolithography Methods 0.000 description 19
- 239000010409 thin film Substances 0.000 description 12
- 238000002513 implantation Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000000926 separation method Methods 0.000 description 8
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229910052804 chromium Inorganic materials 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000012528 membrane Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000005401 electroluminescence Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/124—Insulating layers formed between TFT elements and OLED elements
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Thin Film Transistor (AREA)
- Electroluminescent Light Sources (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】有機EL表示装置形成の際の写真製版工程を削減した表示装置を提供すること。
【解決手段】本発明の一態様に係る表示装置は、絶縁性基板1上に形成されたソース表域3a/ドレイン領域3bを有する多結晶シリコン膜3と、ソース領域3a/ドレイン領域3b上に接するように形成された第一メタル膜4aと、第一メタル膜4a上に形成されたゲート絶縁膜5と、ゲート絶縁膜5上に形成されたゲート電極6aと、ゲート電極6a上に形成された層間絶縁膜7と、層間絶縁膜7を被覆するパッシベーション膜8と、パッシベーション8膜の上に形成され、層間絶縁膜7、パッシベーション膜8及びゲート絶縁膜5に貫通して設けられたコンタクトホール9を介して多結晶シリコン膜3と接続された信号配線とを備える。
【選択図】図1
【解決手段】本発明の一態様に係る表示装置は、絶縁性基板1上に形成されたソース表域3a/ドレイン領域3bを有する多結晶シリコン膜3と、ソース領域3a/ドレイン領域3b上に接するように形成された第一メタル膜4aと、第一メタル膜4a上に形成されたゲート絶縁膜5と、ゲート絶縁膜5上に形成されたゲート電極6aと、ゲート電極6a上に形成された層間絶縁膜7と、層間絶縁膜7を被覆するパッシベーション膜8と、パッシベーション8膜の上に形成され、層間絶縁膜7、パッシベーション膜8及びゲート絶縁膜5に貫通して設けられたコンタクトホール9を介して多結晶シリコン膜3と接続された信号配線とを備える。
【選択図】図1
Description
本発明は、表示装置及びその製造方法に関し、特に薄膜トランジスタを有する表示装置及びその製造方法に関する。
従来、表示装置の一種として有機EL表示装置がある。有機EL表示装置は、EL素子のような発光体を画素部に用いている。有機EL素子は、EL層と、EL層を上下から挟み込む電極を有している。有機EL表示装置は、EL層を上下から挟み込む電極同士の間に電流を流すことによってEL層を発光させるものである。薄型パネルとして近年広く用いられている液晶表示装置とは異なり、有機EL表示装置は自発光型の表示装置である。このため、有機EL表示装置は、コントラストや視野角依存性、応答速度等において、液晶表示装置よりも優れており、高性能表示装置として適用が拡大されている。
このような有機EL表示装置において、EL層に流す電流を制御するため、画素内に信号処理回路が内蔵されたアクティブ型有機EL表示装置が開発されている。EL層への電流を制御する画素信号処理回路には、非晶質シリコン(アモルファスシリコン:a−Si)薄膜や多結晶シリコン(ポリシリコン:p−Si)薄膜等の半導体膜が利用された薄膜トランジスタが用いられている。これらの薄膜トランジスタは、半導体層よりも下にゲート電極が形成された逆スタガ型や、半導体層よりも上にゲート電極が形成されたトップゲート型等の種類がある。これらの薄膜トランジスタは、表示装置の用途や性能により適宜選択される。
アクティブ型有機EL表示装置においては、多結晶シリコン膜を用いた薄膜トランジスタが広く用いられている。多結晶シリコンTFTは移動度が高く、長時間電流を流した際に発生するトランジスタの閾値電圧シフトの発生も小さい。このため、多結晶シリコン膜を用いた薄膜トランジスタは、画素信号処理回路を制御する周辺回路部にも適用されている。
ここで、従来の薄膜トランジスタの構造について図7を参照して説明する。図7は、従来の薄膜トランジスタの構造を示す概略断面図である。図7に示すように、ガラス基板等の絶縁性基板1上には、SiNやSiO2、あるいはそれらの積層膜からなるバッファ層2が形成されている。バッファ層2上には、島状にパターニングされた多結晶シリコン膜3が形成されている(第1の写真製版工程)。
多結晶シリコン膜3上には、SiO2からなるゲート絶縁膜5が形成されている。なお、ゲート絶縁膜5を形成した後、多結晶シリコン膜3からなるキャパシタ電極3dに、イオン注入法あるいはイオンドーピング法にて第一の不純物の導入が行われる(第2の写真製版工程)。
第一の不純物注入後、ゲート絶縁膜5上にゲート電極6aが形成される。ゲート電極6a形成後、多結晶シリコン膜3のソース領域3a/ドレイン領域3bとなる所定の箇所に第二及び第三の不純物導入が行われる。なお、NMOS、PMOSの各ゲート電極6aをマスクとして用いて不純物の導入を行うことで、セルフアラインにてn型ソース/ドレイン領域及びp型ソース/ドレイン領域を形成することができる。また、ゲート電極6aの加工をn型トランジスタ用ゲート電極とp型トランジスタ用ゲート電極の2回に分けて行うことにより、n型とp型のトランジスタを同一基板上に作り分けることができる(第3、第4の写真製版工程)。
また、薄膜トランジスタの信頼性向上のため、低濃度不純物領域を形成したLDD(Lightly Doped Drain)構造とする場合もある。低濃度不純物領域の形成方法にはいくつかの方法がある。一般的な形成方法としては、ゲート電極6aを形成した後、当該ゲート電極6aをマスクとして、多結晶シリコン膜に低濃度不純物により第四の不純物注入を行う。次に、ゲート電極6a上に当該ゲート電極6aより所定のはみ出しを持った状態のレジストパターンを写真製版により形成する。その後、第四の不純物注入により不純物濃度が高い第二の不純物注入を行う。そして、第二の不純物注入完了後、ゲート電極上のレジストパターンを除去することにより、ゲート電極6aよりはみ出したレジストパターン直下には低濃度不純物領域(LDD)が形成される。NMOS、PMOSともに、LDD構造とする場合には、上述のLDD形成プロセスをNMOS、PMOSそれぞれで実施すればよい(第5、第6の写真製版工程)。
多結晶シリコン膜3への不純物注入後、ゲート電極6a上には層間絶縁膜7が形成される。そして、ゲート絶縁膜5及び層間絶縁膜7にコンタクトホール9が形成される。(第7の写真製版工程)このコンタクトホール9は、多結晶シリコン層3のソース領域3a及びドレイン領域3bを露出するように形成される。これらのコンタクトホールを介してソース領域3aに接続されるソース電極、また、ドレイン領域3bに接続されるドレイン電極を含む信号配線10が形成される(第8の写真製版工程)。
層間絶縁膜7上にはSiNからなるパッシベーション膜8が形成され、薄膜トランジスタが構成される。パッシベーション膜8には、後述するアノード電極13と信号配線10とを接続するためのスルーホールが形成されている(第9の写真製版工程)。
スルーホール形成後のパッシベーション膜8上には感光性を有するアクリル樹脂あるいはポリイミド膜からなる平坦化膜11が形成され、TFT表面が平坦化されている。そして、平坦化膜11には、信号配線10に達するスルーホール上を開口するためにコンタクトホール12が形成される(第10の写真製版工程)。
平坦化膜11上にはアノード電極13が形成される。アノード電極13は、信号配線10上のパッシベーション膜8に設けられたスルーホールと、平坦化膜11に設けられたコンタクトホールを介してドレイン電極3bと接続されている。このパッシベーション膜8に設けられたスルーホールと平坦化膜11に設けられたコンタクトホールとは、別の工程にて形成される。
なお、アノード電極13形成後、EL素子を分離するための分離膜14、EL層15、カソード電極16の形成が行われるが、本発明とは直接関係しないため説明を省略する。
上記のような構造のアクティブ型有機EL表示装置は特許文献1に開示されている。特許文献1によると、アノード電極13形成までの写真製版工程は10〜11回必要であり、製造コスト削減のため、写真製版工程の削減が求められている。
特開2007−5807号公報
本発明は、このような事情を背景としてなされたものであり、本発明の目的は有機EL表示装置形成の際の写真製版工程の削減することができる表示装置及び、その製造方法を提供することである。
本発明の一態様に係る表示装置は、基板上に形成されたソース/ドレイン領域を有する半導体層と、前記ソース/ドレイン領域となる前記半導体層上に接するように形成された導電膜と、前記導電膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜を被覆するパッシベーション膜と、前記パッシベーション膜の上に形成され、前記層間絶縁膜、前記パッシベーション膜及び前記ゲート絶縁膜に貫通して設けられた第1コンタクトホールを介して前記半導体層と接続された信号配線とを備えるものである。
本発明の一態様に係る表示装置の製造方法は、基板上にソース/ドレイン領域を有する半導体層を形成し、ソース/ドレイン領域となる前記半導体層上に接するように導電膜を形成し、前記導電膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記層間絶縁膜を被覆するようにパッシベーション膜を形成し、前記層間絶縁膜、前記パッシベーション膜、前記ゲート絶縁膜に、前記半導体層の一部を露出する第1コンタクトホールを一括で形成し、前記パッシベーション膜の上に、前記第1コンタクトホールを介して前記半導体層と接続される信号配線を形成する。
本発明によれば、有機EL表示装置形成の際の写真製版工程の削減をすることができる有機EL表示装置及びその製造方法を提供することができる。
以下、本発明を適用可能な実施の形態について説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。
実施の形態1.
本発明の実施の形態1に係る有機EL表示装置について、図1を参照して説明する。図1は、本実施の形態に係る有機EL表示装置の構成を示す図である。図1に示すように、本実施の形態に係る有機EL表示装置100は、絶縁性基板1、バッファ層2、多結晶シリコン膜3、第一メタル膜4a、4b、ゲート絶縁膜5、第二メタル膜6、層間絶縁膜7、パッシベーション膜8、コンタクトホール9、第三メタル膜10、平坦化膜11、コンタクトホール12、アノード電極13、分離膜14、発光層15、カソード電極16を有している。
本発明の実施の形態1に係る有機EL表示装置について、図1を参照して説明する。図1は、本実施の形態に係る有機EL表示装置の構成を示す図である。図1に示すように、本実施の形態に係る有機EL表示装置100は、絶縁性基板1、バッファ層2、多結晶シリコン膜3、第一メタル膜4a、4b、ゲート絶縁膜5、第二メタル膜6、層間絶縁膜7、パッシベーション膜8、コンタクトホール9、第三メタル膜10、平坦化膜11、コンタクトホール12、アノード電極13、分離膜14、発光層15、カソード電極16を有している。
絶縁性基板1は、ガラス基板や石英基板等の透過性を有する基板である。絶縁性基板1上には、バッファ層2が形成されることが好ましい。バッファ層2は、絶縁性基板1から流出する不純物から後述するTFTを保護するために設けられる。バッファ層2としては、SiNやSiO2、あるいはそれらの積層膜を用いることができる。
バッファ層2上には、半導体膜である多結晶シリコン膜3が設けられる。多結晶シリコン膜3は、バッファ層2上に島状に形成されている。多結晶シリコン膜3は、ソース領域3a、ドレイン領域3b、チャネル領域3c、及びキャパシタ電極3dとなる領域を含む。
多結晶シリコン膜3のうち、ソース領域3a、ドレイン領域3b、キャパシタ電極3dの上には、導電膜が接するように形成されている。具体的には、ソース領域3a及びドレイン領域3b上には、導電膜である第一メタル膜4aが形成されている。第一メタル膜4aは、後の工程で形成されるコンタクトホール9が、多結晶シリコン膜3のソース領域3a、ドレイン領域3b突き抜けるのを防止するために設けられている。すなわち、第一メタル膜4aは、エッチングストッパの役割を果たす。また、キャパシタ電極3dの上には、導電膜である第一メタル膜4bが形成されている。このように、キャパシタ電極3d上に第一メタル膜4bが形成されているため、多結晶シリコン膜からなるキャパシタ電極3dに不純物を導入する必要がない。このため、キャパシタ電極3dに不純物の注入を行うための工程を削減することができる。なお、第一メタル膜4a、4bとしては、Mo,Cr、W、Ti等を用いることができる。
第一メタル膜4a、4bの上には、第一メタル膜4a、4b及び多結晶シリコン膜3を覆うように、ゲート絶縁膜5が形成されている。そして、ゲート絶縁膜5上には、第二メタル膜6が形成されている。第二メタル膜6は、ゲート電極6a、キャパシタ電極6bを含む。そして、第二メタル膜6上には、層間絶縁膜7が形成されている。また、層間絶縁膜7上には、層間絶縁膜を被覆するようにパッシベーション膜8が設けられている。層間絶縁膜7及びパッシベーション膜8は、SiO2、SiN、SiONのいずれか又はこれらの積層膜からなる。
パッシベーション膜8、層間絶縁膜7、ゲート絶縁膜6には、これらの膜を貫通して設けられたコンタクトホール9が設けられている。コンタクトホール9は、下層に形成されたソース領域3a、ドレイン領域3bを露出するように開口されている。パッシベーション膜8の上には、第三メタル膜10が設けられている。第三メタル膜10としては、AlやAlを主成分とする合金膜、Mo、Cr、W、Taやこれらを主成分とする合金膜、あるいはそれらの積層構造を用いることができる。第三メタル膜10は、ソース電極、ドレイン電極を含む信号配線となる。すなわち、パッシベーション膜8の上に設けられた信号配線は、パッシベーション膜8、層間絶縁膜7、及びゲート絶縁膜5に貫通して設けられたコンタクトホール9を介して、半導体層である多結晶シリコン膜3と接続されている。このように、第三メタル膜10をパッシベーション膜8の上に形成することにより、コンタクトホール9を、パッシベーション膜8、層間絶縁膜7、ゲート絶縁膜6を貫通するように、一括で形成することができる。従来、パッシベーション膜のスルーホールと、層間絶縁膜及びゲート絶縁膜に形成されるコンタクトホールとは、別々の工程で形成されていた。しかしながら、本発明によれば、パッシベーション膜8、層間絶縁膜7、及びゲート絶縁膜5を貫通するコンタクトホール9を一括で形成することができ、製造工程を削減することができる。
また、第三メタル膜10の上には、パッシベーション膜8を被覆するように、平坦化膜11が設けられている。そして、平坦化膜11には、下層の第三メタル膜10を露出させるコンタクトホール12が形成されている。また、平坦化膜11上には、当該平坦化膜11に設けられたコンタクトホール12を介して信号配線となる第三メタル膜10と接続されたアノード電極13が設けられている。そして、アノード電極の13上には、分離膜14が設けられている。分離膜14は、後述するEL素子を分離する。分離膜14には、アノード電極13を露出する開口部が設けられている。
分離膜14の開口部には、アノード電極13に接触するように発光層15が設けられている。発光層15は、例えば、図示しないホール輸送層、発光層、電子輸送層、電子注入層等の複数の層から構成される。発光層15は、アノード電極13との接触部にホール輸送層を備えている。アノード電極13は、当該ホール輸送層よりも仕事関数を大きい材料が用いられていることが好ましい。すなわち、ホール輸送層よりも仕事関数が大きいITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)からなる透明導電膜や、Pt、Au、Ir、Cr、Ag、Ni、Al及びこれらの合金等を用いることができる。これにより、アノード電極13とホール輸送層とのエネルギー障壁を低減させることができ、発光効率を向上させることが可能となる。発光層15上には、カソード電極16が設けられている。アノード電極13、発光層15、カソード電極16が積層されて、EL素子が形成される。有機EL表示装置には、複数の有機EL素子がマトリクス状に形成されている。
次に、上述のアクティブ型有機EL表示装置の製造方法について図2を参照して説明する。図2は、本実施の形態に係る有機EL表示装置の製造方法を説明するための図である。図2に示すように、まず、絶縁性基板上にアモルファスシリコンの下地膜としてSiNやSiO2、あるいはそれらの積層膜からなるバッファ層2が形成される(ステップS1)。そして、バッファ層2上に、多結晶シリコン膜3が形成される(ステップS2)。具体的には、まず、バッファ層2上に、アモルファスシリコン膜が形成される。アモルファスシリコン膜は、プラズマCVD法により、厚さ50〜70nmとなるように形成される。その後、エキシマレーザアニールあるいはYAGレーザアニール等により、アモルファスシリコン膜を溶融、冷却、固化し、多結晶シリコン膜3が得られる。その後、ドライエッチングにより多結晶シリコン膜3を島状に加工する(第1写真製版工程)。
多結晶シリコン膜3を島状に加工した後、Mo、Cr、W、Ti等の第一メタル膜4a、4bが形成される(ステップS3)。その後、トランジスタのソース領域3a/ドレイン領域3bとなる箇所及びキャパシタ電極3dとなる箇所に、第一メタル膜4a、4bが残るようにパターニングを実施する(第2写真製版工程)。
なお、上記においては、多結晶シリコン膜3のパターニングと、コンタクトメタルとなる第1メタル膜4a、4bのパターニングを別々の写真製版工程で実施しているが、ハーフトーンやグレートーンマスクを用いて1回の写真製版工程で実施することも可能である。
多結晶シリコン膜3、第一メタル膜4a、4b形成後、絶縁性基板1全面にプラズマCVD法により、ゲート絶縁膜5が形成される(ステップS4)。そして、ゲート絶縁膜5を形成した後、DCマグネトロンを用いたスパッタリング法により、ゲート電極6a、キャパシタ電極6b及び配線(不図示)を形成するための第二メタル膜6が成膜される(ステップS5)。第二メタル膜6としては、Mo、Cr、W、Al、Taやこれらを主成分とする合金膜を用いることができる。その後、第二メタル膜6のパターニングを行うことにより、ゲート電極6a、キャパシタ電極6b及び配線が得られる(第3写真製版工程)。
ゲート電極6a、キャパシタ電極6b、配線をパターニングした後、トランジスタのソース領域3a/ドレイン領域3bを形成する(ステップS6)。具体的には、イオン注入法あるいはイオンドーピング法にて、第一及び第二の不純物導入を行う。導入する不純物元素としては、P(リン)やB(ボロン)を用いることができる。不純物としてPを導入すればn型のトランジスタを形成することができ、Bを導入すればp型のトランジスタを形成することができる。また、ゲート電極6aの加工をn型トランジスタ用ゲート電極とp型トランジスタ用ゲート電極の2回に分けて行えば、n型とp型のトランジスタを同一基板上に作り分けることができる(第4写真製版工程)。
また、トランジスタの信頼性向上のため、低濃度不純物領域を形成したLDD(Lightly Doped Drain)構造とすることも可能である。低濃度不純物領域の形成方法にはいくつかの方法があるが、一般的な形成方法としては、ゲート電極6aを形成した後、当該ゲート電極6aをマスクとして、多結晶シリコン膜3に低濃度不純物により第三の不純物注入を行う。次に、ゲート電極6a上に当該ゲート電極6aより所定のはみ出しを持った状態のレジストパターンを写真製版により形成する。その後、第三の不純物注入により不純物濃度が高い第一の不純物注入を行う。そして、第一の不純物注入完了後、ゲート電極上のレジストパターンを除去することにより、ゲート電極6aよりはみ出したレジストパターン直下には低濃度不純物領域(LDD)が形成される。NMOS、PMOSともに、LDD構造とする場合には、上述のLDD形成プロセスをNMOS、PMOSそれぞれで実施すればよい(第5、第6写真製版工程)。
トランジスタのソース領域3a/ドレイン領域3bを形成した後、プラズマCVD法により、SiO2あるいはSiN等の層間絶縁膜7が形成される(ステップS7)。その後、前の工程において導入した不純物を活性化させるため、400℃以上の熱処理を行う。
熱処理を行った後、SiN等からなるパッシベーション膜8が形成される(ステップS8)。パッシベーション膜8を形成した後、ゲート絶縁膜5、層間絶縁膜7及びパッシベーション膜8を貫通するように一括でコンタクトホール9が形成される(第7写真製版工程)。そして、パッシベーション膜8上にソース電極、ドレイン電極等の信号配線となる第三メタル膜10が形成される(ステップS9)。これにより、コンタクトホール9を介して、パッシベーション膜8上に形成されたソース電極、ドレイン電極がそれぞれ多結晶シリコン膜3のソース領域3a、ドレイン領域3bに接続される(第8写真製版工程)。ソース電極、ドレイン電極となる第三メタル膜10は、DCマグネトロンを用いたスパッタリング法により成膜される。第三メタル膜10としては、AlやAlを主成分とする合金膜、Mo、Cr、W、Taやこれらを主成分とする合金膜、あるいはそれらの積層構造とすることができる。第三メタル膜の加工は、ウエットエッチング、ドライエッチングいずれでもよい。
従来技術におけるゲート絶縁膜、層間絶縁膜に形成されたコンタクトホール及びこれとは別の工程で形成されたパッシベーション膜のスルーホールは、本実施の形態においては、ゲート絶縁膜、層間絶縁膜及びパッシベーション膜に同時に形成されるコンタクトホールとなる。
本実施の形態においては、多結晶シリコン膜3のソース領域3a/ドレイン領域3bの直上には、導電膜である第一メタル膜4aが形成されている。このため、コンタクトホール9は、トランジスタのソース/ドレイン領域となる多結晶シリコン膜3直上の第一メタル膜4aの上に形成される。従来、多結晶シリコン膜の直上には導電膜は形成されていなかった。このため、コンタクトホールが多結晶シリコン膜を突き抜けてしまうことがあり、プロセスウインドウが狭かった。しかし、本発明によれば、ゲート絶縁膜5と多結晶シリコン膜3の直上に形成した第一メタル膜4aとの選択比を高く取ることができる。このため、コンタクトホール9の形成の際、多結晶シリコン膜3をコンタクトホール9が突き抜けることを防止することができる。
そして、第三メタル膜10を形成した後、TFT表面を平坦化するため、感光性を有するアクリル樹脂あるいはポリイミド膜からなる平坦化膜11が形成される(ステップS10)。この平坦化膜11は、第三メタル膜10と後述するアノード電極13とを接続するためのコンタクトホール12を形成するため、パターニングされる(第9写真製版工程)。
その後、平坦化膜11上にアノード電極13となる第四メタル膜を形成する(第10の写真製版工程)。アノード電極13は、第三メタル膜10上の平坦化膜11を開口したコンタクトホール12を介して第三メタル膜10と接続される。アノード電極13形成後、EL素子を分離するための分離膜14が形成され、EL層15、カソード電極16の形成が行われる。
以上説明したように、本発明の実施の形態1によれば、アクティブ型有機EL表示装置のアノード電極13を形成するまでの構造を9〜10回の写真製版工程で形成することができる。このように、製造工程数を削減することができるため、有機EL表示装置のコストの削減を実現することが可能となる。また、多結晶シリコン膜3へのコンタクトホール9は、多結晶シリコン膜3の直上に形成した導電膜上に形成すればよく、多結晶シリコン膜3を突き抜けることを防止することができる。このように、プロセスウインドウを広げることができるため、歩留の向上を図ることができる。
実施の形態2.
本発明の実施の形態2について、図3を参照して説明する。図3は、本実施の形態に係る有機EL表示装置の構成を示す図である。図3において、図1と同一の構成要素には同一の符号を付し説明を省略する。
本発明の実施の形態2について、図3を参照して説明する。図3は、本実施の形態に係る有機EL表示装置の構成を示す図である。図3において、図1と同一の構成要素には同一の符号を付し説明を省略する。
図3に示すように、本実施の形態においては、実施の形態1と異なり、信号配線となる第三メタル膜10が平坦化膜11上に形成される。すなわち、平坦化膜11は、第三メタル膜10と、パッシベーション膜8との間に設けられる。第三メタル膜10と多結晶シリコン膜3とを接続するためのコンタクトホール9は、ゲート絶縁膜5、層間絶縁膜7、パッシベーション膜9、平坦化膜11を貫通して設けられている。また、アノード電極13と第三メタル膜とは、平坦化膜11上で接続されている。さらに、第三メタル膜10の端部は、アノード電極13となる第四メタル膜にて覆われている。すなわち、アノード電極13は、第三メタル膜10の上面及び側面で接続される。
上述したように、実施の形態1においては、ゲート絶縁膜5、層間絶縁膜7、パッシベーション膜8を貫通するコンタクトホール9を形成した後に、信号配線等となる第三メタル膜10を形成して多結晶シリコン膜3と接続した。そして、第三メタル膜10を形成した後に平坦化膜11を形成した。本実施の形態においては、平坦化膜11に形成されるコンタクトホールの形成時に、パッシベーション膜8、層間絶縁膜7、ゲート絶縁膜5のコンタクトホールも同時に形成する。これにより、写真製版工程を1回削減することが可能となる。そして、平坦化膜11を形成した後に、第三メタル膜10が形成される。その後、第三メタル膜10の端部を覆うようにアノード電極13となる第四メタル膜を形成することにより、第三メタル膜10とアノード電極13とを接続することができる。
実施の形態3.
本発明の実施の形態3に係る有機EL表示装置について、図4を参照して説明する。図4は、本発明の実施の形態に課かる有機EL表示装置の構成を示す図である。なお、図4においては、図1と同一の構成要素には同一の符号を付し、説明を省略する。
本発明の実施の形態3に係る有機EL表示装置について、図4を参照して説明する。図4は、本発明の実施の形態に課かる有機EL表示装置の構成を示す図である。なお、図4においては、図1と同一の構成要素には同一の符号を付し、説明を省略する。
実施の形態2においては、信号配線となる第三メタル膜10とアノード電極13は異なる材料で形成され、それぞれを平坦化膜11上で接続する構造としていた。本実施の形態においては、アノード電極13は第三メタル膜10と同じ材料で形成され、第三メタル膜10から延設されている。すなわち、アノード電極13と第三メタル膜10とは、同一の工程で形成される。これにより、写真製版工程をさらに1回削減することができる。
実施の形態4.
本発明の実施の形態4に係る有機EL表示装置について、図5を参照して説明する。図5は、本実施の形態に係る有機EL表示装置の構成を示す図である。図5において、図1と同一の構成要素には同一の符号を付し、説明を省略する。
本発明の実施の形態4に係る有機EL表示装置について、図5を参照して説明する。図5は、本実施の形態に係る有機EL表示装置の構成を示す図である。図5において、図1と同一の構成要素には同一の符号を付し、説明を省略する。
図5に示すように、実施の形態3と同様に、第三メタル膜10は発光層15の下まで延設されている。アノード電極13を構成する第三メタル膜10の上には、コンタクトメタル膜13aが設けられている。従って、アノード電極13は、第三メタル膜10とコンタクトメタル膜13aが積層された構造を有する。コンタクトメタル膜13aとしては、ITOあるいはIZO等、ホール輸送層よりも仕事関数が大きい材料を用いることができる。これにより、アノード電極13とホール輸送層とのエネルギー障壁を低減させることができ、発光効率を向上させることが可能となる。
なお、ITOあるいはIZO等のコンタクトメタル膜13aは図5に示すように、発光層15の下のみであっても良いし、あるいは、図6に示すように、第三メタル膜10の全面にわたって形成しても良い。
以上説明したように、本発明によれば、製造工程数を削減することができるため、コストの削減を実現することが可能となる。また、キャパシタ電極3bの上に導電膜を形成することにより、不純物導入工程を削減することができる。また、多結晶シリコン膜3へのコンタクトホール9は、多結晶シリコン膜3の直上に形成した導電膜上に形成すればよく、多結晶シリコン膜3を突き抜けることを防止することができる。
なお、上述の実施の形態においては、有機EL表示装置の表示領域に設けられたTFTについて説明したが、これに限定されるものではない。例えば、表示領域以外にも、周辺部に設けられる駆動回路のTFTに適用することも可能である。また、他のトップゲート型のTFTを利用した表示装置においても適用することができる。
1 絶縁性基板
2 バッファ層
3 多結晶シリコン膜
3a ソース領域
3b ドレイン領域
3c チャネル領域
3d キャパシタ電極
4a、4b 第一メタル膜
5 ゲート絶縁層
6 第二メタル層
6a ゲート電極
6b キャパシタ電極
7 層間絶縁膜
8 パッシベーション膜
9 コンタクトホール
10 第三メタル層
11 平坦化膜
12 コンタクトホール
13 アノード電極
13a コンタクトメタル膜
14 分離膜
15 発光層
16 カソード電極
2 バッファ層
3 多結晶シリコン膜
3a ソース領域
3b ドレイン領域
3c チャネル領域
3d キャパシタ電極
4a、4b 第一メタル膜
5 ゲート絶縁層
6 第二メタル層
6a ゲート電極
6b キャパシタ電極
7 層間絶縁膜
8 パッシベーション膜
9 コンタクトホール
10 第三メタル層
11 平坦化膜
12 コンタクトホール
13 アノード電極
13a コンタクトメタル膜
14 分離膜
15 発光層
16 カソード電極
Claims (20)
- 基板上に形成されたソース/ドレイン領域を有する半導体層と、
前記ソース/ドレイン領域となる前記半導体層上に接するように形成された導電膜と、
前記導電膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜を被覆するパッシベーション膜と、
前記パッシベーション膜の上に形成され、前記層間絶縁膜、前記パッシベーション膜及び前記ゲート絶縁膜に貫通して設けられた第1コンタクトホールを介して前記半導体層と接続された信号配線と、
を備える表示装置。 - 前記パッシベーション膜を被覆する平坦化膜と、
前記平坦化膜上に設けられ、前記平坦化膜に設けられた第2コンタクトホールを介して前記信号配線と接続されたアノード電極とをさらに備える請求項1に記載の表示装置。 - 前記パッシベーション膜と前記信号配線との間に設けられた平坦化膜をさらに備え、
前記信号配線と前記半導体層とを接続するための前記第1コンタクトホールは、前記パッシベーション膜、前記層間絶縁膜、前記ゲート絶縁膜、前記平坦化膜に貫通して設けられている請求項1に記載の表示装置。 - 前記アノード電極と前記信号配線とは、前記平坦化膜上で接続されることを特徴とする請求項3に記載の表示装置。
- 前記アノード電極は、前記信号配線の端部を覆うように形成され、前記信号配線に接続されている請求項4に記載の表示装置。
- 前記アノード電極は、前記信号配線と同じ材料で、前記信号配線から延設されていることを特徴とする請求項4に記載の表示装置。
- 前記アノード電極の上に形成され、前記アノード電極との接触部にホール輸送層を備える発光層をさらに備え、
前記アノード電極は、前記ホール輸送層よりも仕事関数が大きいことを特徴とする請求項2〜6に記載の表示装置。 - 前記パッシベーション膜及び前記層間絶縁膜は、SiO2、SiN、SiONのいずれか又はこれらの積層膜からなる請求項1〜7のいずれか1項に記載の表示装置。
- 前記平坦化膜は樹脂膜である請求項1〜8のいずれか1項に記載の表示装置。
- 前記導電膜は、キャパシタ電極となる前記半導体層上にさらに形成されている請求項1〜9のいずれか1項に記載の表示装置。
- 基板上にソース/ドレイン領域を有する半導体層を形成し、
ソース/ドレイン領域となる前記半導体層上に接するように導電膜を形成し、
前記導電膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極上に層間絶縁膜を形成し、
前記層間絶縁膜を被覆するようにパッシベーション膜を形成し、
前記層間絶縁膜、前記パッシベーション膜、前記ゲート絶縁膜に、前記半導体層の一部を露出する第1コンタクトホールを一括で形成し、
前記パッシベーション膜の上に、前記第1コンタクトホールを介して前記半導体層と接続される信号配線を形成する表示装置の製造方法。 - 前記パッシベーション膜を被覆するように平坦化膜を形成し、
前記平坦化膜に第2コンタクトホールを形成し、
前記平坦化膜上に、前記第2コンタクトホールを介して前記信号配線と接続されるアノード電極を形成する請求項11に記載の表示装置の製造方法。 - 前記パッシベーション膜と前記信号配線との間に平坦化膜を形成し、
前記信号配線と前記半導体層とを接続するための前記第1コンタクトホールを、前記パッシベーション膜、前記層間絶縁膜、前記ゲート絶縁膜、前記平坦化膜に一括で形成する請求項11に記載の表示装置の製造方法。 - 前記アノード電極と前記信号配線とを、前記平坦化膜上で接続することを特徴とする請求項13に記載の表示装置の製造方法。
- 前記アノード電極を、前記信号配線の端部を覆うように形成して前記信号配線に接続する請求項14に記載の表示装置の製造方法。
- 前記アノード電極を、前記信号配線と同じ材料で、前記信号配線から延設して形成する請求項14に記載の表示装置の製造方法。
- 前記アノード電極の上に、前記アノード電極との接触部に当該アノード電極よりも仕事関数が小さいホール輸送層を備える発光層を形成する請求項12〜16に記載の表示装置の製造方法。
- 前記パッシベーション膜及び前記層間絶縁膜は、SiO2、SiN、SiONのいずれか又はこれらの積層膜からなる請求項11〜17のいずれか1項に記載の表示装置の製造方法。
- 前記平坦化膜は樹脂膜である請求項11〜18のいずれか1項に記載の表示装置の製造方法。
- 前記導電膜を、キャパシタ電極となる前記半導体膜上にさらに形成することを特徴とする請求項1〜9のいずれか1項に記載の表示装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007171501A JP2009010242A (ja) | 2007-06-29 | 2007-06-29 | 表示装置及びその製造方法 |
KR1020080053012A KR20090004500A (ko) | 2007-06-29 | 2008-06-05 | 표시장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007171501A JP2009010242A (ja) | 2007-06-29 | 2007-06-29 | 表示装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009010242A true JP2009010242A (ja) | 2009-01-15 |
Family
ID=40325021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007171501A Pending JP2009010242A (ja) | 2007-06-29 | 2007-06-29 | 表示装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2009010242A (ja) |
KR (1) | KR20090004500A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220006153A (ko) | 2020-07-07 | 2022-01-17 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
KR20220036416A (ko) | 2020-09-14 | 2022-03-23 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002141168A (ja) * | 2000-07-31 | 2002-05-17 | Semiconductor Energy Lab Co Ltd | 発光装置 |
JP2005285977A (ja) * | 2004-03-29 | 2005-10-13 | Seiko Epson Corp | 半導体装置、電気光学装置および電子機器 |
JP2007005807A (ja) * | 2005-06-22 | 2007-01-11 | Samsung Sdi Co Ltd | 有機電界発光素子及びその製造方法 |
CN1988164A (zh) * | 2005-12-23 | 2007-06-27 | 三菱电机株式会社 | 薄膜晶体管装置及其制造方法以及显示装置 |
-
2007
- 2007-06-29 JP JP2007171501A patent/JP2009010242A/ja active Pending
-
2008
- 2008-06-05 KR KR1020080053012A patent/KR20090004500A/ko not_active Application Discontinuation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002141168A (ja) * | 2000-07-31 | 2002-05-17 | Semiconductor Energy Lab Co Ltd | 発光装置 |
JP2005285977A (ja) * | 2004-03-29 | 2005-10-13 | Seiko Epson Corp | 半導体装置、電気光学装置および電子機器 |
JP2007005807A (ja) * | 2005-06-22 | 2007-01-11 | Samsung Sdi Co Ltd | 有機電界発光素子及びその製造方法 |
CN1988164A (zh) * | 2005-12-23 | 2007-06-27 | 三菱电机株式会社 | 薄膜晶体管装置及其制造方法以及显示装置 |
JP2007173652A (ja) * | 2005-12-23 | 2007-07-05 | Mitsubishi Electric Corp | 薄膜トランジスタ装置およびその製造方法、ならびに、該薄膜トランジスタ装置を備えた表示装置 |
Also Published As
Publication number | Publication date |
---|---|
KR20090004500A (ko) | 2009-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10580804B2 (en) | Array substrate, fabricating method therefor and display device | |
US6617203B2 (en) | Flat panel display device and method of manufacturing the same | |
JP4309362B2 (ja) | 薄膜トランジスタの製造方法 | |
KR100307456B1 (ko) | 박막 트랜지스터의 제조 방법 | |
JP5144903B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
WO2015194417A1 (ja) | 半導体装置 | |
US7227187B2 (en) | Semiconductor device and manufacturing method thereof | |
US10468533B2 (en) | Semiconductor device and method for manufacturing same | |
KR101799034B1 (ko) | 유기전계 발광소자용 기판 및 그 제조 방법 | |
JP2003273361A (ja) | 半導体装置およびその製造方法 | |
US8946008B2 (en) | Organic light emitting diode display, thin film transitor array panel, and method of manufacturing the same | |
JPWO2002095834A1 (ja) | 薄膜トランジスタ及びアクティブマトリクス型表示装置及びそれらの製造方法 | |
JP2009049244A (ja) | 液晶表示装置 | |
US7348631B2 (en) | Thin film transistor substrate and manufacturing method for the same | |
JP2008147516A (ja) | 薄膜トランジスタ及びその製造方法 | |
US7071040B2 (en) | Method of fabricating thin film transistor | |
US20050112807A1 (en) | Thin film transistor, method of fabricating the same and flat panel display using thin film transistor | |
KR100590249B1 (ko) | 유기전계 발광표시장치 및 그의 제조방법 | |
KR20180137641A (ko) | 표시 장치 및 그 제조 방법 | |
JP2001100663A (ja) | El表示装置 | |
JP2009010242A (ja) | 表示装置及びその製造方法 | |
JP2005260168A (ja) | トランジスタを備えた装置およびその製造方法 | |
JP2007157986A (ja) | トランジスタを備えた装置 | |
US20050110084A1 (en) | Thin film transistor, method of fabricating the same, and flat panel display using thin film transistor | |
US20050110090A1 (en) | Thin film transistor, method of fabricating the same, and flat panel display using the thin film transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100531 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121015 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121023 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130305 |