JP4364739B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、薄膜トランジスタを有する半導体装置およびその製造方法に関し、特に多結晶シリコン薄膜を用いた半導体装置およびその製造方法に関する。
近年、フラットパネルディスプレイとして、液晶表示装置や有機ＥＬ表示装置が用いられている。表示画素ごとに薄膜トランジスタ（ＴＦＴ）などのスイッチング（アクティブ）素子を備えたアクティブマトリクスを用いると、表示装置の機能を高めることができる。このようなアクティブマトリクス基板は、ＰＣ（パーソナルコンピュータ）、携帯電話等に広く用いられている。
ガラス基板上に薄膜トランジスタ（ＴＦＴ）を形成する場合、ガラス基板の耐熱温度の制限から、当初は非晶質シリコン層を用いていた。近年、非晶質シリコン層を多結晶化することにより、又は最初から多結晶シリコン層を堆積することにより、非晶質シリコントランジスタに較べ、移動度を大幅に向上させた高性能の多結晶シリコントランジスタが得られるようになっている。多結晶シリコン層を用いる場合、同一基板上に駆動回路を搭載することもできる。このような構成により、さらなる高性能化、低消費電力化を目指し、開発が進められている。
線状のエキシマレーザ光で、アモルファスシリコン層を走査し、多結晶化する技術が用いられている。大面積のアモルファスシリコン層の結晶化を効率的に行なうことができる。但し、得られる多結晶シリコンの粒径は小さい。
ＴＦＴの性能をさらに高度化するために、新たな結晶化技術も提案されている。連続波（ＣＷ）レーザを用い、ラテラル成長を生じさせると、より大きな結晶粒径を得る事ができると言われている。ＣＷレーザはスポット状であり、半導体層を島状に加工した後、結晶化を行なう。
液晶表示装置の駆動回路は、高速動作が望ましい、表示コントローラ、シフトレジスタを含む。高速動作が要求されるＴＦＴは、チャネル長を短くし、ＬＤＤ構造を持たないことが好ましい。このため、回路の電源電圧は小さい方が望ましい。一般的に、電源電圧を下げるには、ＴＦＴの閾値も下げる必要があり、ゲート絶縁膜を薄膜化する必要がある。
液晶表示装置の駆動回路は、高耐圧が望ましい出力バッファ、レベルシフタ、アナログスイッチも含む。これらの回路のＴＦＴは、高速動作より高耐圧を必要とする。画素用ＴＦＴも高速動作より、高耐圧を必要とする。高耐圧ＴＦＴは、所望の高電圧に耐える必要があり、従来通りのゲート絶縁膜厚やＬＤＤを有するＴＦＴ構造が望ましい。
同一のＴＦＴ構造で高速動作（低耐圧）ＴＦＴ、高耐圧ＴＦＴ両者の要求を満足することは難しい。そこで、同一基板上に２種類のＴＦＴを形成する技術が提案されている。高耐圧ＴＦＴには厚いゲート絶縁膜を形成し、高速動作（低耐圧）ＴＦＴには薄いゲート絶縁膜を形成する。
特開２００３−４５８９２号は、島状半導体層を形成した後、低耐圧ＴＦＴに適した第１ゲート絶縁層を形成し、低耐圧トランジスタにおいてはその上にゲート電極を形成し、高耐圧トランジスタ及び画素トランジスタにおいては第１ゲート絶縁層の上にさらに第２ゲート絶縁層を積層し、その上にゲート電極を形成することを提案している。低耐圧トランジスタの第１ゲート絶縁層は例えば厚さ３０ｎｍであり、第１及び第２ゲート絶縁膜の積層である高耐圧トランジスタ及び画素トランジスタのゲート絶縁層は、例えば厚さ１３０ｎｍである。
特開２００３−８６５０５号は、非晶質半導体層を島状にパターニングした後、透明基板裏面から半導体（ＬＤ）励起の固体レーザ（ＤＰＳＳレーザ）を用い、連続波（ＣＷ）レーザ光を照射して多結晶化を行う技術を提案している。この結晶化方法によれば、大きな結晶粒が実現できると説明されている。
ＴＦＴの製造工程において、不純物の活性化はエキシマレーザによるレーザアニール、または熱アニールで行われる。エキシマレ−ザアニールを用いる場合、ゲート配線として低抵抗のアルミニウム又はアルミニウム合金を用いることもできる。高い信頼性を得るためには、熱アニールがより望ましい。特に高速動作回路を専用ＴＦＴで構成した場合や、ＣＷレーザ光による結晶化を行なう場合、不純物の活性化は熱アニールが望まれる。熱アニールを行なう場合、ゲート配線としてアルミニウム又はアルミニウム合金を用いることは不適当となり、高融点金属を用いる。
特開平１１−２８１９９７号は、駆動回路用ＴＦＴは低閾値、高移動度が必要であり、画素用ＴＦＴは高閾値、低移動度が必要であると述べ、これらの要求を満たすため、ノンドープアモルファスシリコン層の一部をエッチングして薄くし、その上にＢドープドアモルファスシリコン層を積層し、結晶化を行なって、画素用ＴＦＴは、平均粒径が小さく移動度が小さい膜厚の多結晶シリコン層で形成し、駆動回路用ＴＦＴは、平均粒径が大きく移動度が大きい膜薄のＢ濃度が高い多結晶シリコン層で形成することを提案する。
本発明の目的は、表示装置の画素用ＴＦＴ、駆動回路用高速動作ＴＦＴに適した特性の異なるＴＦＴを有する半導体装置とその製造方法を提供することである。
本発明の他の目的は、高耐圧ＴＦＴと低耐圧高速動作ＴＦＴを有し、特性を改善した、半導体装置とその製造方法を提供することである。
本発明の他の目的は、高耐圧ＴＦＴと低耐圧高速動作ＴＦＴを有し、特性を改善した、半導体装置とその製造方法を提供することである。
本発明の１観点によれば、
絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第１の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、ＣＷレーザ照射で多結晶化した第２の島状多結晶シリコン層と、
前記第１の島状多結晶シリコン層上に形成され、第１および第２の絶縁層を含む積層で形成された第１のゲート絶縁膜と、
前記第２の島状多結晶シリコン層上に形成され、前記第１および第２の絶縁層のいずれか一方のみを含んで形成され、前記第１のゲート絶縁膜より低耐圧の第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、下方に第１のチャネル領域を画定する第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、下方に第２のチャネル領域を画定する第２のゲート電極と、
を有し、前記第１のチャネル領域と前記第２のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置が提供される。
絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第１の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、ＣＷレーザ照射で多結晶化した第２の島状多結晶シリコン層と、
前記第１の島状多結晶シリコン層上に形成され、第１および第２の絶縁層を含む積層で形成された第１のゲート絶縁膜と、
前記第２の島状多結晶シリコン層上に形成され、前記第１および第２の絶縁層のいずれか一方のみを含んで形成され、前記第１のゲート絶縁膜より低耐圧の第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、下方に第１のチャネル領域を画定する第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、下方に第２のチャネル領域を画定する第２のゲート電極と、
を有し、前記第１のチャネル領域と前記第２のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置が提供される。
本発明の他の観点によれば、
（ａ）絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
（ｂ）前記アモルファスシリコン層の第１の領域をエキシマレーザで多結晶化し、第１の多結晶シリコン層を形成する工程と、
（ｃ）前記アモルファスシリコン層の第２の領域をＣＷレーザで多結晶化し、第２の多結晶シリコン層を形成する工程と、
（ｄ）前記第１の多結晶シリコン層の上に第１の絶縁層と第２の絶縁層の積層を含む第１のゲート絶縁膜を形成し、その上に第１のゲート電極を形成し、その下方に第１のチャネル領域を画定する工程と、
（ｅ）前記第２の多結晶シリコン層の上に、前記第１および第２の絶縁層のいずれか一方のみを含む第２のゲート絶縁膜を形成し、その上に第２のゲート電極を形成し、その下方に第２のチャネル領域を画定する工程と、
（ｆ）前記第１の領域か、前記第２の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第１の多結晶シリコン層、第１のゲート絶縁膜、第１のゲート電極を用いて第１の薄膜トランジスタを形成し、前記第２の多結晶シリコン層、第２のゲート絶縁層、第２のゲート電極を用いて第２の薄膜トランジスタを形成する半導体装置の製造方法が提供される。
（ａ）絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
（ｂ）前記アモルファスシリコン層の第１の領域をエキシマレーザで多結晶化し、第１の多結晶シリコン層を形成する工程と、
（ｃ）前記アモルファスシリコン層の第２の領域をＣＷレーザで多結晶化し、第２の多結晶シリコン層を形成する工程と、
（ｄ）前記第１の多結晶シリコン層の上に第１の絶縁層と第２の絶縁層の積層を含む第１のゲート絶縁膜を形成し、その上に第１のゲート電極を形成し、その下方に第１のチャネル領域を画定する工程と、
（ｅ）前記第２の多結晶シリコン層の上に、前記第１および第２の絶縁層のいずれか一方のみを含む第２のゲート絶縁膜を形成し、その上に第２のゲート電極を形成し、その下方に第２のチャネル領域を画定する工程と、
（ｆ）前記第１の領域か、前記第２の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第１の多結晶シリコン層、第１のゲート絶縁膜、第１のゲート電極を用いて第１の薄膜トランジスタを形成し、前記第２の多結晶シリコン層、第２のゲート絶縁層、第２のゲート電極を用いて第２の薄膜トランジスタを形成する半導体装置の製造方法が提供される。
同一アモルファス半導体薄膜から、粒径の大きな多結晶半導体膜と、粒径の小さな多結晶半導体膜が得られ、膜厚の異なるゲート絶縁膜を用いて、低耐圧高速動作ＴＦＴと高耐圧ＴＦＴを提供することができる。選択的ドーピングを行なうことにより閾値を揃えることができる。
液晶表示装置のＴＦＴには、高速動作が望ましいＴＦＴと、画素用ＴＦＴのように高耐圧でリーク電流が低いことが望ましいＴＦＴが存在する。ＣＷレーザによる多結晶化は、選択した領域を多結晶化するのに適し、粒径が大きく、移動度は高いが、オフリーク電流も高い多結晶ＴＦＴを作成するのに適している。エキシマレーザによる多結晶化は、全面を多結晶化するのに適し、粒径が小さく、移動度は低いが、オフリーク電流も低い多結晶ＴＦＴを作成するのに適している。そこで、高速動作部はＣＷレーザで多結晶化したシリコン層でＴＦＴを作成し、高耐圧部はエキシマレーザで多結晶化したシリコン層でＴＦＴを作成することが考えられる。以下、発明者らが行なった実験とその結果を説明する。
図１Ａに示すように、ガラス基板１１の上に、厚さ５０ｎｍの窒化シリコン（ＳｉＮ）層１２と、厚さ２００ｎｍの酸化シリコン（ＳｉＯ）層１３と、ボロン（Ｂ）をドープした厚さ５０〜６０ｎｍのアモルファスシリコン層１４とを熱的化学気相堆積（ＣＶＤ）で積層した。Ｂのドープ量は、得られるＴＦＴの閾値を調整する。ＣＷレーザで多結晶化したＴＦＴを作成する領域をＡＲ２とし、エキシマレーザのみで多結晶化したＴＦＴを作成する領域をＡＲ１とする。
図１Ｂに示すように、熱アニールでアモルファスシリコン層１４の水素抜きを行なった後、エキシマレーザＥＬでアモルファスシリコン層１４の全面を多結晶化した。領域ＡＲ２にはエキシマレーザを照射しなくてもよいが、装置の性質上全面を多結晶化するほうが容易なため、領域ＡＲ２も多結晶化した。
図１Ｃに示すように、領域ＡＲ２のシリコン層１４をＣＷレーザによる多結晶化に適した蓄熱効果を示す面積の島状にパターニングし、ＣＷレーザＣＬを照射して多結晶化を行なった。領域ＡＲ２のシリコン層は、ラテラル結晶化により粒径の大きな多結晶シリコン層１４ａに変化する。
図１Ｄに示すように、多結晶シリコン層をＴＦＴを作成するのに適した形状にパターニングし、エキシマレーザにより多結晶化した島状シリコン層１４ｂ、ＣＷレーザにより多結晶化した島状シリコン層１４ｃに加工した。
図１Ｅに示すように、島状シリコン層１４ｂ、１４ｃを覆って、基板全面に、厚さ６０ｎｍのＳｉＯ層１５をＣＶＤで堆積し、その上に厚さ３００ｎｍのＡｌＮｄ合金層１６をスパッタリングなどの物理気相堆積（ＰＶＤ）で堆積し、その後ＡｌＮｄ層１６をゲート電極形状にパターニングした。
図１Ｆに示すように、ＡｌＮｄゲート電極１６をマスクとしてＳｉＯ層１５をエッチングした。下地のＳｉＯ層１３もある程度エッチングされる。ホスフィン（ＰＨ３）をソースガスとし、ゲート電極１６をマスクとして燐（Ｐ）をイオンドーピングした。なお、イオンドーピングにおいては質量分析を行わないので、同時にＨもドープされる。ゲート電極１６下にＰがドープされないチャネル領域１４ｂ、１４ｃを残し、ゲート電極両側にＰをドープした領域Ｓ／Ｄが形成される。
図１Ｇに示すように、３５０℃、２時間の熱処理で水素抜きを行なった後、２５０ｍＪ／ｃｍ２のエキシマレーザＥＬ照射により、ドープした不純物の活性化を行なった。ドープしたＰが活性化され、ｎ型ソースドレイン領域Ｓ／Ｄとなる。エキシマレーザで多結晶化したシリコン層１４ｂを用いたＴＦＴと、ＣＷレーザで多結晶化したシリコン層１４ｃを用いたＴＦＴとが形成される。
図１Ｈに示すように、ＴＦＴを覆って、基板全面上に厚さ３００ｎｍのＳｉＮ層１９をＣＶＤで成膜し、層間絶縁膜を形成した。ホトリソグラフィを用い、コンタクト孔をエッチングした。
図１Ｉに示すように、コンタクト孔を埋め込んで、厚さ５００ｎｍのＴｉ層２０をＰＶＤで成膜し、電極形状にパターニングした。このようにして、２種類のｎチャネル薄膜トランジスタＴ１，Ｔ２を有するＴＦＴ基板を作成した。
図１Ｊは、作成した薄膜トランジスタＴ１，Ｔ２のドレイン電流Ｉｄ対ゲート電圧Ｖｇ特性を測定した結果を示す。エキシマレーザで多結晶化した薄膜トランジスタＴ１の特性がｒ１であり、エキシマレーザ照射後にＣＷレーザで多結晶化した薄膜トランジスタＴ２の特性がｒ２である。エキシマレーザ照射ＴＦＴの閾値Ｖｔｈ１に較べ、ＣＷレーザ照射ＴＦＴのドレイン電流は増大し、閾値Ｖｔｈ２は、１．２Ｖプラス側にシフトしていた。Ｖｔｈ２−Ｖｔｈ１＝１．２Ｖである。エキシマレーザで多結晶化した粒径が小さい他結晶シリコンと較べ、ＣＷレーザで多結晶化した多結晶シリコン層は粒径が大きく、グレインバウンダリ等にトラップされて活性化されないＢが減少し、Ｂの活性化率が上がるため、閾値がプラス側にシフトすると考えられる。この現象は、不純物種を変えても生じるであろう。
高速動作に適したＣＷレーザ照射ＴＦＴの閾値を０Ｖに近づけると、エキシマレーザ照射ＴＦＴの閾値は負側にシフトし、ゲート電圧０Ｖでもドレイン電流が流れてしまう。このようなＴＦＴを画素用ＴＦＴに用いると、オフリーク電流が高く、電圧保持特性が劣化する。他の高耐圧ＴＦＴもオフリーク電流が増加し、消費電流が増大してしまう。
単一アモルファスシリコン層から、異なる多結晶化で粒径の大きな高速動作ＴＦＴと粒径の小さな高耐圧用ＴＦＴを作成すると、閾値に差が生じ、好適な回路動作が望めなくなることが判った。高速動作ｎチャネルＴＦＴと高耐圧ｎチャネルＴＦＴの閾値をそろえるためには、いずれか一方の領域に選択的にチャネルドープを行なうことが必要である。
図２Ａ〜４Ｎは、本発明の実施例による薄膜トランジスタ半導体装置の製造方法の主要工程と得られる半導体装置の構成を示す断面図である。駆動回路全体をＣＷレーザ照射で多結晶化したシリコン層で形成するケースＣ１と、駆動回路の高速動作部のみをＣＷレーザ照射で多結晶化したシリコン層で形成するケースＣ２とを説明する。不純物活性化をエキシマレーザで行う場合の他、熱アニールで行う場合も説明する。ケース１は駆動回路全体に対して高速動作を優先する場合に適し、ケース２は、駆動回路の高耐圧部ではリーク電流の低減を優先する場合に適する。
図２Ａに示すように、ガラス基板等の透明絶縁基板２１の上に、厚さ５０ｎｍの窒化シリコン（ＳｉＮ）層２２と、厚さ２００ｎｍの酸化シリコン（ＳｉＯ）層２３と、ボロン（Ｂ）をドープした厚さ５０〜６０ｎｍのアモルファスシリコン層２４とを熱的化学気相堆積（ＣＶＤ）で積層する。シリコン層２４にドープするＢのドーピング量は、ＣＷレーザ照射ＴＦＴの閾値を適正に制御する量である。
画素用高耐圧ｎチャネルＴＦＴを作成する領域をＰＩＸ−Ｖｈ−ｎ、駆動回路用高耐圧ｎチャネルＴＦＴを形成する領域をＤＲ−Ｖｈ−ｎ、駆動回路用高耐圧ｐチャネルＴＦＴを形成する領域をＤＲ−Ｖｈ−ｐ、駆動回路用高速動作（低耐圧）ｎチャネルＴＦＴを形成する領域をＤＲ−Ｖｌ−ｎ、駆動回路用高速動作（低耐圧）ｐチャネルＴＦＴを形成する領域をＤＲ−Ｖｌ−ｐで示す。ＰＩＸは画素、Ｖｈは高耐圧、Ｖｌは低耐圧、ｎはｎチャネル、ｐはｐチャネルを表す。
画素用高耐圧ｎチャネルＴＦＴを作成する領域をＰＩＸ−Ｖｈ−ｎ、駆動回路用高耐圧ｎチャネルＴＦＴを形成する領域をＤＲ−Ｖｈ−ｎ、駆動回路用高耐圧ｐチャネルＴＦＴを形成する領域をＤＲ−Ｖｈ−ｐ、駆動回路用高速動作（低耐圧）ｎチャネルＴＦＴを形成する領域をＤＲ−Ｖｌ−ｎ、駆動回路用高速動作（低耐圧）ｐチャネルＴＦＴを形成する領域をＤＲ−Ｖｌ−ｐで示す。ＰＩＸは画素、Ｖｈは高耐圧、Ｖｌは低耐圧、ｎはｎチャネル、ｐはｐチャネルを表す。
図２Ｂ１は、ケースＣ１の場合を示し、駆動回路部をレジストパターンＰＲ１で覆い、画素用ｎチャネル高耐圧ＴＦＴ領域ＰＩＸ−Ｖｈ−ｎにｐ型不純物をイオンドープし、エキシマ照射部ｎチャネルＴＦＴの閾値とＣＷレーザ照射部ｎチャネルＴＦＴの閾値を同等にする。例えば、閾値を１．０〜１．５Ｖプラスがわにシフトさせるのに適したドープ量１×１０１２ｃｍ−２のＢを加速電圧５ｋＶでイオンドープする。
図２Ｂ２は、ケース２の場合を示し、駆動回路の高速動作部をレジストパターンＰＲ２で覆い、画素用高耐圧ｎチャネルＴＦＴ領域ＰＩＸ−Ｖｈ−ｎと駆動回路の高耐圧領域ＤＲ−Ｖｈ−ｎ、ＤＲ−Ｖｈ−ｐにエキシマレーザ照射部の閾値をＣＷレーザ照射部の閾値と同等にするのに適した、例えば上述のドープ量のＢをイオンドープする。
図２Ｃに示すように、アニール炉により５００℃で熱アニールして、アモルファスシリコン層の水素抜きを行なった後、基板全面に３００ｍＪ／ｃｍ２のエキシマレーザＥＬ１を照射し、アモルファスシリコン層２４の全面を多結晶化する。
図２Ｄ１に示すように、ケース１の場合は、駆動回路部のシリコン層をＣＷレーザによる多結晶化に適した蓄熱効果を示す面積の島状にパターニングし、島状領域にＣＷレーザＣＬ１を走査速度２０ｃｍ／ｓｅｃ、出力８．０ｋＷで照射して多結晶化を行なう。駆動回路部のシリコン層は、ラテラル結晶化により粒径の大きな多結晶シリコン層２４ａに変化する。
図２Ｄ２に示すように、ケース２の場合は、駆動回路の高速動作部のシリコン層のみをＣＷレーザによる多結晶化に適した蓄熱効果を示す面積の島状にパターニングし、島状領域にＣＷレーザＣＬ２を照射して多結晶化を行なう。高速動作部のシリコン層は、ラテラル結晶化により粒径の大きな多結晶シリコン層２４ａに変化する。
図３Ｅに示すように、多結晶シリコン層をＴＦＴを作成するのに適した形状にパターニングし、エキシマレーザにより多結晶化した島状シリコン層２４ｂ、ＣＷレーザにより多結晶化した島状シリコン層２４ｃに加工する。
図３Ｆに示すように、島状シリコン層２４ｂ、２４ｃを覆って、基板全面に、厚さ３０ｎｍの第１のＳｉＯ層２５をＣＶＤで堆積し、その上に厚さ３００ｎｍの第１のＡｌＮｄ合金層２６をスパッタリングなどの物理気相堆積（ＰＶＤ）で堆積し、その後高速動作部のＡｌＮｄ層２６をゲート電極形状にパターニングする。その他の領域のＡｌＮｄ層２６は除去する。
図３Ｇに示すように、基板全面に厚さ８０ｎｍの第２のＳｉＯ層２７をＣＶＤで堆積し、その上に厚さ３００ｎｍの第２のＡｌＮｄ合金層２８をスパッタリングなどの物理気相堆積（ＰＶＤ）で堆積する。その後高耐圧ＴＦＴ部の第２のＡｌＮｄ層２８をゲート電極形状にパターニングする。その他の領域の第２のＡｌＮｄ層２８は除去する。
図３Ｈに示すように、高耐圧部のゲート電極２８両側のＬＤＤ部を覆うレジストマスクＰＲ３を形成し、第２のＳｉＯ層２７、第１のＳｉＯ層２５を一括エッチングする。
図３Ｉに示すように、高耐圧部ではＬＤＤ領域を画定する張り出し部を有するゲート絶縁膜がパターニングされる。高速動作部では、ＬＤＤ形成用張り出し部はなく、ゲート電極２６側壁上に、第２のＳｉＯ層のサイドウォール２７ｓが残る。
図３Ｉに示すように、高耐圧部ではＬＤＤ領域を画定する張り出し部を有するゲート絶縁膜がパターニングされる。高速動作部では、ＬＤＤ形成用張り出し部はなく、ゲート電極２６側壁上に、第２のＳｉＯ層のサイドウォール２７ｓが残る。
図３Ｊに示すように、ｐチャネルＴＦＴ部を覆うレジストパターンＰＲ４を形成し、ホスフィン（ＰＨ３）を用い、レジストパターンＰＲ４とｎチャネルＴＦＴのゲート電極とをマスクとして、燐（Ｐ）をイオンドーピングする。ゲート電極２６、２８下にＰがドープされないチャネル領域２４ｂ、２４ｃを残し、ゲート絶縁膜両外側にＰを高濃度にドープした領域Ｓ／Ｄが形成される。高耐圧部ではゲート絶縁膜の外側に高濃度不順物がドープされ、ゲート電極から張り出したゲート絶縁膜下に低濃度不純物がドープされたＬＤＤ領域が形成される。高速動作部では、サイドウォール状の第２のＳｉＯ層２７ｓ下にオフセット領域が形成される。ＬＤＤ領域は、リーク電流低減に有効である。イオンドーピングは、例えば、コンタクト部に高濃度の不純物をドーピングするのに適した低電圧で高濃度の不純物をドーピングし、次に照らす上に張り出したゲート絶縁膜を貫通して、その下のシリコン層に不純物をドープできる高電圧で低濃度の不純物をド−プする。
図３Ｋに示すように、ｎチャネルＴＦＴ部を覆うレジストパターンＰＲ５を形成し、レジストパターンＰＲ５とｐチャネルＴＦＴのゲート電極とをマスクとして、Ｂをイオンドーピングする。ゲート電極２６、２８下にＢがドープされないチャネル領域を残し、ゲート絶縁膜両外側にＢを高濃度にドープした領域Ｓ／Ｄが形成される。高耐圧部ではゲート絶縁膜の外側に高濃度不順物がドープされ、ゲート電極から張り出したゲート絶縁膜下に低濃度不純物がドープされたＬＤＤ領域が形成される。高速動作部では、第２のＳｉＯ層のサイドウォール２７ｓ下にオフセット領域が形成される。
図４Ｌ１に示すように、３５０℃、２時間の熱処理で水素抜きを行なった後、２５０ｍＪ／ｃｍ２のエキシマレーザＥＬ２により、ドープした不純物の活性化を行なう。ドープした不純物が活性化され、ソースドレイン領域Ｓ／Ｄ、ＬＤＤ部を形成する。
図４Ｌ２に示すように、エキシマレーザによる活性化に代え、熱アニールＴｈにより活性化を行なうこともできる。この場合は、ゲート電極２６，２８をＡｌＮｄ合金ではなく、Ｍｏなどの高融点金属で形成する。
このようにして、エキシマレーザで多結晶化したシリコン層１４ｂを用いたＴＦＴと、ＣＷレーザで多結晶化したシリコン層１４ｃを用いたＴＦＴとが形成される。
図４Ｍに示すように、ＴＦＴを覆って、基板全面上に厚さ３００ｎｍのＳｉＮ層２９をＣＶＤで成膜し、層間絶縁膜を形成する。ホトリソグラフィを用い、コンタクト孔をエッチングする。
図４Ｍに示すように、ＴＦＴを覆って、基板全面上に厚さ３００ｎｍのＳｉＮ層２９をＣＶＤで成膜し、層間絶縁膜を形成する。ホトリソグラフィを用い、コンタクト孔をエッチングする。
図４Ｎに示すように、コンタクト孔を埋め込んで、厚さ５００ｎｍのＴｉ層３０をＰＶＤで成膜し、電極形状にパターニングする。このようにして、５種類の薄膜トランジスタを有するＴＦＴ基板を作成する。
図４Ｏに示すように、ＳｉＮ層３１を堆積して、層間絶縁膜を形成し、コンタクト孔をエッチングする。透明電極であるインヂウム−錫酸化膜（ＩＴＯ）を堆積し、パターニングして画素電極３２を形成する。表面上に有機系樹脂を塗布して保護膜３３を形成する。このようにして、液晶表示装置のＴＦＴ基板が形成される。
上述の実施例においては、エキシマレーザ多結晶化領域に選択的にｐ型不純物をドープした。ＣＷレーザ多結晶化領域に選択的にｎ型不純物をドープして閾値を調整してもよい。
図５Ａに示すように、図２Ａの工程同様に、ガラス基板等の透明絶縁基板２１の上に、厚さ５０ｎｍの窒化シリコン（ＳｉＮ）層２２と、厚さ２００ｎｍの酸化シリコン（ＳｉＯ）層２３と、ボロン（Ｂ）をドープした厚さ５０〜６０ｎｍのアモルファスシリコン層２４とを熱的化学気相堆積（ＣＶＤ）で積層する。シリコン層２４にドープするＢのドーピング量は、エキシマレーザ照射ＴＦＴの閾値を適正に制御する量である。
図５Ｂ１は、ケースＣ１の場合を示し、画素ＴＦＴ領域をレジストパターンＰＲ１ａで覆い、駆動回路部にｎ型不純物Ｐをイオンドープし、ＣＷレーザ照射部ＴＦＴの閾値とエキシマレーザ照射ＴＦＴの閾値を同等にする。例えば、閾値を１．０〜１．５Ｖマイナス側にシフトさせるのに適したＰをドーズ量５×１０１１ｃｍ−２、加速電圧１０ｋＶでドープでイオンドープする。
図５Ｂ２は、ケース２の場合を示し、画素用ＴＦＴ部と駆動回路の高耐圧部をレジストパターンＰＲ２ａで覆い、駆動回路高速動作部ＤＲ−Ｖｌ−ｎ、ＤＲ−Ｖｌ−ｐにＣＷレーザ照射部の閾値をエキシマレーザ照射部の閾値と同等にするのに適した、例えば上述のドープ量のＰをイオンドープする。その後、図２Ｃ以下に示した工程を行い、液晶表示装置用ＴＦＴ基板を完成する。
上述の実施例においては、選択的チャネルドープのためレジストマスクを１枚用いた。レジストマスクを用いず、選択的チャネルドーピングを行なうこともできる。
図６Ａ〜６Ｇは、駆動回路の高速動作部のみをＣＷレーザによって多結晶化したシリコン層で形成する他の実施例を示す。図６Ａは、図２Ａと同様であり、ガラス基板等の透明絶縁基板２１の上に、厚さ５０ｎｍの窒化シリコン（ＳｉＮ）層２２と、厚さ２００ｎｍの酸化シリコン（ＳｉＯ）層２３と、ボロン（Ｂ）をドープした厚さ５０〜６０ｎｍのアモルファスシリコン層２４とを熱的化学気相堆積（ＣＶＤ）で積層する。シリコン層２４にドープするＢのドーピング量は、ＣＷレーザ照射ＴＦＴの閾値を適正に制御する量である。
図６Ａ〜６Ｇは、駆動回路の高速動作部のみをＣＷレーザによって多結晶化したシリコン層で形成する他の実施例を示す。図６Ａは、図２Ａと同様であり、ガラス基板等の透明絶縁基板２１の上に、厚さ５０ｎｍの窒化シリコン（ＳｉＮ）層２２と、厚さ２００ｎｍの酸化シリコン（ＳｉＯ）層２３と、ボロン（Ｂ）をドープした厚さ５０〜６０ｎｍのアモルファスシリコン層２４とを熱的化学気相堆積（ＣＶＤ）で積層する。シリコン層２４にドープするＢのドーピング量は、ＣＷレーザ照射ＴＦＴの閾値を適正に制御する量である。
図６Ｂは、図２Ｃと同様の工程を示し、選択的ドーピングを行なっていないアモルファスシリコン層２４に対し、アニール炉中５００℃で熱アニールして、アモルファスシリコン層の水素抜きを行なった後、基板全面に３００ｍＪ／ｃｍ２のエキシマレーザＥＬ１を照射し、アモルファスシリコン層２４の全面を多結晶化する。
図６Ｃは、図２Ｄ２同様の工程であり、駆動回路の高速動作部のシリコン層のみをＣＷレーザによる多結晶化に適した蓄熱効果を示す面積の島状にパターニングし、島状領域にＣＷレーザＣＬ２を照射して多結晶化を行なう。高速動作部のシリコン層は、ラテラル結晶化により粒径の大きな多結晶シリコン層２４ａに変化する。
図６Ｄは、図３Ｅ同様の工程であり、多結晶シリコン層をＴＦＴを作成するのに適した形状にパターニングし、エキシマレーザにより多結晶化した島状シリコン層２４ｂ、ＣＷレーザにより多結晶化した島状シリコン層２４ｃに加工する。
図６Ｅは、図３Ｆ同様の工程を示し、島状シリコン層２４ｂ、２４ｃを覆って、基板全面に、厚さ３０ｎｍの第１のＳｉＯ層２５をＣＶＤで堆積し、その上に厚さ３００ｎｍの第１のＡｌＮｄ合金層２６をスパッタリングなどの物理気相堆積（ＰＶＤ）で堆積し、その後高速動作部のＡｌＮｄ層２６をゲート電極形状にパターニングする。その他の領域のＡｌＮｄ層２６は除去する。
図６Ｆに示すように、駆動回路の高速動作部のゲート電極２６をマスクとして利用し、画素用高耐圧ｎチャネルＴＦＴ領域ＰＩＸ−Ｖｈ−ｎと駆動回路の高耐圧領域ＤＲ−Ｖｈ−ｎ、ＤＲ−Ｖｈ−ｐにエキシマレーザ照射部の閾値をＣＷレーザ照射部の閾値と同等にするのに適した、ドープ量のＢを第１の酸化シリコン層２５を介してイオンドープする。駆動回路の高速動作部のチャネル領域は、ゲート電極２６で覆われているので、ドープされない。
図６Ｇは、図３Ｇと同様の工程を示し、基板全面に厚さ８０ｎｍの第２のＳｉＯ層２７をＣＶＤで堆積し、その上に厚さ３００ｎｍの第２のＡｌＮｄ合金層２８をスパッタリングなどの物理気相堆積（ＰＶＤ）で堆積する。その後高耐圧ＴＦＴ部の第２のＡｌＮｄ層２８をゲート電極形状にパターニングする。その他の領域の第２のＡｌＮｄ層２８は除去する。このようにして、図３Ｇと同様の構成を得る。その後は、図３Ｈ以下の工程を行えばよい。なお、図６Ａ〜６Ｇの実施例において、不純物の活性化をエキシマレーザで行なっても熱アニールで行なってもよいことは、図２Ａ〜４Ｏの実施例同様である。
図７Ａ〜７Ｄは、ゲート絶縁膜を利用して選択的チャネルドープを行なう実施例を示す。図７Ａ〜７Ｄは、図６Ａ〜６Ｄと同様の工程を示す。
図７Ｅに示すように、島状多結晶シリコン領域を覆って、基板表面に第１の酸化シリコン層２５を、例えば厚さ３０ｎｍＣＶＤで堆積する。その上にゲート電極と、その両側のＬＤＤ部に対応するレジストパターンＰＲ６を形成し、このレジストパターンＰＲ６をマスクとして、第１の酸化シリコン層２５をエッチングしてＬＤＤ部用張り出し部を有するゲート絶縁膜を形成する。その後、レジストパターンＰＲ６は除去する。
図７Ｅに示すように、島状多結晶シリコン領域を覆って、基板表面に第１の酸化シリコン層２５を、例えば厚さ３０ｎｍＣＶＤで堆積する。その上にゲート電極と、その両側のＬＤＤ部に対応するレジストパターンＰＲ６を形成し、このレジストパターンＰＲ６をマスクとして、第１の酸化シリコン層２５をエッチングしてＬＤＤ部用張り出し部を有するゲート絶縁膜を形成する。その後、レジストパターンＰＲ６は除去する。
図７Ｆに示すように、露出している多結晶シリコン層は貫通し、上にゲート絶縁膜が形成されている部分では、ゲート絶縁膜を貫通した後その下の多結晶シリコン層で止まる条件で、エキシマレーザ照射部の閾値をＣＷレーザ照射部の閾値と同等にするｐ型不純物のドーピングを行なう。例えば、閾値を１．０〜１．５Ｖプラス側にシフトするのに適した量、１×１０１２ｃｍ−２のＢを加速電圧２０ｋＶでイオンドーピングする。この条件下でのＢの飛程はＳｉ中で６６ｎｍ、酸化シリコン中で６２ｎｍと言われている。厚さ５０ｎｍのシリコン層は貫通し、厚さ３０ｎｍの酸化シリコン層の下に厚さ５０ｎｍのシリコン層がある場合は、酸化シリコン層は貫通するがシリコン層内に留まる。従って、画素用ＴＦＴと駆動回路の高耐圧部では、チャネル領域にＢがドープされる。上に第１の酸化シリコン層２５が存在しない活性層にはＢがドープされない。
別の方法として、ＣＷレーザ照射部の閾値をエキシマレーザ照射部の閾値と同等にするｎ型不純物をＣＷレーザ照射部にイオンドープしてもよい。例えば、閾値を１．０〜１．５Ｖマイナス側にシフトするのに適した量、５×１０１１ｃｍ−２のＰを加速電圧１０ｋＶでイオンドープする。この条件では、Ｐイオンは厚さ３０ｎｍの酸化シリコン層は突き抜けず、露出しているシリコン層の表面にのみドープされる。高耐圧部のチャネル領域（およびＬＤＤ領域）上には酸化シリコン層が存在するため、Ｐがドープされず、高速動作部のシリコン層は露出しているため、チャネルドーピングがなされる。なお、この場合は、アモルファスシリコン層のＢドープ量はエキシマレーザ照射部の閾値制御に適した値とする。
図７Ｇに示すように、基板全面に第２の酸化シリコン層２７を堆積し、ＡｌＮｄ合金層を堆積し、ＡｌＮｄ層をパターニングすることによりゲート電極２８を形成する。その後、図３Ｈ以下の工程を行い、液晶表示装置用ＴＦＴ基板を完成する。
図８は、アクティブマトリクス基板の構成例を示す。ガラス基板等の絶縁性透明基板ＳＵＢの上に、表示を行う表示領域ＤＡと周辺回路を形成する周辺回路領域ＰＨが画定されている。表示領域ＤＡにおいては、複数の走査用ゲート配線（バスライン）ＧＬが行（横）方向に延在し、画像データ供給用の複数の画像データ配線（バスライン）ＤＬが列（縦）方向に延在する。
走査用ゲート配線ＧＬと画像データ配線ＤＬとの各交点に、薄膜トランジスタＴＦＴが接続され、薄膜トランジスタの出力端子はＩＴＯ等の透明電極で形成される画素電極ＰＸに接続されている。さらに、各画素電極ＰＸに補助容量ＳＣが接続される。補助容量ＳＣの他の電極は、一定電位の補助容量配線（バスライン）ＳＣＬに接続される。図の構成においては、補助容量配線ＳＣＬは行方向に延在するが、列方向に延在する構成とすることもできる。
周辺回路領域ＰＨには、走査用ゲート配線に供給する走査信号群を発生させるためのゲートドライバＧＤ、画像データ配線に供給する画像データを供給するためのデータドライバＤＤ、及び外部より制御信号ＣＳを受け、ゲートドライバＧＤおよびデータドライバＤＤを制御する表示コントローラＤＣが形成されている。ゲートドライバＧＤは、シフトレジスタＳＲ１、レベルシフタＬＳ１、出力バッファＯＢ等を含む。データドライバＤＤは、シフトレジスタＳＲ２、レベルシフタＬＳ２、アナログスイッチＡＳ等を含む。さらに、外部より基準電圧ＶＬ、ＶＨ及び画像信号ＩＤが供給される。
周辺回路を集積化したアクティブマトリクス基板において、表示コントローラＤＣ、シフトレジスタＳＲ１、ＳＲ２は比較的高速動作を行なうことが要求され、上述の高速動作ＴＦＴで形成する。レベルシフタＬＳ１、ＬＳ２、出力バッファＯＢ、アナログスイッチＡＳは、比較的高電圧で動作する高耐圧であることが要求される。
表示エリアにおいて用いられるスイッチング用薄膜トランジスタ（ＴＦＴ）は、比較的高耐圧が要求される。駆動回路用高耐圧ＴＦＴち画素ＴＦＴとは、上述の高耐圧ＴＦＴで形成する。表示エリアＤＡのＴＦＴはｎチャネルＴＦＴのみで作成しても、周辺回路ＰＨはＣＭＯＳ回路で構成することが好ましい。従って、ｎチャネルＴＦＴの他、ｐチャネルＴＦＴも作成する。多結晶シリコンを用いた表示装置用回路の場合、補助容量は一般的にＭＯＳ容量を用いる。
図９Ａは、液晶表示装置の構成例を示す。アクティブマトリクス基板２０１は、表示領域ＤＡと周辺回路領域ＰＨを有し、表示領域ＤＡには走査用ゲート配線ＧＬ、補助容量バスラインＳＣＬ、データ配線ＤＬ及び画素構造が形成されている。周辺回路領域ＰＨには、ゲート制御回路ＧＤ、データ制御回路ＤＤが形成されている。対向基板２０２には、画素領域に対応するカラーフィルタ２０３及び全画素共通のコモン電極２０４が形成されている。カラーフィルタ基板２０２とアクティブマトリクス基板２０１との間には、液晶層２０５が挟持される。
図９Ｂは、有機ＥＬパネルの構成例を示す。アクティブマトリクス基板２０１は、上述の実施例同様、ガラス基板上に走査用ゲート配線、データ配線、薄膜ＴＦＴ等が形成されている。各画素領域において、ＴＦＴのソースが例えばＩＴＯで形成されるアノード２１１に接続される。アノード２１１の上に、正孔輸送層２１２、発光層２１３、電子輸送層２１４、アルミニウム等で形成されたカソード２１５が積層され、有機ＥＬ素子構造を形成している。有機ＥＬ素子から発光した光は、下方に向かい、アクティブマトリクス基板２０１のガラス基板から外部に出射する。有機ＥＬ素子の上方は、シール材２２０によって覆われる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば例示された材料，厚さなどは、例示であり，設計に応じ種々変更することができる。ガラス基板に代え、石英基板等の透明絶縁基板を用いてもよい。ゲート電極層として、導電性、耐熱性の条件を満たす金属層を用いることができる。ｐ型不純物、ｎ型不純物として、Ｂ．Ｐの他Ｓｂ，Ａｓなど他の不純物を用いることもできる。ゲート絶縁膜は酸化シリコン層以外の絶縁層で形成してもよい。例えば、酸化窒化シリコン層、窒化シリコン層、有機絶縁層等を用いることも可能であろう。その他，種々の変更、改良、組合わせが可能なことは当業者に自明であろう。以下、本発明の特徴を付記する。
（付記１）（１）
絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第１の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、ＣＷレーザ照射で多結晶化した第２の島状多結晶シリコン層と、
前記第１の島状多結晶シリコン層上に形成され、第１および第２の絶縁層を含む積層で形成された第１のゲート絶縁膜と、
前記第２の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第１および第２の絶縁層のいずれか一方を含んで形成され、前記第１のゲート絶縁膜より低耐圧の第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、下方に第１のチャネル領域を画定する第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、下方に第２のチャネル領域を画定する第２のゲート電極と、
を有し、前記第１のチャネル領域と前記第２のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置。
絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第１の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、ＣＷレーザ照射で多結晶化した第２の島状多結晶シリコン層と、
前記第１の島状多結晶シリコン層上に形成され、第１および第２の絶縁層を含む積層で形成された第１のゲート絶縁膜と、
前記第２の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第１および第２の絶縁層のいずれか一方を含んで形成され、前記第１のゲート絶縁膜より低耐圧の第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、下方に第１のチャネル領域を画定する第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、下方に第２のチャネル領域を画定する第２のゲート電極と、
を有し、前記第１のチャネル領域と前記第２のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置。
（付記２）（２）
前記絶縁性基板がガラス基板であり、前記アモルファスシリコン層がｐ型不純物をドープされた層であり、前記第２の島状多結晶シリコン層が前記第１の島状多結晶シリコン層より大きな粒径の多結晶シリコンで構成され、前記第１の島状多結晶シリコン層、第１のゲート絶縁膜、第１のゲート電極が第１のｎチャネル薄膜トランジスタを構成し、前記第２の島状多結晶シリコン層、第２のゲート絶縁膜、第２のゲート電極が第２のｎチャネル薄膜トランジスタを構成する付記１記載の半導体装置。
前記絶縁性基板がガラス基板であり、前記アモルファスシリコン層がｐ型不純物をドープされた層であり、前記第２の島状多結晶シリコン層が前記第１の島状多結晶シリコン層より大きな粒径の多結晶シリコンで構成され、前記第１の島状多結晶シリコン層、第１のゲート絶縁膜、第１のゲート電極が第１のｎチャネル薄膜トランジスタを構成し、前記第２の島状多結晶シリコン層、第２のゲート絶縁膜、第２のゲート電極が第２のｎチャネル薄膜トランジスタを構成する付記１記載の半導体装置。
（付記３）
前記第１のチャネル領域がさらに選択的にｐ型不純物をドープされているか、前記第２のチャネル領域がさらに選択的にｎ型不純物をドープされている付記２記載の半導体装置。
前記第１のチャネル領域がさらに選択的にｐ型不純物をドープされているか、前記第２のチャネル領域がさらに選択的にｎ型不純物をドープされている付記２記載の半導体装置。
（付記４）（３）
絶縁性基板と、
前記絶縁性基板の表示領域上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第１の島状多結晶シリコン層と、
前記絶縁性基板の周辺部上方に配置され、前記アモルファスシリコン層を出発材料とし、ＣＷレーザ照射で多結晶化した第２の島状多結晶シリコン層と、
前記第１の島状多結晶シリコン層上に形成され、第１および第２の絶縁層を含む積層で形成された第１のゲート絶縁膜と、
前記第２の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第１および第２の絶縁層のいずれか一方を含んで形成され、前記第１のゲート絶縁膜より低耐圧の第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、下方に第１のチャネル領域を画定する第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、下方に第２のチャネル領域を画定する第２のゲート電極と、
前記第１の多結晶シリコン層に電気的に接続された画素電極と、
を有し、前記第１のチャネル領域と前記第２のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有するＴＦＴ基板と、
前記ＴＦＴ基板と対向配置されたカラーフィルタ基板と、
前記ＴＦＴ基板と前記カラーフィルタ基板に挟持された液晶層と、
を有する液晶表示装置。
絶縁性基板と、
前記絶縁性基板の表示領域上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第１の島状多結晶シリコン層と、
前記絶縁性基板の周辺部上方に配置され、前記アモルファスシリコン層を出発材料とし、ＣＷレーザ照射で多結晶化した第２の島状多結晶シリコン層と、
前記第１の島状多結晶シリコン層上に形成され、第１および第２の絶縁層を含む積層で形成された第１のゲート絶縁膜と、
前記第２の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第１および第２の絶縁層のいずれか一方を含んで形成され、前記第１のゲート絶縁膜より低耐圧の第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、下方に第１のチャネル領域を画定する第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、下方に第２のチャネル領域を画定する第２のゲート電極と、
前記第１の多結晶シリコン層に電気的に接続された画素電極と、
を有し、前記第１のチャネル領域と前記第２のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有するＴＦＴ基板と、
前記ＴＦＴ基板と対向配置されたカラーフィルタ基板と、
前記ＴＦＴ基板と前記カラーフィルタ基板に挟持された液晶層と、
を有する液晶表示装置。
（付記５）（４）
（ａ）絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
（ｂ）前記アモルファスシリコン層の第１の領域をエキシマレーザで多結晶化し、第１の多結晶シリコン層を形成する工程と、
（ｃ）前記アモルファスシリコン層の第２の領域をＣＷレーザで多結晶化し、第２の多結晶シリコン層を形成する工程と、
（ｄ）前記第１の多結晶シリコン層の上に第１の絶縁層と第２の絶縁層の積層を含む第１のゲート絶縁膜を形成し、その上に第１のゲート電極を形成し、その下方に第１のチャネル領域を画定する工程と、
（ｅ）前記第２の多結晶シリコン層の上に、前記第１および第２の絶縁層のいずれか一方のみを含む第２のゲート絶縁膜を形成し、その上に第２のゲート電極を形成し、その下方に第２のチャネル領域を画定する工程と、
（ｆ）前記第１の領域か、前記第２の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第１の多結晶シリコン層、第１のゲート絶縁膜、第１のゲート電極を用いて第１の薄膜トランジスタを形成し、前記第２の多結晶シリコン層、第２のゲート絶縁層、第２のゲート電極を用いて第２の薄膜トランジスタを形成する半導体装置の製造方法。
（ａ）絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
（ｂ）前記アモルファスシリコン層の第１の領域をエキシマレーザで多結晶化し、第１の多結晶シリコン層を形成する工程と、
（ｃ）前記アモルファスシリコン層の第２の領域をＣＷレーザで多結晶化し、第２の多結晶シリコン層を形成する工程と、
（ｄ）前記第１の多結晶シリコン層の上に第１の絶縁層と第２の絶縁層の積層を含む第１のゲート絶縁膜を形成し、その上に第１のゲート電極を形成し、その下方に第１のチャネル領域を画定する工程と、
（ｅ）前記第２の多結晶シリコン層の上に、前記第１および第２の絶縁層のいずれか一方のみを含む第２のゲート絶縁膜を形成し、その上に第２のゲート電極を形成し、その下方に第２のチャネル領域を画定する工程と、
（ｆ）前記第１の領域か、前記第２の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第１の多結晶シリコン層、第１のゲート絶縁膜、第１のゲート電極を用いて第１の薄膜トランジスタを形成し、前記第２の多結晶シリコン層、第２のゲート絶縁層、第２のゲート電極を用いて第２の薄膜トランジスタを形成する半導体装置の製造方法。
（付記６）
前記アモルファスシリコン層は、ｐ型不純物をドープした層であり、前記第１および前記第２の薄膜トランジスタはｎチャネル薄膜トランジスタである付記５記載の半導体装置の製造方法。
前記アモルファスシリコン層は、ｐ型不純物をドープした層であり、前記第１および前記第２の薄膜トランジスタはｎチャネル薄膜トランジスタである付記５記載の半導体装置の製造方法。
（付記７）（５）
前記工程（ｄ）および（ｅ）が、
（ｄｅ１）前記第１および第２の多結晶シリコン層を覆って、前記第１の絶縁層を堆積する工程と、
（ｄｅ２）前記第２の多結晶シリコン層上の前記第１の絶縁層の上に第２のゲート電極を形成する工程と、
（ｄｅ３）前記第２のゲート電極を覆って、前記第１の絶縁層の上に第２の絶縁層を堆積する工程と、
（ｄｅ４）前記第１の多結晶シリコン層上方の前記第２の絶縁層上に第１のゲート電極を形成する工程と、
（ｄｅ５）前記第２の絶縁層と前記第１の絶縁層の不要部をエッチングして除去する工程と、
を含む付記５記載の半導体装置の製造方法。
前記工程（ｄ）および（ｅ）が、
（ｄｅ１）前記第１および第２の多結晶シリコン層を覆って、前記第１の絶縁層を堆積する工程と、
（ｄｅ２）前記第２の多結晶シリコン層上の前記第１の絶縁層の上に第２のゲート電極を形成する工程と、
（ｄｅ３）前記第２のゲート電極を覆って、前記第１の絶縁層の上に第２の絶縁層を堆積する工程と、
（ｄｅ４）前記第１の多結晶シリコン層上方の前記第２の絶縁層上に第１のゲート電極を形成する工程と、
（ｄｅ５）前記第２の絶縁層と前記第１の絶縁層の不要部をエッチングして除去する工程と、
を含む付記５記載の半導体装置の製造方法。
（付記８）
前記工程（ｆ）が、前記工程（ｄｅ２）の後、前記第２のゲート電極をマスクとしてｐ型不純物を前記第１および第２の多結晶シリコン層にドープする付記７記載の半導体装置の製造方法。
前記工程（ｆ）が、前記工程（ｄｅ２）の後、前記第２のゲート電極をマスクとしてｐ型不純物を前記第１および第２の多結晶シリコン層にドープする付記７記載の半導体装置の製造方法。
（付記９）（６）
前記工程（ｄ）および（ｅ）が、
（ｄｅ１）前記第１および第２の多結晶シリコン層を覆って、第１の絶縁層を堆積する工程と、
（ｄｅ２）前記第１の絶縁層をパターニングし、前記第１の多結晶シリコン層上にのみ前記第１のゲート絶縁膜を残す工程と、
（ｄｅ３）前記第１のゲート絶縁膜を利用して、前記第１のチャネル領域か前記第２のチャネル領域に選択的に不純物をドープする工程と、
（ｆｇ４）前記第１および第２の領域の前記第２の絶縁層上に第１のゲート電極および第２のゲート電極を形成する工程と、
（ｆｇ５）前記第２の絶縁層の不要部をエッチングして除去する工程と、
を含む付記５記載の半導体装置の製造方法。
前記工程（ｄ）および（ｅ）が、
（ｄｅ１）前記第１および第２の多結晶シリコン層を覆って、第１の絶縁層を堆積する工程と、
（ｄｅ２）前記第１の絶縁層をパターニングし、前記第１の多結晶シリコン層上にのみ前記第１のゲート絶縁膜を残す工程と、
（ｄｅ３）前記第１のゲート絶縁膜を利用して、前記第１のチャネル領域か前記第２のチャネル領域に選択的に不純物をドープする工程と、
（ｆｇ４）前記第１および第２の領域の前記第２の絶縁層上に第１のゲート電極および第２のゲート電極を形成する工程と、
（ｆｇ５）前記第２の絶縁層の不要部をエッチングして除去する工程と、
を含む付記５記載の半導体装置の製造方法。
（付記１０）
前記工程（ｄｅ３）が、前記第１、第２の多結晶シリコン層の単独層は貫通し、前記第１のゲート絶縁膜と前記第１の多結晶シリコン層の積層は貫通しない加速エネルギでｐ型不純物をドープし、前記第１のチャネル層にｐ型不純物をドープする付記８記載の半導体装置の製造方法。
前記工程（ｄｅ３）が、前記第１、第２の多結晶シリコン層の単独層は貫通し、前記第１のゲート絶縁膜と前記第１の多結晶シリコン層の積層は貫通しない加速エネルギでｐ型不純物をドープし、前記第１のチャネル層にｐ型不純物をドープする付記８記載の半導体装置の製造方法。
（付記１１）
前記工程（ｄｅ３）が、前記第１のゲート絶縁膜でブロックできる加速電圧でｎ型不純物をドープし、前記第２の多結晶シリコン層にｎ型不純物をドープする付記８記載の半導体装置の製造方法。
前記工程（ｄｅ３）が、前記第１のゲート絶縁膜でブロックできる加速電圧でｎ型不純物をドープし、前記第２の多結晶シリコン層にｎ型不純物をドープする付記８記載の半導体装置の製造方法。
１１、２１ ガラス基板（透明絶縁基板）
１２、２２ 窒化シリコン層
１３、２３ 酸化シリコン層
１４、２４ シリコン層
１５、２５ 酸化シリコン層
１６、２６ ゲート電極層
１９、２９ 層間絶縁膜
２０、３０ 電極
１２、２２ 窒化シリコン層
１３、２３ 酸化シリコン層
１４、２４ シリコン層
１５、２５ 酸化シリコン層
１６、２６ ゲート電極層
１９、２９ 層間絶縁膜
２０、３０ 電極
Claims (6)
- 絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第１の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、ＣＷレーザ照射で多結晶化した第２の島状多結晶シリコン層と、
前記第１の島状多結晶シリコン層上に形成され、第１および第２の絶縁層を含む積層で形成された第１のゲート絶縁膜と、
前記第２の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第１および第２の絶縁層のいずれか一方を含んで形成され、前記第１のゲート絶縁膜より低耐圧の第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、下方に第１のチャネル領域を画定する第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、下方に第２のチャネル領域を画定する第２のゲート電極と、
を有し、前記第１のチャネル領域と前記第２のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置。 - 前記絶縁性基板がガラス基板であり、前記アモルファスシリコン層がｐ型不純物をドープされた層であり、前記第２の島状多結晶シリコン層が前記第１の島状多結晶シリコン層より大きな粒径の多結晶シリコンで構成され、前記第１の島状多結晶シリコン層、第１のゲート絶縁膜、第１のゲート電極が第１のｎチャネル薄膜トランジスタを構成し、前記第２の島状多結晶シリコン層、第２のゲート絶縁膜、第２のゲート電極が第２のｎチャネル薄膜トランジスタを構成する請求項１記載の半導体装置。
- 絶縁性基板と、
前記絶縁性基板の表示領域上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第１の島状多結晶シリコン層と、
前記絶縁性基板の周辺部上方に配置され、前記アモルファスシリコン層を出発材料とし、ＣＷレーザ照射で多結晶化した第２の島状多結晶シリコン層と、
前記第１の島状多結晶シリコン層上に形成され、第１および第２の絶縁層を含む積層で形成された第１のゲート絶縁膜と、
前記第２の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第１および第２の絶縁層のいずれか一方を含んで形成され、前記第１のゲート絶縁膜より低耐圧の第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、下方に第１のチャネル領域を画定する第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、下方に第２のチャネル領域を画定する第２のゲート電極と、
前記第１の多結晶シリコン層に電気的に接続された画素電極と、
を有し、前記第１のチャネル領域と前記第２のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有するＴＦＴ基板と、
前記ＴＦＴ基板と対向配置されたカラーフィルタ基板と、
前記ＴＦＴ基板と前記カラーフィルタ基板に挟持された液晶層と、
を有する液晶表示装置。 - （ａ）絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
（ｂ）前記アモルファスシリコン層の第１の領域をエキシマレーザで多結晶化し、第１の多結晶シリコン層を形成する工程と、
（ｃ）前記アモルファスシリコン層の第２の領域をＣＷレーザで多結晶化し、第２の多結晶シリコン層を形成する工程と、
（ｄ）前記第１の多結晶シリコン層の上に第１の絶縁層と第２の絶縁層の積層を含む第１のゲート絶縁膜を形成し、その上に第１のゲート電極を形成し、その下方に第１のチャネル領域を画定する工程と、
（ｅ）前記第２の多結晶シリコン層の少なくとも一部の上に、前記第１および第２の絶縁層のいずれか一方を含む第２のゲート絶縁膜を形成し、その上に第２のゲート電極を形成し、その下方に第２のチャネル領域を画定する工程と、
（ｆ）前記第１の領域か、前記第２の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第１の多結晶シリコン層、第１のゲート絶縁膜、第１のゲート電極を用いて第１の薄膜トランジスタを形成し、前記第２の多結晶シリコン層、第２のゲート絶縁層、第２のゲート電極を用いて第２の薄膜トランジスタを形成する半導体装置の製造方法。 - 前記工程（ｄ）および（ｅ）が、
（ｄｅ１）前記第１および第２の多結晶シリコン層を覆って、前記第１の絶縁層を堆積する工程と、
（ｄｅ２）前記第２の多結晶シリコン層上の前記第１の絶縁層の上に第２のゲート電極を形成する工程と、
（ｄｅ３）前記第２のゲート電極を覆って、前記第１の絶縁層の上に第２の絶縁層を堆積する工程と、
（ｄｅ４）前記第１の多結晶シリコン層上方の前記第２の絶縁層上に第１のゲート電極を形成する工程と、
（ｄｅ５）前記第２の絶縁層と前記第１の絶縁層の不要部をエッチングして除去する工程と、
を含む請求項４記載の半導体装置の製造方法。 - 前記工程（ｄ）および（ｅ）が、
（ｄｅ１）前記第１および第２の多結晶シリコン層を覆って、第１の絶縁層を堆積する工程と、
（ｄｅ２）前記第１の絶縁層をパターニングし、前記第１の多結晶シリコン層上にのみ前記第１のゲート絶縁膜を残す工程と、
（ｄｅ３）前記第１のゲート絶縁膜を利用して、前記第１のチャネル領域か前記第２のチャネル領域に選択的に不純物をドープする工程と、
（ｆｇ４）前記第１および第２の領域の前記第２の絶縁層上に第１のゲート電極および第２のゲート電極を形成する工程と、
（ｆｇ５）前記第２の絶縁層の不要部をエッチングして除去する工程と、
を含む請求項４記載の半導体装置の製造方法。
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