JP4364739B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明の他の目的は、高耐圧TFTと低耐圧高速動作TFTを有し、特性を改善した、半導体装置とその製造方法を提供することである。
絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、
前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、
前記第2の島状多結晶シリコン層上に形成され、前記第1および第2の絶縁層のいずれか一方のみを含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域を画定する第1のゲート電極と、
前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、
を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置が提供される。
(a)絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
(b)前記アモルファスシリコン層の第1の領域をエキシマレーザで多結晶化し、第1の多結晶シリコン層を形成する工程と、
(c)前記アモルファスシリコン層の第2の領域をCWレーザで多結晶化し、第2の多結晶シリコン層を形成する工程と、
(d)前記第1の多結晶シリコン層の上に第1の絶縁層と第2の絶縁層の積層を含む第1のゲート絶縁膜を形成し、その上に第1のゲート電極を形成し、その下方に第1のチャネル領域を画定する工程と、
(e)前記第2の多結晶シリコン層の上に、前記第1および第2の絶縁層のいずれか一方のみを含む第2のゲート絶縁膜を形成し、その上に第2のゲート電極を形成し、その下方に第2のチャネル領域を画定する工程と、
(f)前記第1の領域か、前記第2の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第1の多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極を用いて第1の薄膜トランジスタを形成し、前記第2の多結晶シリコン層、第2のゲート絶縁層、第2のゲート電極を用いて第2の薄膜トランジスタを形成する半導体装置の製造方法が提供される。
画素用高耐圧nチャネルTFTを作成する領域をPIX−Vh−n、駆動回路用高耐圧nチャネルTFTを形成する領域をDR−Vh−n、駆動回路用高耐圧pチャネルTFTを形成する領域をDR−Vh−p、駆動回路用高速動作(低耐圧)nチャネルTFTを形成する領域をDR−Vl−n、駆動回路用高速動作(低耐圧)pチャネルTFTを形成する領域をDR−Vl−pで示す。PIXは画素、Vhは高耐圧、Vlは低耐圧、nはnチャネル、pはpチャネルを表す。
図3Iに示すように、高耐圧部ではLDD領域を画定する張り出し部を有するゲート絶縁膜がパターニングされる。高速動作部では、LDD形成用張り出し部はなく、ゲート電極26側壁上に、第2のSiO層のサイドウォール27sが残る。
図4Mに示すように、TFTを覆って、基板全面上に厚さ300nmのSiN層29をCVDで成膜し、層間絶縁膜を形成する。ホトリソグラフィを用い、コンタクト孔をエッチングする。
図6A〜6Gは、駆動回路の高速動作部のみをCWレーザによって多結晶化したシリコン層で形成する他の実施例を示す。図6Aは、図2Aと同様であり、ガラス基板等の透明絶縁基板21の上に、厚さ50nmの窒化シリコン(SiN)層22と、厚さ200nmの酸化シリコン(SiO)層23と、ボロン(B)をドープした厚さ50〜60nmのアモルファスシリコン層24とを熱的化学気相堆積(CVD)で積層する。シリコン層24にドープするBのドーピング量は、CWレーザ照射TFTの閾値を適正に制御する量である。
図7Eに示すように、島状多結晶シリコン領域を覆って、基板表面に第1の酸化シリコン層25を、例えば厚さ30nmCVDで堆積する。その上にゲート電極と、その両側のLDD部に対応するレジストパターンPR6を形成し、このレジストパターンPR6をマスクとして、第1の酸化シリコン層25をエッチングしてLDD部用張り出し部を有するゲート絶縁膜を形成する。その後、レジストパターンPR6は除去する。
絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、
前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、
前記第2の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第1および第2の絶縁層のいずれか一方を含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域を画定する第1のゲート電極と、
前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、
を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置。
前記絶縁性基板がガラス基板であり、前記アモルファスシリコン層がp型不純物をドープされた層であり、前記第2の島状多結晶シリコン層が前記第1の島状多結晶シリコン層より大きな粒径の多結晶シリコンで構成され、前記第1の島状多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極が第1のnチャネル薄膜トランジスタを構成し、前記第2の島状多結晶シリコン層、第2のゲート絶縁膜、第2のゲート電極が第2のnチャネル薄膜トランジスタを構成する付記1記載の半導体装置。
前記第1のチャネル領域がさらに選択的にp型不純物をドープされているか、前記第2のチャネル領域がさらに選択的にn型不純物をドープされている付記2記載の半導体装置。
絶縁性基板と、
前記絶縁性基板の表示領域上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の島状多結晶シリコン層と、
前記絶縁性基板の周辺部上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、
前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、
前記第2の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第1および第2の絶縁層のいずれか一方を含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域を画定する第1のゲート電極と、
前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、
前記第1の多結晶シリコン層に電気的に接続された画素電極と、
を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有するTFT基板と、
前記TFT基板と対向配置されたカラーフィルタ基板と、
前記TFT基板と前記カラーフィルタ基板に挟持された液晶層と、
を有する液晶表示装置。
(a)絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
(b)前記アモルファスシリコン層の第1の領域をエキシマレーザで多結晶化し、第1の多結晶シリコン層を形成する工程と、
(c)前記アモルファスシリコン層の第2の領域をCWレーザで多結晶化し、第2の多結晶シリコン層を形成する工程と、
(d)前記第1の多結晶シリコン層の上に第1の絶縁層と第2の絶縁層の積層を含む第1のゲート絶縁膜を形成し、その上に第1のゲート電極を形成し、その下方に第1のチャネル領域を画定する工程と、
(e)前記第2の多結晶シリコン層の上に、前記第1および第2の絶縁層のいずれか一方のみを含む第2のゲート絶縁膜を形成し、その上に第2のゲート電極を形成し、その下方に第2のチャネル領域を画定する工程と、
(f)前記第1の領域か、前記第2の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第1の多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極を用いて第1の薄膜トランジスタを形成し、前記第2の多結晶シリコン層、第2のゲート絶縁層、第2のゲート電極を用いて第2の薄膜トランジスタを形成する半導体装置の製造方法。
前記アモルファスシリコン層は、p型不純物をドープした層であり、前記第1および前記第2の薄膜トランジスタはnチャネル薄膜トランジスタである付記5記載の半導体装置の製造方法。
前記工程(d)および(e)が、
(de1)前記第1および第2の多結晶シリコン層を覆って、前記第1の絶縁層を堆積する工程と、
(de2)前記第2の多結晶シリコン層上の前記第1の絶縁層の上に第2のゲート電極を形成する工程と、
(de3)前記第2のゲート電極を覆って、前記第1の絶縁層の上に第2の絶縁層を堆積する工程と、
(de4)前記第1の多結晶シリコン層上方の前記第2の絶縁層上に第1のゲート電極を形成する工程と、
(de5)前記第2の絶縁層と前記第1の絶縁層の不要部をエッチングして除去する工程と、
を含む付記5記載の半導体装置の製造方法。
前記工程(f)が、前記工程(de2)の後、前記第2のゲート電極をマスクとしてp型不純物を前記第1および第2の多結晶シリコン層にドープする付記7記載の半導体装置の製造方法。
前記工程(d)および(e)が、
(de1)前記第1および第2の多結晶シリコン層を覆って、第1の絶縁層を堆積する工程と、
(de2)前記第1の絶縁層をパターニングし、前記第1の多結晶シリコン層上にのみ前記第1のゲート絶縁膜を残す工程と、
(de3)前記第1のゲート絶縁膜を利用して、前記第1のチャネル領域か前記第2のチャネル領域に選択的に不純物をドープする工程と、
(fg4)前記第1および第2の領域の前記第2の絶縁層上に第1のゲート電極および第2のゲート電極を形成する工程と、
(fg5)前記第2の絶縁層の不要部をエッチングして除去する工程と、
を含む付記5記載の半導体装置の製造方法。
前記工程(de3)が、前記第1、第2の多結晶シリコン層の単独層は貫通し、前記第1のゲート絶縁膜と前記第1の多結晶シリコン層の積層は貫通しない加速エネルギでp型不純物をドープし、前記第1のチャネル層にp型不純物をドープする付記8記載の半導体装置の製造方法。
前記工程(de3)が、前記第1のゲート絶縁膜でブロックできる加速電圧でn型不純物をドープし、前記第2の多結晶シリコン層にn型不純物をドープする付記8記載の半導体装置の製造方法。
12、22 窒化シリコン層
13、23 酸化シリコン層
14、24 シリコン層
15、25 酸化シリコン層
16、26 ゲート電極層
19、29 層間絶縁膜
20、30 電極
Claims (6)
- 絶縁性基板と、
前記絶縁性基板上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の島状多結晶シリコン層と、
前記絶縁性基板上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、
前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、
前記第2の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第1および第2の絶縁層のいずれか一方を含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域を画定する第1のゲート電極と、
前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、
を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有する半導体装置。 - 前記絶縁性基板がガラス基板であり、前記アモルファスシリコン層がp型不純物をドープされた層であり、前記第2の島状多結晶シリコン層が前記第1の島状多結晶シリコン層より大きな粒径の多結晶シリコンで構成され、前記第1の島状多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極が第1のnチャネル薄膜トランジスタを構成し、前記第2の島状多結晶シリコン層、第2のゲート絶縁膜、第2のゲート電極が第2のnチャネル薄膜トランジスタを構成する請求項1記載の半導体装置。
- 絶縁性基板と、
前記絶縁性基板の表示領域上方に配置され、アモルファスシリコン層を出発材料とし、エキシマレーザ照射で多結晶化した第1の島状多結晶シリコン層と、
前記絶縁性基板の周辺部上方に配置され、前記アモルファスシリコン層を出発材料とし、CWレーザ照射で多結晶化した第2の島状多結晶シリコン層と、
前記第1の島状多結晶シリコン層上に形成され、第1および第2の絶縁層を含む積層で形成された第1のゲート絶縁膜と、
前記第2の島状多結晶シリコン層の少なくとも一部の上に形成され、前記第1および第2の絶縁層のいずれか一方を含んで形成され、前記第1のゲート絶縁膜より低耐圧の第2のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、下方に第1のチャネル領域を画定する第1のゲート電極と、
前記第2のゲート絶縁膜上に形成され、下方に第2のチャネル領域を画定する第2のゲート電極と、
前記第1の多結晶シリコン層に電気的に接続された画素電極と、
を有し、前記第1のチャネル領域と前記第2のチャネル領域は、閾値を揃えるための異なる不純物ドーピング濃度を有するTFT基板と、
前記TFT基板と対向配置されたカラーフィルタ基板と、
前記TFT基板と前記カラーフィルタ基板に挟持された液晶層と、
を有する液晶表示装置。 - (a)絶縁性基板上方に、アモルファスシリコン層を堆積する工程と、
(b)前記アモルファスシリコン層の第1の領域をエキシマレーザで多結晶化し、第1の多結晶シリコン層を形成する工程と、
(c)前記アモルファスシリコン層の第2の領域をCWレーザで多結晶化し、第2の多結晶シリコン層を形成する工程と、
(d)前記第1の多結晶シリコン層の上に第1の絶縁層と第2の絶縁層の積層を含む第1のゲート絶縁膜を形成し、その上に第1のゲート電極を形成し、その下方に第1のチャネル領域を画定する工程と、
(e)前記第2の多結晶シリコン層の少なくとも一部の上に、前記第1および第2の絶縁層のいずれか一方を含む第2のゲート絶縁膜を形成し、その上に第2のゲート電極を形成し、その下方に第2のチャネル領域を画定する工程と、
(f)前記第1の領域か、前記第2の領域に選択的に閾値制御用の不純物をドープする工程と、
を含み、前記第1の多結晶シリコン層、第1のゲート絶縁膜、第1のゲート電極を用いて第1の薄膜トランジスタを形成し、前記第2の多結晶シリコン層、第2のゲート絶縁層、第2のゲート電極を用いて第2の薄膜トランジスタを形成する半導体装置の製造方法。 - 前記工程(d)および(e)が、
(de1)前記第1および第2の多結晶シリコン層を覆って、前記第1の絶縁層を堆積する工程と、
(de2)前記第2の多結晶シリコン層上の前記第1の絶縁層の上に第2のゲート電極を形成する工程と、
(de3)前記第2のゲート電極を覆って、前記第1の絶縁層の上に第2の絶縁層を堆積する工程と、
(de4)前記第1の多結晶シリコン層上方の前記第2の絶縁層上に第1のゲート電極を形成する工程と、
(de5)前記第2の絶縁層と前記第1の絶縁層の不要部をエッチングして除去する工程と、
を含む請求項4記載の半導体装置の製造方法。 - 前記工程(d)および(e)が、
(de1)前記第1および第2の多結晶シリコン層を覆って、第1の絶縁層を堆積する工程と、
(de2)前記第1の絶縁層をパターニングし、前記第1の多結晶シリコン層上にのみ前記第1のゲート絶縁膜を残す工程と、
(de3)前記第1のゲート絶縁膜を利用して、前記第1のチャネル領域か前記第2のチャネル領域に選択的に不純物をドープする工程と、
(fg4)前記第1および第2の領域の前記第2の絶縁層上に第1のゲート電極および第2のゲート電極を形成する工程と、
(fg5)前記第2の絶縁層の不要部をエッチングして除去する工程と、
を含む請求項4記載の半導体装置の製造方法。
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