JP4624715B2 - システムｌｓｉ - Google Patents

Description

本発明は、システムＬＳＩ及びこれを用いて構成されるデータ処理システムに関し、特に、ＣＰＵ演算処理と画像などのデータ処理との両方を行うメモリアクセス方式を有するシステムＬＳＩ及びデータ処理システムに関する。

メモリアクセス方式に関する従来技術には、特許文献１に記載のように、主記憶と画像メモリとを１つの統合されたメモリに集約する技術がある。これは統合メモリ（Unified Memory）などと呼ばれる。また、特許文献２にも同様の構成が開示されている。以下では、統合メモリとは、物理的に単一の記憶装置内に、ＣＰＵ（命令処理部）がアクセスする領域と、その他ユニット（表示制御部など）が画像などのデータ処理のためにアクセスする領域と、の両方を持つことが可能な記憶装置のことを指す。

前記のような統合メモリ構成では、主記憶と画像メモリとを区別する必要がないため、ＬＳＩの外付けメモリの物量を減らせること、主記憶と画像メモリとを接続するＬＳＩの信号ピン数を削減できることなどのメリットがある。統合メモリ構成では、このようなメリットがある一方で、主記憶アクセスと画像メモリアクセスとの競合が発生することにより主記憶アクセスと画像メモリアクセスの性能が低下し得る、つまりシステム性能が低下し得るというデメリットがある。

特許文献３では、統合メモリ構成において、システム性能の低下を抑えることを狙ったメモリアクセス方式が開示されている。このメモリアクセス方式では、ＬＳＩと統合メモリとのインタフェースを、前記ＬＳＩと入出力デバイスとのインタフェースとは独立して設けることにより、システム性能の低下を抑えることを狙っている。

システムＬＳＩを用いて構成され、ＣＰＵ演算処理と画像などのデータ処理との両方を行う必要のあるデータ処理システムとして、例えばカーナビゲーションシステムがある。カーナビゲーションシステムにおいては、その動作状況によって、特に主記憶アクセス性能を向上させたい場合と、特に画像メモリへのアクセス性能を向上させたい場合と、の両方が存在する。例えば、主記憶アクセス性能を向上させたい場合とは、ＣＰＵにより音声認識処理を行う場合や、ハードディスクドライブなどのストレージデバイスにある地図データを主記憶上に展開してそれをもとにＣＰＵにより経路探索を行う場合などである。また、画像メモリアクセス性能を向上させたい場合とは、表示機能において重ね合わせ表示面数が多い場合や表示サイズが大きい場合、あるいは複数のディスプレイを単一のカーナビゲーションシステムでコントロールする場合などである。
特表平１１−５１０６２０号公報 米国特許第５７９０１３８号明細書 特開２００２−７３５２６号公報

従来のシステムＬＳＩ及びこれを用いて構成されるデータ処理システムにおいて、前記のような統合メモリ構成を備えるものにおいては、ＣＰＵによる主記憶アクセスと他ユニットによる画像メモリアクセスとの競合が発生して性能が低下し得るという問題があった。また、ＣＰＵ性能つまり主記憶アクセス性能や、データ処理性能つまり画像メモリアクセス性能などのメモリアクセス性能の調整を行うことは困難であった。

本発明は以上のような問題に鑑みてなされたものであり、その目的は、統合メモリ構成のメモリアクセス方式を持つシステムＬＳＩ及びこれを用いて構成されるデータ処理システムおいて、主記憶アクセスと画像メモリアクセスとの競合による性能低下を削減し、主記憶アクセス性能や画像メモリアクセス性能などのメモリアクセス性能の調整を行うことのできるシステムＬＳＩ及びこれを用いて構成され効率良くデータ処理を行うデータ処理システムを提供することである。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

前記目的を達成するために、本発明のシステムＬＳＩは、主記憶アクセス性能や画像メモリアクセス性能などのメモリアクセス性能の調整を行うために、少なくとも２系統の統合メモリを接続可能な統合メモリインタフェースを持つメモリアクセス制御手段を有することを最も主要な特徴とする。このメモリアクセス制御手段は、命令処理部（ＣＰＵ）や表示制御部などのユニットからの前記少なくとも２系統の統合メモリへのアクセスを制御する手段である。

本発明のシステムＬＳＩは、命令処理部と、表示制御部（表示制御回路）と、少なくとも２つの物理的に異なる記憶装置（統合メモリ）を接続可能でこの記憶装置へのアクセスを制御するメモリアクセス制御手段（ＭＣＵ）とを有し、前記記憶装置の記憶領域には、命令処理部がアクセスする領域と表示制御部がアクセスする領域との両方を持つことが可能ないわゆる統合メモリ構成である。そして、本システムＬＳＩは、メモリアクセス制御手段を通じた前記少なくとも２つの記憶装置に対するアクセスの用途に関し、主に命令処理部が主記憶用にアクセスする領域と主に表示制御部が表示用（画像メモリ用）にアクセスする領域とを使い分けることを特徴とする。

例えば、ＣＰＵ性能を優先したい状況においては、主記憶用にアクセスする領域を１つの統合メモリに確保し、また表示性能を優先したい状況においては、主記憶用にアクセスする領域は特に確保せずにその分表示用にアクセスする領域を各統合メモリに確保するなどの使い分けを行う。

また、本発明のシステムＬＳＩは、前記システムＬＳＩにおいて、表示制御部は、複数の画像面を制御する機能を有し、画像面毎に前記記憶装置のどれにアクセスするかを指定する手段を有することを特徴とする。つまり複数の画像面データの前記記憶装置及びその領域への配置を個別に指定可能とする。

また、本発明のシステムＬＳＩは、前記システムＬＳＩにおいて、表示制御部の複数の画像面を制御する機能は、複数の画像面を表示面として重ね合わせ処理する機能であり、画像面毎に前記記憶装置のどの領域にアクセスするかを指定することを特徴とする。

また、本発明のシステムＬＳＩは、前記システムＬＳＩにおいて、表示制御部は、画像面毎のアクセス先を指定するレジスタを有し、このレジスタへの設定を通じて画像面毎のアクセスを行うことを特徴とする。

また、本発明のシステムＬＳＩは、命令処理部と、画像入力部（ビデオ入力回路）と、少なくとも２つの物理的に異なる記憶装置（統合メモリ）を接続可能でこの記憶装置へのアクセスを制御するメモリアクセス制御手段とを有し、前記記憶装置の記憶領域には、命令処理部がアクセスする領域と画像入力部がアクセスする領域との両方を持つことが可能であり、メモリアクセス制御手段を通じた前記少なくとも２つの記憶装置に対するアクセスの用途に関し、主に命令処理部が主記憶用にアクセスする領域と主に画像入力部が画像入力処理用にアクセスする領域とを使い分けることを特徴とする。

また、本発明のシステムＬＳＩは、命令処理部と、音声処理部と、少なくとも２つの物理的に異なる記憶装置（統合メモリ）を接続可能でこの記憶装置へのアクセスを制御するメモリアクセス制御手段とを有し、前記記憶装置の記憶領域には、命令処理部がアクセスする領域と音声処理部がアクセスする領域との両方を持つことが可能であり、メモリアクセス制御手段を通じた前記少なくとも２つの記憶装置に対するアクセスの用途に関し、主に命令処理部が主記憶用にアクセスする領域と主に音声処理部が音声処理用にアクセスする領域とを使い分けることを特徴とする。

また、本発明のシステムＬＳＩは、前記システムＬＳＩにおいて、前記少なくとも２つの記憶装置へのアクセスをアドレスによって指定可能なメモリアクセス方式であることを特徴とする。例えば、アドレスの特定ビットが“１”のときは第１の統合メモリ、“０”のときは第２の統合メモリをアクセス先とするなどである。

また、本発明のシステムＬＳＩは、前記システムＬＳＩにおいて、前記少なくとも２つの記憶装置へのアクセスをレジスタによって指定可能なメモリアクセス方式であることを特徴とする。

また、本発明のデータ処理システムは、前記のシステムＬＳＩとこれに接続される少なくとも２つの物理的に異なる記憶装置（統合メモリ）と外部デバイスとを有するデータ処理システムであって、前記システムＬＳＩは、前記外部デバイスからのアクセスを含む前記少なくとも２つの記憶装置に対するアクセスの用途について、システム動作状況に応じて、主に命令処理部がアクセスする領域と主に表示制御部がアクセスする領域とを使い分けることを特徴とする。

複数の統合メモリの用途を、「主として表示用」、「主として主記憶用」、あるいは「すべて表示用」など、優先したい性能に応じて設定する。そして、データ処理システムの動作状況に応じて、統合メモリの用途をソフトウェアで使い分ける。

同様に、本発明のデータ処理システムは、画像入力部（ビデオ入力回路）や音声処理部を備え、その画像入力部や音声処理部は、データ処理のために、少なくとも２つの記憶装置（統合メモリ）のどれにアクセスするかを指定可能であることを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明のシステムＬＳＩ及びデータ処理システムによれば、システム動作状況に応じて、主記憶アクセスのレイテンシを小さくするＣＰＵ性能優先や、画像などのデータ処理用アクセスのレイテンシを小さくするデータ処理性能優先（表示性能優先）など、メモリアクセス性能の調整を行うことができ、これによりシステム性能を向上できるという利点がある。

また、本発明のシステムＬＳＩをカーナビゲーションシステムなどのデータ処理システムに適用する際に、複数有する統合メモリインタフェースの内１つだけを使用して単一の統合メモリを接続してカーナビゲーションシステムを構成すれば、安価なカーナビゲーションシステムを構成可能である。さらに性能が必要なカーナビゲーションシステムを構成するためには、２つ以上の統合メモリインタフェースを使用して２系統以上の統合メモリを接続してカーナビゲーションシステムを構成することが可能である。

このように、システムＬＳＩに少なくとも２つの統合メモリインタフェースを有するメモリアクセス制御手段を備えることにより、１つのシステムＬＳＩをもとに、性能の異なる複数のデータ処理システムを容易に構成できる。性能の異なる複数のデータ処理システムに対して同一のシステムＬＳＩを適用することができ、個別にシステムＬＳＩを開発する必要がなくなる効果がある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。

以下、本発明の一実施の形態におけるシステムＬＳＩ及びこれを用いて構成されるデータ処理システムについて説明する。本実施の形態は、システムＬＳＩに接続される統合メモリを有し、統合メモリへのアクセスについて、データ処理システムの動作状況に応じて、ＣＰＵの主記憶アクセス性能と、他ユニットの画像などのデータ処理アクセス性能とを調整可能とするという目的を達成するものである。

図１は、本発明の実施の形態におけるデータ処理システムの構成例である。本実施の形態では、データ処理システムとして特にカーナビゲーションシステムの構成を示す。図１において、このカーナビゲーションシステムは、本体１１５、カメラ（ビデオ入力装置）１０７、液晶ディスプレイ（表示装置）１０８、ストレージデバイス１１１、スピーカ（音声出力装置）１０９，１１０、携帯電話機１１２、リモコン受信部１１３、リモコン１１４、信号線１０１〜１０６を有する。

本体１１５は、カーナビゲーションシステム本体であり、本発明の実施の形態におけるシステムＬＳＩ及びこれに接続される２系統の統合メモリや外部デバイスなどを含むものである。カメラ１０７、液晶ディスプレイ１０８、スピーカ１０９，１１０、ストレージデバイス１１１、携帯電話１１２、リモコン受信部１１３のそれぞれのデバイスは各信号線１０１〜１０６を通じて本体１１５に接続されている。

カメラ１０７は、カメラで撮影したビデオ映像を本体１１５に送る。液晶ディスプレイ１０８は、本体１１５から出力される画像信号をもとに画像表示する。スピーカ１０９，１１０は、本体１１５から出力される音声信号をもとに音声出力する。本体１１５は、ストレージデバイス１１１から地図データや音声案内データなどを読み出す処理を行う。携帯電話１１２により本体１１５は外部と通信を行う。ユーザはカーナビゲーションシステム本体１１５への指示を、リモコン１１４を通じて行い、その指示はリモコン受信部１１３で受信され本体１１５へと伝わる。

図２は、カーナビゲーションシステム本体１１５の構成を示し、本発明の一実施の形態のシステムＬＳＩ２１１を含んだ構成を示す。本体１１５は、システムＬＳＩ２１１とこれに接続される統合メモリや外部デバイスなどから成る。システムＬＳＩ２１１は、ＣＰＵ（命令処理部）２０１、表示制御回路２０３などのモジュールを含んでシリコン基板上に形成された半導体集積回路装置である。システムＬＳＩ２１１は、ＣＰＵ２０１、ＶＩＮ（ビデオ入力回路）２０２、表示制御回路２０３、音声処理回路２０４、ＭＣＵ（メモリコントローラ）２０５、描画処理部（描画デバイス）２２３、第１バス２１３−１（アドレス），２１３−２（データ）、第２バス２２２−１（アドレス），２２２−２（データ）、ＡＲＢ（調停回路）２２０、バスブリッジ２２６を有する。システムＬＳＩ２１１に接続されるものとして、統合メモリＡ２１０、統合メモリＢ２１２、第３バス２１４−１（アドレス），２１４−２（データ）、ＣＰＵ（外部ＣＰＵ）２０６、ＳＲＡＭ２０７、ＦＬＡＳＨ（フラッシュメモリ）２０８、周辺Ｉ／Ｆ（周辺インタフェース）２０９、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）２２５、ＡＲＢ（調停回路）２２１、電源監視回路２２４を有する。

本実施の形態のシステムＬＳＩ２１１は、２系統の統合メモリを接続可能な２つの統合メモリインタフェースを有するシステムＬＳＩとして構成されている。また本実施の形態のデータ処理システムは、前記２つの統合メモリインタフェースに２つの統合メモリＡ２１０及び統合メモリＢ２１２を接続した装置として構成されている。以下、それぞれの統合メモリＡ，Ｂを特に区別せずにまとめて指す場合は統合メモリＡ／Ｂと称する。

図２において、ＣＰＵ２０１は第１バス２１３−１，２１３−２に接続されており、第１バス２１３−１，２１３−２を通じて各種モジュールにアクセスを行う。ビデオ入力回路２０２、表示制御回路２０３、音声処理回路２０４、メモリコントローラ２０５、調停回路２２０、及び第３バス２１４−１，２１４−２も第1バス２１３−１，２１３−２に接続されている。

ビデオ入力回路２０２は、信号線１０１を通じてカメラ１０７からビデオ入力信号を受け取り、ビデオ入力回路２０２に内蔵するバッファ内に外部の映像をキャプチャし、それを定期的に第１バス２１３−１，２１３−２及びＭＣＵ２０５を通じて統合メモリＡ／Ｂ内にある画像メモリ領域に書き出す。

表示制御回路２０３は、信号線１０２を通じて外部の液晶ディスプレイ１０８に表示のための信号を出力し、第１バス２１３−１，２１３−２及びＭＣＵ２０５を通じて表示のために必要なデータを統合メモリＡ／Ｂの画像領域より読み出す。

音声処理回路２０４は、信号線１０３を通じてスピーカ１０９，１１０を駆動するために必要な音声信号を出力し、第１バス２１３−１，２１３−２及びＭＣＵ２０５を通じて音声出力に必要なデータを統合メモリＡ／Ｂの領域から読み出す。

メモリコントローラ２０５は、２系統の統合メモリＡ／Ｂに対するインタフェースを持つメモリアクセス制御手段である。第１バス２１３−１，２１３−２を通じてＣＰＵ２０１や表示制御回路２０３その他ユニットからリードやライトのアクセス信号を受け取り、統合メモリＡ／Ｂを制御する。メモリコントローラ２０５の詳しい構成は後述の図６で示される。

調停回路２２０は、第１バス２１３−１，２１３−２、第２バス２２２−１，２２２−２上で競合するアクセスの調停を、設定された優先順位に従い行う。調停回路２２０の詳しい構成は後述の図１５で示される。

システムＬＳＩ２１１の外部において、外部ＣＰＵ２０６、ＳＲＡＭ２０７、周辺インタフェース２０９、フラッシュメモリ２０８、調停回路２２１は、第３バス２１４−１，２１４−２に接続されている。

外部ＣＰＵ２０６は、システムＬＳＩ２１１の外部にあるＣＰＵであり、第３バス２１４−１，２１４−２及び第１バス２１３−１，２１３−２を通じて統合メモリＡ／Ｂにアクセス可能である。ＳＲＡＭ２０７は、外部ＣＰＵ２０６からアクセスされる他、システムＬＳＩ２１１からのデータを一時的に格納するメモリである。ＳＲＡＭ２０７は図示されていないバッテリーによりバックアップされており、カーナビゲーションシステムの主電源が断となった際にも、バッテリーによりＳＲＡＭ２０７内部のデータが保持される。

周辺インタフェース２０９は、信号線１０４，１０５，１０６を通じてストレージデバイス１１１、携帯電話１１２、リモコン受信部１１３が接続されている。フラッシュメモリ２０８は、地図における経路の検索結果データなどの、電源断後も保存しておきたい情報を格納しておくメモリである。

調停回路２２１は、第３バス２１４−１，２１４−２上で競合するアクセスの調停を、設定された優先順位に従って行う。ＤＭＡＣ２２５は、第３バス２１４−１，２１４−２に接続されたＳＲＡＭ２０７、周辺Ｉ／Ｆ２０９、フラッシュメモリ２０８と、第１バス２１３−１，２１３−２あるいは第２バス２２２−１，２２２−２との間でのアクセスを実行可能とする。ＤＭＡＣ２２５は第３バス２１４−１，２１４−２に接続されている。

システムＬＳＩ２１１において、調停回路２２０は、電源監視回路２２４からＮＭＩ信号（ノン・マスカブル・インタラプト信号）を受け取る。描画デバイス２２３は、統合メモリＡ／Ｂに格納されているディスプレイリストと呼ばれるコマンド列を読み出し、中間結果を統合メモリＡ／Ｂに出力しつつ演算を実行し、最終的な描画データを統合メモリＡ／Ｂに出力する処理を行う。

第１バス２１３−１，２１３−２に接続されているＣＰＵ２０１、ビデオ入力回路２０２、表示制御回路２０３、調停回路２２０、描画デバイス２２３、メモリコントローラ２０５、音声処理回路２０４、及び第３バス２１４−１，２１４−２も、それぞれ第２バス２２２−１，２２２−２に接続されている。第３バス２１４−１，２１４−２と第２バス２２２−１，２２２−２、第３バス２１４−１，２１４−２と第１バス２１３−１，２１３−２は、バスブリッジ２２６を介して接続されている。

本実施の形態の場合、統合メモリＡ及び統合メモリＢはそれぞれＳＤＲＡＭ（シンクロナスＤＲＡＭ）で構成される。ＳＤＲＡＭは、メモリバスが一定周期のクロック周波数に同期して動作する。

ビデオ入力回路２０２、表示制御回路２０３の統合メモリＡ／Ｂに対するメモリアクセスはリアルタイム性を要求されるので、１つのトランザクション中には、統合メモリであるＳＤＲＡＭのページのミスは発生させないようなアクセスを行う。１つのトランザクションとは、ビデオ入力回路２０２あるいは表示制御回路２０３の１つのバッファを埋めるためのアクセスである。

また、音声処理回路２０４のメモリアクセスもリアルタイム性を要求されるが、ビデオ入力回路２０２および表示制御回路２０３ほど厳しいリアルタイム性を要求されないため、ＳＤＲＡＭのページに対するミスの発生があっても問題はない。このため、本実施の形態のシステムＬＳＩ及びデータ処理システムでは、ページミス発生を許容するシステムとしている。

システムＬＳＩ２１１は、少なくとも２系統の統合メモリＡ２１０，Ｂ２１２を接続可能な統合メモリインタフェースを備えるメモリアクセス制御手段であるＭＣＵ２０５を有する。統合メモリＡ，Ｂの記憶領域には、ＣＰＵ２０１がアクセスする領域と表示制御回路２０３がアクセスする領域との両方を持つことが可能である。データ処理システムの本体１１５において、ＭＣＵ２０５を通じた前記少なくとも２つの統合メモリＡ／Ｂに対するアクセスの用途に関し、主にＣＰＵ２０１が主記憶用にアクセスする領域と、主に表示制御回路２０３が表示用にアクセスする領域とを使い分ける。データ処理システムの動作状況に応じて、ソフトウェアにより、各統合メモリの用途を「主に主記憶アクセス用」、「主に表示アクセス用」などと設定してメモリアクセス性能を調整する。さらに、表示制御回路２０３による制御対象の表示面毎に、アクセス先の統合メモリ及び領域を個別に指定する手段を有する。

図３は、システムＬＳＩ２１１の表示制御回路２０３による、複数の表示面の重ね合わせについての説明図である。表示制御回路２０３は、複数の画像面を制御する機能を有し、特に、表示装置である液晶ディスプレイ１０８に対して、複数の表示面の重ね合わせ処理を行う機能を有する。これによりカーナビゲーションシステムとして複数の画像の重ね合わされた情報表示などを提供する。

図３左側において、３０２，３０３，３０４はそれぞれ独立した表示面であり、この例では３画面の重ね合わせについて示している。また、３０５，３０６，３０７は、それぞれの表示面上に描かれた線分及びアルファベットの画像である。また、３０１は人間の視点を表わし、視点３０１から表示装置１０８の画面を見る。

視点３０１から複数の表示面３０２〜３０４の重ね合わされた表示画面を見た場合、図３右側の、３０９のような状態の画面に見えており、線分及びアルファベットの画像３０８は、画像３０５，３０６，３０７が重ね合わされたものである。表示制御回路２０３による重ね合わせ処理の際、色の透過の処理なども併せて行われる。

本発明では、前記複数の画像面毎の統合メモリＡ／Ｂへのアクセスを指定する手段を有する。つまり、複数の画像面毎に、複数の統合メモリのいずれ及びその領域に対し配置するかを指定することができる。その具体例については後述する。

なお本実施の形態では、表示制御回路２０３において複数の画像面の重ね合わせを行うものとするが、複数の画像面を制御する機能として、画面全体の表示サイズが大きい場合に複数の画像に分割して処理する場合や、あるいは複数のディスプレイを単一のカーナビゲーションシステムでコントロールする場合などにも適用可能である。

図４は、システムＬＳＩ２１１に内蔵のＣＰＵ２０１からみた場合のメモリマップを示す。図４（ａ）はＣＰＵ性能優先の場合のメモリマップである。また図４（ｂ）は表示性能優先の場合のメモリマップである。なお、（ｂ）では（ａ）と同じアドレスに対応しているものとする。

ＣＰＵ性能優先の場合とは、表示制御回路２０３に接続される表示装置１０８に対する表示面数の多さや表示面積の広さなどの表示性能よりも、ＣＰＵ２０１の性能つまりＣＰＵ２０１からみた主記憶アクセスのレイテンシを削減することを優先したい場合である。また表示性能優先の場合とは、ＣＰＵ２０１の性能よりも、表示装置１０８に対する表示面数の多さや表示面積の広さなどの表示性能を優先したい場合である。

本実施の形態では、統合メモリＡ／Ｂに対するアクセスについてのアドレス指定方式として、表示装置１０８に対する重ね合わせの表示面の配置は、表示制御回路２０３に内蔵されたレジスタ（図２における２０３−１）における、表示先頭アドレス指定により行う。つまり命令のオペランドに、表示先頭アドレスが格納されているレジスタを指定する方式で行う。また同様に、ビデオ入力回路２０２に内蔵されたレジスタ（図示していない）において、キャプチャされた画像の統合メモリＡ／Ｂの領域への配置を指定する。

本実施の形態では、アクセス先のメモリ領域の指定方法として、アドレスの特定ビットが“１”であるか否かによって統合メモリＡであるか統合メモリＢであるかを判定することとする。その他の実施の形態としては、表示制御回路２０３、ビデオ入力回路２０２に内蔵されたレジスタによりアクセス先が統合メモリＡであるか統合メモリＢであるかを指定する指定方法も可能である。

図４（ａ）において、ＡＤＲ１からＡＤＲ２の領域は、前記のレジスタ指定方式におけるレジスタ領域である。ＡＤＲ３からＡＤＲ４の領域は、統合メモリＡの領域である。ＡＤＲ４からＡＤＲ５の領域は、統合メモリＢの領域である。統合メモリＡの領域には重ね合わせ用の３画面分の画像メモリ領域（斜線部）ｄ１が配置されている。統合メモリＢの領域にはｄ１のような画像メモリ領域は配置されていない。統合メモリＡの領域は、主に表示処理のための領域である。統合メモリＢの領域は、主にＣＰＵ２０１による主記憶アクセス用の領域である。

図４（ｂ）において、ＡＤＲ１からＡＤＲ２の領域は、前記のレジスタ指定方式におけるレジスタ領域である。ＡＤＲ３からＡＤＲ４の領域は、統合メモリＡの領域である。ＡＤＲ４からＡＤＲ５の領域は、統合メモリＢの領域である。統合メモリＡ、統合メモリＢの領域にはそれぞれ重ね合わせ用の３面分の画像メモリ領域（斜線部）ｄ２、ｄ３が配置されている。あわせて６面分の画像メモリ領域である。統合メモリＡ及び統合メモリＢの領域は共に、主に表示処理のための領域である。

図４に示すように、本システムＬＳＩ及びデータ処理システムでは、システム動作状況に応じて、統合メモリＡ／Ｂの主たる用途を（ａ）、（ｂ）のように使い分ける。この例では、（ａ）の場合、統合メモリＢ領域を主にＣＰＵアクセス領域にしており、逆に（ｂ）の場合、主に３画面分の画像メモリ領域にしている。その分がＣＰＵ性能と表示性能の違いとなる。

また本実施の形態では、重ね合わせ表示用の画像面を３面分毎に統合メモリＡ，Ｂに配置しているが、これに限らず、さらに接続される統合メモリがある構成の場合など、表示用の画像の各面を別個の統合メモリに配置することなど様々な配置が可能である。

図５は、システムＬＳＩ２１１の外部にある外部ＣＰＵ２０６からみた場合のメモリマップである。図５（ａ）はＣＰＵ性能優先の場合のメモリマップである。また図５（ｂ）は表示性能優先の場合のメモリマップである。図４と同様に、統合メモリＡの領域（ＡＤＲ１０からＡＤＲ１１の領域），統合メモリＢの領域（ＡＤＲ１１からＡＤＲ１２の領域）及びレジスタ領域（ＡＤＲ１３からＡＤＲ１４の領域）が確保されている。領域ｄ４，ｄ５，ｄ６は、それぞれ３面分の画像メモリ領域である。各領域の役割は図４の場合と同様である。

図６は、システムＬＳＩ２１１におけるメモリアクセス制御手段であるメモリコントローラ２０５の構成例を示す。メモリコントローラ２０５は、キュー６０１、論理回路６０２，６０３、ＳＤＲＡＭ制御回路６０７，６０８、アクセス監視部６０６などを有する。キュー６０１は、第１バス２１３−１，１３−２からのアクセス信号を受け取ってキューイングし、論理回路６０２または論理回路６０３を通じて信号線６０４または信号線６０５にアクセス信号を出力する。また、キュー６０１におけるキューイングと同時に、第１バス２１３−１，１３−２へキューイング完了信号を返す。キュー６０１内部では、アクセスデータの追い越しは発生しないので、キュー６０１で受理されたアクセスはシーケンシャルに実行される。第１バス２１３−１，２１３−２へ返されたキューイング完了信号は、ＣＰＵ２０１で「アクセス結果が必ずメモリに反映された後に、次の命令を実行すること」が必要であるときに利用される。

信号線６０４は第１のＳＤＲＡＭ制御回路６０７に接続されており、信号線６０５は第２のＳＤＲＡＭ制御回路６０８に接続されている。

論理回路６０２は第１バス２１３−１，２１３−２からのアクセス信号の特定のビットが“１”である際に、第１バス２１３−１，２１３−２からのアクセス信号を信号線６０４に出力する。論理回路６０３は第１バス２１３−１，２１３−２からのアクセス信号の特定のビットが“０”である際に、第１バス２１３−１，２１３−２からのアクセス信号を信号線６０５に出力する。

アクセス監視回路６０６は、統合メモリＡ及び統合メモリＢへのアクセスを監視し、１つのトランザクションのアクセスで統合メモリＡからアクセスが始まり統合メモリＢにアクセスする、または、統合メモリＢからアクセスが始まり統合メモリＡにアクセスするような、統合メモリＡ，Ｂ間でアクセスがまたがるものについて監視する。

本発明では、統合メモリＡ及び統合メモリＢの主とする用途、つまりＣＰＵ性能優先とするか表示性能優先とするかといったことを状況に応じて定めることが重要である。そのため、１つのトランザクションのアクセスが統合メモリＡと統合メモリＢにまたがったアクセスとなった場合には、その状況をエラーとして記録する。アクセス監視回路６０６にはレジスタが内蔵されており、前記エラー状況を記録する。また図示していないが、アクセス監視回路６０６からＣＰＵ２０１には割り込み信号が接続されており、割り込みによりエラーの発生をＣＰＵ２０１に報告する。

第１のＳＤＲＡＭ制御回路６０７、第２のＳＤＲＡＭ制御回路６０８は、それぞれ統合メモリＡ２１０、統合メモリＢ２１２に接続される。各ＳＤＲＡＭ制御回路６０７，６０８は、それぞれ対応する統合メモリであるＳＤＲＡＭへコマンドを発行する制御回路である。また、ＳＤＲＡＭ制御回路６０７，６０８は、それぞれ統合メモリＡ，Ｂのｂｉｔ幅（バス幅）を設定する図示していない設定レジスタを有しており、統合メモリＡ，Ｂでそれぞれ異なる幅あるいは同一幅でシステムを構成することが可能である。また、ＳＤＲＡＭ制御回路６０７，６０８は独立しているので、統合メモリＡ，Ｂのどちらか一方だけでシステムを構成することが可能である。

図１６に、図６とは異なるメモリコントローラ２０５の構成例を示す。図１６は、システムＬＳＩ２１１におけるメモリアクセス制御手段であるメモリコントローラ２０５の第二の構成例である。メモリコントローラ２０５は、キュー６０１−１，６０１−２、論理回路１６０１，１６０２、ＳＤＲＡＭ制御回路６０７，６０８、アクセス監視部６０６などを有する。キュー６０１−１は、第１バス２１３−１、２１３−２からのアクセス信号を受け取ってキューイングし、論理回路１６０１を通じて第一のＳＤＲＡＭ制御回路６０７にアクセス信号を出力する。また、キュー６０１−１におけるキューイングと同時に、第１バス２１３−１，２１３−２へキューイング完了信号を返す。キュー６０１内部では、アクセスデータの追い越しは発生しないので、キュー６０１で受理されたアクセスはシーケンシャルに実行される。第１バス２１３−１，２１３−２へ返されたキューイング完了信号は、ＣＰＵ２０１で「アクセス結果が必ずメモリに反映された後に、次の命令を実行すること」が必要であるときに利用される。論理回路１６０１は第１バス２１３−１，２１３−２からのアクセス信号の特定のビットが“１”である際に、第１バス２１３−１，２１３−２からのアクセス信号を信号線１６０７に出力する。論理回路１６０２は第１バス２１３−１，２１３−２からのアクセス信号の特定のビットが“０”である際に、第１バス２１３−１，２１３−２からのアクセス信号を信号線１６０８に出力する。キュー６０１−２は、第１バス２１３−１，２１３−２からのアクセス信号を受け取ってキューイングし、論理回路１６０２を通じて第二のＳＤＲＡＭ制御回路６０８にアクセス信号を出力する。また、キュー６０１−２におけるキューイングと同時に、第１バス２１３−１，２１３−２へキューイング完了信号を返す。キュー６０２内部では、アクセスデータの追い越しは発生しないので、キュー１６０２で受理されたアクセスはシーケンシャルに実行される。また、キュー６０１−１とキュー１６０１−２の処理は、並列に実行される。

図７は、ＣＰＵ性能優先の場合のアクセスについて説明するための、統合メモリＡ／Ｂに対するアクセスタイミングを示す図である。図７（ａ）において、始めに統合メモリＡに対しＣＰＵ２０１がアクセスした後（図中の「ＣＰＵ」）、表示制御回路２０３による表示処理のためのアクセス「ＤＵ１」が発生している。統合メモリＢではアクセスは発生してない。以下、ＣＰＵ２０１による統合メモリＡ／ＢへのアクセスをＣＰＵアクセスとし、表示制御回路による統合メモリＡ／Ｂへのアクセスを表示アクセスとする。また本実施の形態の場合、表示アクセス「ＤＵ１〜ＤＵ３」は特に表示制御回路２０３による３画面の重ね合わせ処理のためのそれぞれの表示面に対応したアクセスを示す。

図７（ａ）では、本実施の形態のデータ処理システムにおいて、表示アクセスが最優先であるという設定がなされているものとする。表示アクセス「ＤＵ１」のアクセス開始直後、ＣＰＵ２０１からのアクセスリクエストが発生している（図中の「ＣＰＵｒｅｑ」）。このＣＰＵリクエスト「ＣＰＵｒｅｑ」は、表示アクセス「ＤＵ１〜ＤＵ３」と競合したため、ＣＰＵアクセスが表示アクセス「ＤＵ３」のアクセス終了まで待たされている。

一般に表示アクセスはリアルタイム性が必要とされる性質のアクセスであり、この場合、表示アクセスのリアルタイム性が守れない場合には、表示が乱れるという問題が発生する。ＣＰＵリクエストが「ＤＵ１〜ＤＵ３」アクセスに待たされるため、ＣＰＵ性能は競合待ちが発生しないケースよりも悪くなる。従来技術である統合メモリが１系統しかないシステムにおいては、図７（ａ）に示す統合メモリＡへのアクセスのような状況が頻発していた。

一方、図７（ｂ）は、統合メモリＡを主として表示アクセス用として用い、統合メモリＢを主として主記憶アクセス用として用いる場合である（図４（ａ）のような設定）。始めに統合メモリＢでＣＰＵアクセス「ＣＰＵ」が実行されており、その直後に統合メモリＡにおいて表示アクセス「ＤＵ１〜ＤＵ３」が実行されている。統合メモリＢにおいて図７（ａ）と同じタイミングでＣＰＵ２０１によるアクセスリクエスト「ＣＰＵｒｅｑ」が発生しているが、統合メモリＢは主として主記憶アクセス用として用いているため、表示アクセス「ＤＵ１〜ＤＵ３」は発生しておらず、このＣＰＵアクセスがすぐに実行できる。

図７（ａ）と図７（ｂ）を比べると、２回目のＣＰＵアクセスのタイミングつまりレイテンシが図７（ｂ）の方が改善されていることがわかる。このようにＣＰＵ性能優先とすることができる。

図８は、表示性能優先の場合のアクセスについて説明するための、統合メモリＡ／Ｂに対するアクセスタイミングを示す図である。図８（ａ）は統合メモリＡを主として表示アクセス用、統合メモリＢを主として主記憶アクセス用として用いた場合である。ここでは統合メモリＢ側ではＣＰＵアクセスは発生していない。本例では、表示アクセス「ＤＵ１〜ＤＵ６」は、表示制御回路２０３による６画面の重ね合わせ処理のためのそれぞれの表示面に対応したアクセスを示す。

統合メモリＡ側で表示アクセス「ＤＵ１」が発生した直後、表示アクセス「ＤＵ２〜ＤＵ６」のリクエスト「ＤＵ２〜６ｒｅｑ」が同時に発生している。表示アクセス「ＤＵ１」のアクセス終了後、順に「ＤＵ２」〜「ＤＵ６」までの表示アクセスが実行される。表示アクセスにはリアルタイム性が必要とされており、ある締め切り時間までにアクセスが完了しないと、表示が乱れることとなる。本実施の形態では、図８（ａ）における「ＤＵ６表示締め切り」までに表示アクセス「ＤＵ６」が完了しておらず、「ＤＵ６」つまり重ね合わせ表示面における第６面目に表示の乱れが発生する可能性があり問題である。

図８（ｂ）は、統合メモリＡを主として表示アクセス用として用い、統合メモリＢを主として主記憶アクセス用としてではなく統合メモリＡと同様に主に表示アクセス用として用いた場合である（図４（ｂ）のような設定）。本例では、統合メモリＡと統合メモリＢにはそれぞれ表示面を３面ずつ配置することとしている。この場合、各表示面の色数や表示サイズなどが等しいと仮定すると、表示アクセスは統合メモリＡ、統合メモリＢ共にほぼ等しい量のトラフィックが発生する。

図８（ｂ）においては、表示アクセス「ＤＵ１」の開始直後、図８（ａ）と同様に表示アクセス「ＤＵ２〜ＤＵ６」のアクセスリクエスト「ＤＵ２〜６ｒｅｑ」が発生している。図８（ｂ）では「ＤＵ１〜ＤＵ３」の表示領域は統合メモリＡに配置されており、「ＤＵ４〜ＤＵ６」の表示領域は統合メモリＢに配置されている。表示アクセス「ＤＵ２〜ＤＵ６」のアクセスリクエストが発生すると、統合メモリＢにおいて表示アクセス「ＤＵ４」が実行開始される。統合メモリＡにおいては、表示アクセス「ＤＵ１〜ＤＵ３」のアクセスが実行され、統合メモリＢにおいては、表示アクセス「ＤＵ４〜ＤＵ６」のアクセスが実行される。図８（ｂ）においては、「ＤＵ６表示締め切り」よりも前に「ＤＵ６」のアクセスが完了しており、「ＤＵ６」に対応する表示面の乱れは発生しない。このように表示性能優先とすることができる。

本実施の形態のデータ処理システムであるカーナビゲーションシステムにおいては、ＣＰＵ動作による経路探索や音声認識処理などの主記憶性能を要求される場合には、図７（ｂ）のようなアクセスが実行可能なように、メモリ配置を図４（ａ）に示したようにする。この場合、ＣＰＵ性能が優先的に満たされる。重ね合わせ表示面数は３面だけになってしまうが、経路探索や音声認識処理はＣＰＵ性能が要求される処理であるため、表示面数に制限がかかることは止むを得ない。ＣＰＵ性能が要求される状況においても表示性能の制限を行わないのであれば、専用に表示メモリを設けるなどが必要であり、カーナビゲーションシステムのコストアップにつながってしまう。

また、本実施の形態のデータ処理システムであるカーナビゲーションシステムにおいては、重ね合わせ表示面数を例えば６面とするなど表示性能（データ処理性能）を要求される場合には、図８（ｂ）のようなアクセスが実行可能なように、メモリ配置を図４（ｂ）に示したようにする。この場合、表示性能が優先的に満たされる。主記憶アクセスを統合メモリＡ／Ｂに対して行おうとすると、表示アクセスとの競合が発生し、かつ、表示アクセスは最優先で調停されるため、主記憶アクセスのレイテンシは表示アクセスに比べて悪くなる。しかしながら、表示性能が要求される状況においてもＣＰＵ性能の制限を行わないのであれば、専用に表示メモリを設けるなどが必要であり、カーナビゲーションシステムのコストアップにつながってしまう。

なお以上では、データ処理性能を優先させる場合として、表示制御回路２０３についての画像メモリアクセスを例に説明したが、ビデオ入力回路２０２や音声処理回路２０４などの他ユニットによるデータ処理のための統合メモリアクセスについても同様である。本実施の形態の場合、ビデオ入力回路２０２や音声処理回路２０４についても、表示制御回路２０３と同様、データ処理のために２つの統合メモリＡ／Ｂのいずれ及びその領域にアクセスを行うかを指定可能である。

画像入力部であるビデオ入力回路２０２による統合メモリアクセスを行う構成の場合、システムＬＳＩ２１１において、統合メモリＡ及び統合メモリＢの記憶領域には、ＣＰＵ２０１がアクセスする領域とビデオ入力回路２０２がアクセスする領域との両方を持つことが可能であり、メモリアクセス制御手段であるＭＣＵ２０５を通じた前記少なくとも２つの統合メモリＡ／Ｂに対するアクセスの用途に関し、主にＣＰＵ２０１が主記憶用にアクセスする領域と、主にビデオ入力回路２０２が画像入力処理用にアクセスする領域とを使い分ける。

また、音声処理回路２０４による統合メモリアクセスを行う構成の場合、システムＬＳＩ２１１において、統合メモリＡ及び統合メモリＢの記憶領域には、ＣＰＵ２０１がアクセスする領域と音声処理回路２０４がアクセスする領域との両方を持つことが可能であり、メモリアクセス制御手段であるＭＣＵ２０５を通じた前記少なくとも２つの統合メモリＡ／Ｂに対するアクセスの用途に関し、主にＣＰＵ２０１が主記憶用にアクセスする領域と、主に音声処理回路２０４が音声処理用にアクセスする領域とを使い分ける。

図９は、統合メモリＡ，Ｂへのアクセスの優先順位の設定例を示し、特に統合メモリＡ，Ｂ共に同じ設定である場合の一例を示す。各デバイス（アクセス主体）による各系統の統合メモリＡ，Ｂへのアクセス優先順位は、Ｌｅｖｅｌ０からＬｅｖｅｌ３に分かれている。各Ｌｅｖｅｌの優先順位は、Ｌｅｖｅｌ０＞Ｌｅｖｅｌ１＞Ｌｅｖｅｌ２＞Ｌｅｖｅｌ３となっている。Ｌｅｖｅｌ０が最もアクセス優先順位が高く、より下位のＬｅｖｅｌのアクセス要求と競合した場合には、Ｌｅｖｅｌ０が優先して実行される。

このうち、本実施の形態のシステムＬＳＩでアクセス優先順位の設定が変更可能なのはＬｅｖｅｌ２とＬｅｖｅｌ３である。このアクセス優先順位の設定は、調停回路２２０の優先順位設定レジスタ１５０３及び１５０６によって設定される。

Ｌｅｖｅｌ０には、ＳＤＲＡＭ制御９０１が割り当てられている。これは統合メモリであるＳＤＲＡＭのリフレッシュなどの制御であり、メモリコントローラ２０５で実行される処理である。

Ｌｅｖｅｌ１には、表示デバイスアクセス（ＤＵ）９０２、ビデオ入力アクセス（ＶＩＮ）９０３、音声アクセス９０４がある。Ｌｅｖｅｌ１内の表示デバイスアクセス９０２、ビデオ入力アクセス９０３、音声アクセス９０４はラウンドロビンで優先順位が決定される。なお表示デバイスアクセス９０２は、表示制御回路２０３のアクセスに対応する。ビデオ入力アクセス９０３は、ビデオ入力回路２０２のアクセスに対応する。音声アクセス９０４は、音声処理回路２０４のアクセスに対応する。

Ｌｅｖｅｌ２に設定されたデバイスは、この場合はない。破線で示したデバイスは該当Ｌｅｖｅｌに設定されていないことを表わす。Ｌｅｖｅｌ３には、ＣＰＵアクセス９０５と、外部デバイスアクセス９０６と、描画デバイスアクセス９０７とが設定されている。Ｌｅｖｅｌ３におけるＣＰＵアクセス９０５と外部デバイスアクセス９０６と描画デバイスアクセス９０７は、ラウンドロビンで優先順位が決定される。なおＣＰＵアクセス９０５は、ＣＰＵ２０１のアクセスに対応する。外部デバイスアクセス９０６は、第３バス２１４−１，２１４−２に接続された各デバイスのアクセスに対応する。描画デバイスアクセス９０７は、描画デバイス２２３のアクセスに対応する。

図９では、統合メモリＡ，Ｂに対するアクセス優先順位は同じ設定となっている。どちらもＬｅｖｅｌ２のアクセス優先順位に設定されたデバイスはない。また表示デバイスアクセス９０２と外部デバイスアクセス９０６は、さらにそれぞれサブラウンドロビンにより優先順位が定められている。これについては図１１で後述する。

図１０は、統合メモリＡ，Ｂへのアクセスの優先順位の設定例を示し、特に統合メモリＡ，Ｂそれぞれ異なる設定である場合の一例を示す。Ｌｅｖｅｌ０，１の設定は図９と同様である。Ｌｅｖｅｌ２には、統合メモリＡではＣＰＵアクセス１００５、外部デバイスアクセス１００８が設定されており、統合メモリＢでは描画デバイスアクセス１０１７、外部デバイスアクセス１０１８が設定されている。

Ｌｅｖｅｌ３には、統合メモリＡでは描画デバイスアクセス１００７と外部デバイスアクセス１００６が設定されており、統合メモリＢではＣＰＵアクセス１０１５と外部デバイスアクセス１０１６が設定されている。

図１０では、統合メモリＡ，Ｂに対するアクセス優先順位は異なる設定となっている。図１０の設定のように、統合メモリＡとＢにおいて、アクセス優先順位の設定を異なるものとすることにより、アクセス競合時の各デバイスからみた統合メモリの最悪レイテンシを保証することが可能となる。これについては図１２で後述する。

図１１は、図９、図１０に示した統合メモリＡ，Ｂに対するアクセス優先順位の設定におけるサブラウンドロビンについての説明図である。図１１（ａ）は、図９に示すＬｅｖｅｌ１の表示デバイス９０２についてのアクセス優先順位のサブラウンドロビンを示す。表示デバイスアクセスＤＵ１からＤＵ６まで、６つのデバイスについての優先順位の調停がラウンドロビンで決定される。表示デバイスアクセス９１２、１００２、１０１２についても同様である。表示デバイスアクセスＤＵ１〜ＤＵ６は、例えば６画面の重ね合わせのための表示アクセスに対応する。

図１１（ｂ）は、図９に示すＬｅｖｅｌ３の外部デバイスアクセス９０６についてのアクセス優先順位のサブラウンドロビンを示す。外部ＣＰＵ２０６、ＳＲＡＭ２０７、周辺Ｉ／Ｆ２０９、ＦＬＡＳＨ２０８の各デバイスについての優先順位の調停がラウンドロビンで決定される。周辺Ｉ／Ｆ２０９についてはさらにこれに接続されるデバイスについてのサブラウンドロビンが存在する（図示せず）。外部デバイスアクセス９１６についても同様のサブラウンドロビンとなっている。

図１１（ｃ）は、図１０に示すＬｅｖｅｌ２の外部デバイスアクセス１００８についてのアクセス優先順位のサブラウンドロビンを示す。ＳＲＡＭ２０７、周辺Ｉ／Ｆ２０９、ＦＬＡＳＨ２０８の各デバイスについての優先順位の調停がラウンドロビンで決定される。外部デバイスアクセス１０１６についても同様である。図１１（ｄ）は、図１０に示すＬｅｖｅｌ３の外部デバイスアクセス１００６についてのサブラウンドロビンを示す。この場合は外部ＣＰＵ２０６となる。外部デバイスアクセス１０１８についても同様である。

図１２は、図９に示すアクセス優先順位設定において、ＣＰＵ２０１と、ＳＲＡＭ２０７からのＤＭＡＣ２２５による転送データと、描画デバイス２２３と、の３つのアクセスのみが競合した場合における、各デバイスからみた統合メモリアクセスの最悪レイテンシについての説明図である。

図１２（ａ）は、描画デバイス２２３からみた場合の統合メモリＡの最悪レイテンシを示す。この最悪時には、描画デバイス２２３がリクエスト（図中の「描画ｒｅｑ」）をアサートした後、ＣＰＵ２０１、ＳＲＡＭ２０７のデータ転送（図中の「ＣＰＵ」、「ＳＲＡＭ」）が先に実行され、その後に描画デバイスのアクセス（図中の「描画」）が実行される。図９においては統合メモリＢについても統合メモリＡと同じ優先順位設定がなされているので、図１２（ａ）と同様の結果となる。

図１２（ｂ）は、ＣＰＵ２０１からみた場合の統合メモリＡの最悪レイテンシを示す。ＳＲＡＭ２０７のデータ転送が行われ、その後描画デバイス２２３のアクセスが実行されて最後にＣＰＵアクセスが行われた場合が、ＣＰＵ２０１にとっての最悪レイテンシとなる。統合メモリＢについても同様である。

図１３は、図１０に示すアクセス優先順位設定において、ＣＰＵ２０１と、ＳＲＡＭ２０７からのＤＭＡＣ２２５による転送データと、描画デバイス２２３と、の３つのアクセスのみが競合した場合の、描画デバイス２２３からみた統合メモリアクセスの最悪レイテンシについての説明図である。

図１３（ａ）は、描画デバイス２２３からみた場合の統合メモリＡの最悪レイテンシである。この最悪時には、描画デバイス２２３がリクエスト「描画ｒｅｑ」をアサートした後、ＣＰＵ２０１、ＳＲＡＭ２０７のデータ転送が先に実行され、その後に描画デバイス２２３のアクセスが実行される。

図１３（ｂ）は、描画デバイス２２３からみた場合の統合メモリＢの最悪レイテンシである。描画デバイス２２３は優先順位がＬｅｖｅｌ２に設定されているため、ＣＰＵ２０１、ＳＲＡＭ２０７のデータ転送に優先して実行される。図１３（ａ）に比べ、描画デバイス２２３の最悪レイテンシが改善している。

図１４は、図１０に示すアクセス優先順位設定において、ＣＰＵ２０１と、ＳＲＡＭ２０７からのＤＭＡＣ２２５による転送データと、描画デバイス２２３と、の３つのアクセスのみが競合した場合の、ＣＰＵ２０１からみた統合メモリアクセスの最悪レイテンシについての説明図である。

図１４（ａ）は、ＣＰＵ２０１からみた場合の統合メモリＡの最悪レイテンシである。この最悪時には、ＣＰＵ２０１と同じＬｅｖｅｌ２にあるＳＲＡＭ２０７のアクセスが実行され、その後にＣＰＵ２０１のアクセスが実行される。

図１４（ｂ）は、ＣＰＵ２０１からみた場合の統合メモリＢの最悪レイテンシである。ＣＰＵ２０１は優先順位がＬｅｖｅｌ３に設定されているため、描画デバイス２２３、ＳＲＡＭ２０７のデータ転送の後に実行される。図１４（ａ）と（ｂ）を比較すると、統合メモリＡの方がＣＰＵ２０１からみた最悪レイテンシが短いことがわかる。

図１３、図１４において、統合メモリＡ，Ｂで異なるアクセス優先順位の設定により、最悪レイテンシがどのように変わるかについて例示した。本例ではＣＰＵ２０１とＳＲＡＭ２０７のデータ転送と描画デバイス２２３という３つのデバイスのみのアクセス競合の場合で説明したが、Ｌｅｖｅｌ１の表示デバイスアクセス（ＤＵ）やその他周辺Ｉ／Ｆ２０９など、多数のデバイスのアクセス競合が発生する状況では、一般にはアクセスを行うデバイスの最悪レイテンシの保証は困難となってくる。そこで本発明では、統合メモリに関しＡ，Ｂそれぞれの系統で独立にアクセス優先順位設定を可能とすることにより、最悪レイテンシの保証をより容易にすることができた。

図１５を用いて、調停回路２２０について説明する。図１５は、システムＬＳＩ２１１における調停回路２２０の構成を示す。調停回路２２０は、第１バス２１３−１，２１３−２に接続される第1バス調停回路１５０１、第２バス２２２−１，２２２−２に接続される第２バス調停回路１５０２を有する。また、バス調停回路１５０１の制御レジスタとして、優先順位設定レジスタ１５０３、ＮＭＩ時リクエストマスク設定レジスタ１５０４、Ｌｅｖｅｌ１連続回数設定レジスタ１５０５を有する。同様にバス調停回路１５０２の制御レジスタとして、優先順位設定レジスタ１５０６、ＮＭＩ時リクエストマスク設定レジスタ１５０７、Ｌｅｖｅｌ１連続回数設定レジスタ１５０８を有する。

第２バス調停回路１５０２は、第２バス２２２−１，２２２−２から各デバイスのリクエスト信号を受け取り、優先順位設定レジスタ１５０６の設定に従ってアクセス優先順位を決定する。また、第２バス調停回路１５０２は、電源監視回路２２４からＮＭＩ信号を受け取った際には、ＮＭＩ時リクエストマスク設定レジスタ１５０４の設定に従い、第２バス２２２−１，２２２−２からの特定のデバイスのリクエストをマスクして調停を行う。

第１バス調停回路１５０１は、第１バス２１３−１，２１３−２から各デバイスのリクエスト信号を受け取り、優先順位設定レジスタ１５０３の設定に従ってアクセス優先順位を決定する。また、第１バス調停回路１５０１は、電源監視回路２２４からＮＭＩ信号を受け取った際には、ＮＭＩ時リクエストマスク設定レジスタ１５０４の設定に従い、第１バス２１３−１，２１３−２からの特定のデバイスのリクエストをマスクして調停を行う。

Ｌｅｖｅｌ１連続回数レジスタ１５０８は、第２バス２２２−１，２２２−２の調停において、図９などで例示した前記優先順位設定におけるＬｅｖｅｌ１のアクセスが何回連続することを許可するかを設定するレジスタである。同様にＬｅｖｅｌ１連続回数レジスタ１５０７は、第１バス２１３−１，２１３−２の調停において、Ｌｅｖｅｌ１のアクセスが何回連続することを許可するかを設定するレジスタである。

Ｌｅｖｅｌ１連続回数設定レジスタ１５０７，１５０８は共に、電源オン時初期値は“０”であり、このレジスタ値が“０”の場合には、「Ｌｅｖｅｌ１のリクエストが連続する限り、何回でも連続してバスを占有可能」という意味の設定となる。Ｌｅｖｅｌ１連続回数設定レジスタ１５０７の設定値を例えば“３”とした場合には、「Ｌｅｖｅｌ１のデバイスのアクセスが３回連続したら必ず（Ｌｅｖｅｌ２のリクエストがある場合には）Ｌｅｖｅｌ２のデバイスがバス権を取得できる」という意味の設定となる。Ｌｅｖｅｌ１連続回数設定レジスタ１５０７，１５０８を利用することにより、より柔軟なシステム性能の調整が可能となる。

以上のように、システムＬＳＩ２１１に接続可能な統合メモリを少なくとも２系統設けた構成において、それぞれの統合メモリＡ，Ｂの用途を、優先したい性能に応じて「主として表示用」、「主として主記憶用」、あるいは「すべて表示用」などに設定して使い分ける。そして、データ処理システムの動作状況に応じて、ソフトウェアで、統合メモリＡ，Ｂの用途を前記各用途に使い分ける。この統合メモリの用途の使い分けの制御により、ＣＰＵ性能優先や表示などのデータ処理性能優先など、システム性能の調整が可能となる。また、本システムＬＳＩ２１１を用いてカーナビゲーションシステムなどを構成することにより、システムコストと要求性能の調整が可能となる。

カーナビゲーションシステムを構成する際、システムＬＳＩ２１１には、統合メモリインタフェースが、接続可能な統合メモリ数に対応して少なくとも２系統あるが、その内１系統しか用いないとすれば、システムのコストダウンが可能である。その場合、従来技術の統合メモリシステムと同等の性能となることが予想される。また、カーナビゲーションシステムの動作状況に応じてシステム全体の性能の調整を行いたければ、２系統の統合メモリインタフェースの双方にそれぞれＳＤＲＡＭなどのメモリを接続することにより、その目的を達成できる。

このように、１つのシステムＬＳＩ２１１をもとに複数のカーナビゲーションシステム、すなわち例えばローコストからハイエンドまでのカーナビゲーションシステム製品に適用が可能である。１つのシステムＬＳＩ２１１で複数のデータ処理システム製品に適用が可能であるため、システムＬＳＩ２１１の生産量が増え、大量生産によりシステムＬＳＩの単価が下がってくる。これによりカーナビゲーションシステムなどのデータ処理システム製品の低コスト化にも貢献できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明のシステムＬＳＩ及びデータ処理システムは、ＣＰＵによる主記憶アクセスと表示などのデータ処理アクセスとの両方を行うような、メモリアクセス性能を調整することによりそのメリットを享受できる、カーナビゲーションシステムやテレマティクスシステムなどのマルチメディアデータ処理システムなどに利用可能である。

本発明の一実施の形態におけるデータ処理システムの例としてカーナビゲーションシステムの全体構成を示す図である。 カーナビゲーションシステム本体の構成を示し、本発明の一実施の形態におけるシステムＬＳＩを含んだ構成を示す図である。 本実施の形態のシステムＬＳＩ及びデータ処理システムにおける、表示装置に対する複数の表示面の重ね合わせについての説明図である。 （ａ），（ｂ）は、本実施の形態のシステムＬＳＩに内蔵されたＣＰＵからみた場合のメモリマップを示す図である。 （ａ），（ｂ）は、本実施の形態のシステムＬＳＩ外部にある外部ＣＰＵからみた場合のメモリマップを示す図である。 本実施の形態のシステムＬＳＩにおけるメモリコントローラの構成例を示す図である。 （ａ），（ｂ）は、本実施の形態のシステムＬＳＩにおける、ＣＰＵ性能優先の場合の統合メモリアクセスについて説明するための図である。 （ａ），（ｂ）は、本実施の形態のシステムＬＳＩにおける、表示性能優先の場合の統合メモリアクセスについて説明するための図である。 本実施の形態のシステムＬＳＩにおける、２系統の統合メモリへのアクセスの優先順位の設定例を示し、特に各系統で同じ設定である場合の一例を示す図である。 本実施の形態のシステムＬＳＩにおける、２系統の統合メモリへのアクセスの優先順位の設定例を示し、特に各系統で異なる設定である場合の一例を示す図である。 （ａ）〜（ｄ）は、図９、図１０に示すアクセス優先順位設定におけるサブラウンドロビンについての説明図である。 （ａ），（ｂ）は、図９に示すアクセス優先順位設定において、ＣＰＵと、ＳＲＡＭからのＤＭＡＣによる転送データと、描画デバイスと、の３つのアクセスのみが競合した場合における、各デバイスからみた統合メモリの最悪レイテンシについて示す図である。 （ａ），（ｂ）は、図１０に示すアクセス優先順位設定において、ＣＰＵと、ＳＲＡＭからのＤＭＡＣによる転送データと、描画デバイスと、の３つのアクセスのみが競合した場合の、描画デバイスからみた統合メモリの最悪レイテンシについて示す図である。 （ａ），（ｂ）は、図１０に示すアクセス優先順位設定において、ＣＰＵと、ＳＲＡＭからのＤＭＡＣによる転送データと、描画デバイスと、の３つのアクセスのみが競合した場合の、ＣＰＵからみた統合メモリの最悪レイテンシについて示す図である。 本実施の形態のシステムＬＳＩにおける調停回路の構成を示す図である。 本実施の形態のシステムＬＳＩにおけるメモリコントローラの第二の構成例を示す図である。

符号の説明

１０１，１０２，１０３，１０４，１０５，１０６…信号線、１０７…カメラ、１０８…液晶ディスプレイ、１０９，１１０…スピーカ、１１１…ストレージデバイス、１１２…携帯電話、１１３…リモコン受信部、１１４…リモコン、１１５…カーナビゲーションシステム本体、２０１…ＣＰＵ、２０２…ビデオ入力回路、２０３…表示制御回路、２０３−１…レジスタ、２０４…音声処理回路、２０５…メモリコントローラ、２０６…外部ＣＰＵ、２０７…ＳＲＡＭ、２０８…フラッシュメモリ、２０９…周辺インタフェース、２１０…統合メモリＡ、２１１…システムＬＳＩ、２１２…統合メモリＢ、２１３−１…第１バス（アドレス）、２１３−２…第１バス（データ）、２１４−１…第３バス（アドレス）、２１４−２…第３バス（データ）、２２０…調停回路、２２１…調停回路、２２２−１…第２バス（アドレス）、２２２−２…第２バス（データ）、２２３…描画処理部、２２４…電源監視回路、２２５…ＤＭＡＣ、２２６…バスブリッジ、ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６…３画面分の画像メモリ領域、６０１，６０１−１，６０１−２…キュー、６０２，６０３…論理回路、６０４，６０５…信号線、６０６…アクセス監視部、６０７…第１のＳＤＲＡＭ制御回路、６０８…第２のＳＤＲＡＭ制御回路、９０１，９１１，１００１，１０１１…ＳＤＲＡＭ制御、９０２，９１２，１００２，１０１２…表示アクセス、９０３，９１３，１００３，１０１３…ビデオ入力アクセス、９０４，９１４，１００４，１０１４…音声アクセス、９０５，９１５，１００５，１０１５…ＣＰＵアクセス、９０６，９１６，１００６，１０１６，１００８，１０１８…外部デバイスアクセス、９０７，９１７，１００７，１０１７…描画デバイスアクセス、１５０１…第１バス調停回路、１５０２…第２バス調停回路、１５０３，１５０６…優先順位設定レジスタ、１５０４，１５０７…ＮＭＩ時リクエストマスク設定レジスタ、１５０５，１５０８…Ｌｅｖｅｌ１連続回数設定レジスタ、１６０１，１６０２…論理回路、１６０３〜１６０８…信号線。

Claims (3)

1. 命令処理部と、表示制御部と、画像入力部と、描画処理部と、
   少なくとも２つの物理的に異なる第１、第２の記憶装置を接続可能であり前記記憶装置へのアクセスを制御するメモリアクセス制御手段とを有し、
   前記記憶装置の記憶領域には、前記命令処理部がアクセスする領域と前記表示制御部がアクセスする領域との両方を持つことが可能であり、
   前記メモリアクセス制御手段を通じた前記第１、第２の記憶装置に対するアクセスの用途に関し、アクセスデバイスとして、高優先順位デバイスと低優先順位デバイスとを有し、
   前記高優先順位デバイスとして、少なくとも、前記表示制御部と、前記画像入力部とを有し、
   前記低優先順位デバイスとして、少なくとも、前記命令処理部と、前記描画処理部と、１つ以上の外部デバイスとを有し、
   前記高優先順位デバイスについては高優先順位のアクセスレベルである第１のレベルを設定し、
   前記低優先順位デバイスについてはそれぞれの低優先順位のアクセスレベルである第２、第３のレベルを、前記高優先順位デバイスの前記第１のレベルよりも低い範囲内において、高い方の第１の優先順位のアクセスレベルである第２のレベルと、低い方の第２の優先順位のアクセスレベルである第３のレベルとを設定し、
   前記第１、第２の記憶装置ごとに、前記高優先順位デバイス及び低優先順位デバイスについてのアクセスレベルを設定する１つ以上のレジスタを備え、
   前記第１、第２の記憶装置ごとに、前記低優先順位デバイスである前記命令処理部、前記描画処理部、及び前記外部デバイスについての前記アクセスレベルをそれぞれ独立に前記レジスタに設定することを特徴とするシステムＬＳＩ。
2. 請求項１記載のシステムＬＳＩにおいて、
   前記第１、第２の記憶装置ごとに、同一のアクセスレベルとして設定されたアクセスデバイス群のアクセスの優先順位は、ラウンドロビン方式で決定されることを特徴とするシステムＬＳＩ。
3. 請求項１記載のシステムＬＳＩにおいて、
   前記高優先順位デバイスのアクセス連続回数の許容値を設定するレジスタを有することを特徴とするシステムＬＳＩ。

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