JP2002073526A - メモリアクセス方式 - Google Patents
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Abstract
おいてもシステム性能の低下を抑えるに好適なメモリア
クセス方式を提供することにある。 【解決手段】 マルチメディアデータ処理装置の基本部
分は、CPU1100、画像表示装置2100、統合メ
モリ1200、システムバス1920およびそれに接続
される入出力デバイス1300、1400、1500か
らなる。ここで、CPUは、命令処理部1110と表示
制御部1140を含む単一のシリコン上に実装されたL
SIに形成する。統合メモリには、主記憶領域1210
と表示領域1220が格納されている。そこで、該LS
Iと統合メモリとの統合メモリポート1910を該LS
Iと入出力デバイスとのシステムバスとは別に独立して
設ける。統合メモリポートはシステムバスよりも高速に
駆動可能である。
Description
式に係り、特に、演算処理を行うと共に映像データを作
成し、ディスプレイへ表示する機能を併せ持つ計算機シ
ステムに適用する技術に関する。
は、特表平11−510620号公報に記載のように、
主記憶と画像メモリとを一つの統合されたメモリに集約
する際にコアロジックと呼ばれるメモリ制御機構を介し
てCPU側と画像メモリ側を分離している。また、米国
特許第5,790,138号にも同様の構成が開示され
ている。
に主記憶と表示領域とを統合したものである。命令制御
部からの統合メモリへのアクセスは、命令処理部とチッ
プセットを構成するシステムコントローラを経由するた
め、レイテンシが長くなる。従来技術では、この点につ
いて配慮されておらず、命令処理時間を引き延ばす要因
となる、即ち、システムの性能低下を招くという問題が
あった。
ンシの増大を抑え、メモリ統合構成においてもシステム
性能の低下を抑えるに好適なメモリアクセス方式を提供
することにある。
に、少なくとも一つの命令処理部と、少なくとも一つの
表示制御部と、少なくとも一つの入出力デバイスと、命
令処理部がアクセスする領域および表示制御部がアクセ
スする領域を含む少なくとも一つの統合メモリとを有す
るマルチメディアデータ処理システムにおいて、命令処
理部と表示制御部とを含む単一のシリコン上に実装され
たLSIであって、該LSIと統合メモリとのインタフ
ェースを該LSIと入出力デバイスとのインタフェース
とは別に独立して設ける。また、前記LSIに前記統合
メモリを含み、該LSI内部で統合メモリのインタフェ
ースを形成する。
用いて説明する。図1は、本発明のメモリアクセス方式
の一実施形態を示す。図1において、マルチメディアデ
ータ処理装置1000には、マルチメディアデータ入出
力部、データ入出力および通信部、ユーザ指示入力部が
夫々付加される。マルチメディアデータ入出力部は、画
像表示装置2100、音声発生装置2200及び映像信
号発生装置2300から構成する。データ入出力および
通信部は、通信回線との接続を行うモデム3200、C
D−ROMやDVDなどの外部記憶媒体をアクセスする
ためのドライブ3100から構成する。ユーザ指示入力
部は、キーパッド4100、キーボード4200、マウ
ス4300などから構成する。マルチメディアデータ処
理装置1000は、CPU1100、統合メモリ120
0、FLASH1300やSRAM1400等の補助記
憶部、ユーザ指示入力部やモデム3200と接続するた
めの入出力用周辺インタフェース1500から構成す
る。また、CPU1100は、ドライブ3100、マル
チメディアデータ入出力部2100、2200、230
0への入出力端子を持つ。これらは、CPU1100内
の表示制御部1140、音声制御部1180、映像入力
部1120、高速データ入出力部1160にそれぞれ接
続される。CPU1100は、統合メモリ1200、F
lash1300やSRAM1400等の補助記憶部、
周辺インタフェース1500とデータ交換するためのバ
ス端子を持つ。補助記憶部(1300,1400)、周
辺インタフェース1500はCPU1100内のシステ
ムバス制御部1150に接続される。CPU1100は
ドライブ3100とのインタフェースを持つ。これらは
CPU1100内の高速データ入出力部1160に接続
される。CPU1100は統合メモリ1200とのイン
タフェースを持つ。これはCPU1100内の統合メモ
リ制御部1170に接続される。また、CPU1100
内にはこれらの他に命令処理部1110、画素発生部1
130がある。命令処理部1110は、64ビットのバ
ス端子を持ち、ここに映像入力部1120、画素発生部
1130、表示制御部1140、バス制御部1150、
高速データ入出力部1160、統合メモリ制御部117
0、音声制御部1180が夫々64ビットの内部バス1
192で接続される。この内部バス1192は統合メモ
リ制御部1170によって調停される。そのために、シ
ステムバス制御部1150とその他の部分は制御信号で
結ばれる。また、命令処理部1110は、別の内部バス
1191を介してシステムバス制御部1150と接続さ
れ、システムバス1920上のデバイス1300、14
00、1500等と接続可能である。統合メモリ制御部
1170は、統合メモリポート1910を介して統合メ
モリ1200と接続される。統合メモリ1200は、C
PU1100内の各部が共有して使用するメモリ領域で
ある。この中には命令処理部1110が主に使用する主
記憶領域1210、表示制御部1140が主に使用する
表示領域1220、映像入力部1120が主に使用する
映像領域1230、画素発生部1130が主に使用する
描画領域1240等から構成する。これらの領域は、単
一のアドレス空間に配置されるため、位置、サイズとも
に自由可変である。なお、本実施形態では64ビットと
しているが、本発明の内容はバス幅を限定するものでは
ない。
タ処理装置1000の基本部分を抜き出したものであ
る。この基本部分は、CPU1100、画像表示装置2
100、統合メモリ1200、統合メモリポート191
0、システムバス1920およびそれに接続されるデバ
イス1300、1400、1500等からなる。ここ
で、CPU1100は、命令処理部1110と表示制御
部1140を含む単一のシリコン上に実装されたLSI
に形成する。統合メモリ1200には、主記憶領域12
10と表示領域1220が格納されている。また、統合
メモリポート1910はシステムバス1920よりも高
速に駆動可能である。なお、CPU1100を形成した
LSIに統合メモリ1200を含み、このLSI内部で
統合メモリポート1910を形成しても良い。本実施形
態では、CPU1100に命令処理部1110と表示制
御部1140を有し、主記憶領域1210と表示領域1
220とを単一の統合メモリ1200に格納することに
よってメモリ部品数を削減し、システムの小型化に寄与
するものである。この場合、統合メモリ1200へのア
クセス集中による性能低下が心配であるが、本実施形態
では、統合メモリポート1910をシステムバス192
0とは別に独立して設け、これによって統合メモリ12
00へのアクセスの高速化を図り、性能低下の問題を解
決する。
従来例との比較を説明する。図22は、従来例の構成を
示す。命令処理部1110aは、CPU1100に内蔵
されず、システムバス1920を介してシステムコント
ローラ1500aと接続され、このシステムコントロー
ラ1500aに統合メモリ1200が接続される。した
がって、命令処理部1110aからの信号は、システム
バス経由でシステムコントローラ1500aから統合メ
モリ1200に伝送されることになる。また、システム
バス1920には、命令処理部1110aを起動時に初
期化するためのブートプログラムを格納するFlash
1300が接続されるのが一般的である。また、実際に
はシステムバス1920には、命令処理部1110aが
専用に使用する補助記憶も接続される筈である。このよ
うな構成においては、システムバス1920への接続数
が多く、電気的には負荷が大きい状態になり、高速駆動
が不可能である。この時の動作周波数は、ボード設計の
緻密さにも依存するが、33MHz程度での動作が限界
であろう。また、システムコントローラ1500aは、
様々な周辺機器を接続するためのローカルバスと統合メ
モリ1200へのインタフェースを持つ。統合メモリ1
200は表示制御部1140と共有される。この例では
統合メモリ1200へのインタフェースはそれぞれ電気
的に接続される。したがって、システムコントローラ1
500aの電気的負荷が大きく、これも駆動周波数向上
の障害になる。この場合は3者の結合であるが、せいぜ
い50MHz程度が限界であろう。また、バスが同電位
で接続されるため、システムコントローラ1500a、
表示制御部1140、統合メモリ1200がそれぞれバ
スを駆動する可能性があり、3者にて調停を行う必要が
ある。特に統合メモリ1200に対して能動的に動作す
るシステムコントローラ1500aと表示制御部114
0とはバス権のやり取りのための調停を行うため、それ
だけで数サイクルを要するのは明らかであり、オーバヘ
ッドとなる。結局、命令処理部1110aから統合メモ
リ1200へのアクセスではチップ渡りが2回、調停オ
ーバーヘッド、さらには33MHz程度の動作で時間を
要することになる。
処理部1110と表示制御部1140とは一つのCPU
1100に内蔵する。CPU1100は統合メモリ12
00への専用アクセスポート1910を持つ。これによ
り、CPU1100と統合メモリ1200とは1対1の
接続となり、命令処理部1110aからの信号は、専用
アクセスポート1910を介して統合メモリ1200に
直接伝送されることになる。このように、本発明では、
命令処理部1110aから統合メモリ1200に伝送さ
れる信号をシステムコントローラ1500bを経由せず
に行うため、負荷が小さくなる。また、ボード配線が単
純であることも負荷を抑える要因となる。それ故に、周
波数を向上でき、例えば100MHzで駆動可能であ
る。命令処理部1110と表示制御部1140のどちら
からのアクセスの場合もチップ渡りが1回であり、高速
動作が可能である。一方、負荷が大きく動作速度が期待
できないシステムバス1920は、統合メモリポート1
910とは別に設けられ、低速動作する。
00へのアクセス高速化を改めて説明する。図3は、各
インタフェースの周波数の関係を示し、システムバス1
920の周波数fs、統合メモリポート1910の周波
数fm、命令処理部1110の内部動作周波数fc、表
示制御部1140からの表示出力信号1930の周波数
fdをそれぞれ比較する。なお、図示されていないが、
内部バス1192はfmで動作するものとする。それぞ
れの周波数の組み合せは自由であり、本発明はその数値
を限定するものではないが、ここでは2つの数値例につ
いて説明する。いずれのケースもfmがfsより大きい
のが特徴である。本発明による統合メモリ1200への
アクセスは、システムバス1920上に主記憶1210
が接続される従来例よりも高速化が図れる。図3では、
fsを基準にして周波数設定を行った例を示す。条件欄
のnやmは2以上の整数である。整数とした理由は、f
s、fm、fcが同期動作することで相互アクセスのオ
ーバヘッドを削減するためである。2以上とした理由
は、従来例よりも高速化を図れる本発明の特徴を生かす
ためである。また、fdは、画像表示装置2100に依
存する値であり、自由度が必要なため、非同期である。
これは表示制御部1140において同期化を行う。表示
制御部1140は、統合メモリ1200の表示領域12
20からデータを読み出すため、同期化容易とするため
にfd≦fm/2とする。但し、これは同期化回路の一
例を想定したものであり、本発明を限定しない。
の84MHz、fcは更にその倍の168MHzであ
る。内部バス1191はfmで動作し、fsとfmの変
換はシステムバス制御部1150で行い、fmとfcと
の変換は命令処理部1110で行う。fmがfsの倍で
動作するため、統合メモリ1200へのアクセスを高速
に実行可能である。また、fcがfmの倍であるため、
内部バス1192の周波数fmとfcとの同期が容易で
あり、これも高速化に寄与する。fcをfmの倍として
いるため、fcの上限値によりfmの上限値が決まる。
さらにfdも制限され、この例では15MHzとする。
これは、横400×縦240程度の画面を表示するには
十分な周波数であり、画面サイズとCPU性能とを両立
する構成である。
の倍の100MHz、fcはfsの3倍の150MHz
である。内部バス1191は数値例1ではfmで動作し
ていたが、数値例2ではfsで動作する。また、内部バ
ス1192の動作周波数はfmのままであるが、命令処
理部1110とのインタフェースをfsで行うものとす
る。これは、fmとfcの変換を命令処理部1110で
行う場合に2対3の変換になり、回路が複雑化するのを
防ぐためである。このケースでは命令処理部1110か
ら統合メモリ1200へアクセスする場合にfsのイン
タフェースを介するため、アクセス性能は悪いが、fm
の上限値をfcの3分の2にまで引き上げることができ
る。これにより表示の周波数fdも大きくでき、この例
では800×480相当の40MHzの動作が可能であ
る。画面サイズをCPU性能に優先させる構成である。
リ1200へのライトアクセスを行う場合のタイミング
を示す。命令処理部1110からチップセレクト信号C
S#、その先頭を表わすバススタート信号BS#、アド
レスとデータが多重化された信号Dが発せられる。ここ
で、#は負論理を表わす記号である。統合メモリ制御部
1170は、これらの信号を受け、D信号の先頭に発せ
られているアドレスAを受け取り、統合メモリ1200
へのアドレスを出力する。本実施形態では統合メモリ1
200としてSDRAMを想定している。統合メモリ制
御部1170は、内部バス1192の調停を行った後、
アドレスAをSDRAMのACTコマンドに変換して出
力する。命令処理部1110はバーストデータ転送機能
を持つ。この例では、4回のライトW0〜W3が一回の
バスサイクルで実施される。これにより、高速データ転
送が可能である。統合メモリ制御部1170は、SDR
AMへのライトデータD0〜D3を命令処理部1110
から受け取る必要があるので、コマンドW0〜W3を発
行するタイミングに合わせて転送許可信号RDY#をア
サートする。
統合メモリ1200へのリードアクセスを行う場合のタ
イミングを示す。統合メモリ制御部1170は、命令処
理部1110からの信号を受け、D信号の先頭に発せら
れているアドレスAを受け取り、統合メモリ1200へ
のアドレスを出力する。統合メモリ制御部1170は、
内部バス1192の調停を行った後、アドレスAをSD
RAMのACTコマンドに変換して出力する。その後、
命令処理部1110は、一旦バスを開放し(図中の
Z)、リードデータ入力に備える。統合メモリ制御部1
170はリードコマンドR0〜R3を発行する。リード
の場合は一定のアクセス時間を要するため、データD0
〜D3は数サイクル遅れて到達する。命令処理部111
0はこのタイミングに合わせてバーストデータ転送機能
を持つ。この例では4回のリードR0〜R3が一回のバ
スサイクルで実施される。これにより、高速データ転送
が可能である。統合メモリ制御部1170は、SDRA
MへのデータD0〜D3を命令処理部1110から受け
取る必要があるので、コマンドR0〜R3を発行するタ
イミングに合わせて転送許可信号RDY#をアサートす
る。リードの場合もバースト転送可能である。
ト転送がメモリ統合構成に有効であることを説明する。
命令処理部1110から統合メモリ1200へのアクセ
スは、従来例ではシステムバス1920の標準インタフ
ェースを用いて行わざるを得なかった。標準インタフェ
ースでは一回のバスサイクルで一回のデータ転送のみ可
能である。命令処理部1110の性能を考えたとき、そ
こで内蔵されるキャッシュメモリのミスに伴うライン転
送時間が性能上重要である。しかるに、標準インタフェ
ースではライン転送が複数のバスサイクルD0,D1,
D2,D3に分けて実施される。この様子は図6の上段
の命令処理(1)に示す。ところで、統合メモリ120
0は、様々な内蔵ユニットを共有しているので、キャッ
シュライン転送の複数のバスサイクル毎に表示など他の
アクセスと競合して待ちが生じる可能性がある。この様
子は図6の上段の統合メモリ(1)に示す。結果的に命
令処理部1110からの総アクセス時間が長くなる。一
方、本発明によるバースト転送によれば、かくの如き待
ち時間は一回のみであるので、図6の下段の命令処理
(2)、統合メモリ(2)に示すように、結果的に命令
処理部1110から統合メモリ1200へのアクセスの
高速化が図られる。
るまた別の実施条件である表示アクセス制約について説
明する。図7は、表示画面の構成例を示す。表示画面は
複数の面を重ね合わせた結果を最終画面として表示する
形態をとる。最終画面での表示データアクセス単位40
は統合メモリ1200ではそれぞれの面の表示データア
クセス単位41、42、43に対応する。表示を行う際
には統合メモリ1200からアクセス単位41、42、
43に相当するデータを個別に読み出し、透明度計算等
の処理を行ってアクセス単位40に対応するデータを生
成する。表示データは、表示用クロック周波数fdで順
次出力されなければ正しく動作しないため、一定の時間
内にアクセス単位41、42、43のアクセスを終えな
ければならない。この一定の時間はfdが小さい小画面
ほど大きく、fdが大きい大画面ほど小さい。
合メモリ1200にアクセスを行った例を示す。一つ一
つのアクセスは先ほど説明したバーストアクセスで高速
化されている。分割アクセスモードでは命令実行1、
2、3に対応して表示データアクセス単位41、42、
43のアクセスが別々に行われる。統合メモリ1200
には表示アクセス以外もあるので、それらと優先順位調
停が行われ、交互に実施される。なお、この例では表示
アクセスとそれ以外のものを交互に実施することとして
いるが、2回に一度とか、他の順番での実施も可能であ
る。この場合、アクセス単位41、42、43のアクセ
スに要する全時間が長くなるので、fdが大きい大画面
で表示に必要な一定の時間を満足できなくなる可能性が
ある。一方、命令処理部1110からのアクセスは、表
示と交互に実施されるため、命令処理部1110のアク
セスの待ち時間が軽減される方式でもある。逆に、大画
面表示を可能とする方法として一括アクセスモードがあ
る。一括アクセスモードでは、表示画面40を作成する
ためのアクセス単位41、42、43のデータに一括し
てアクセスする。この場合、アクセス単位41、42、
43のアクセスに要する全時間が軽減され、fdの大き
い大画面の表示が可能になる。これは、一括アクセスを
指示するモード設定によって実施され、表示制御部11
40から統合メモリ制御部1170へアクセスを一括し
て行うことを通知する。統合メモリ制御部1170は、
この通知を受け、表示以外のアクセスを行わないように
する。
割アクセスと一括アクセスの使い分けの一例を示す。f
dとfmの割合が0.3の前後で切り替えることを推奨
する。分割アクセスモードはfd/fmが0.3より小
さいケースである。画面も小さい場合が考えられるた
め、図3における数値例1が対応する。一括アクセスモ
ードはfd/fmが0.3より大きいケースである。画
面も大きい場合が考えられるため、図3における数値例
2が対応する。切替えの0.3は画面合成枚数などに依
存する値であり、システムに応じてユーザーが設定可能
である。
アクセスに関連するモード設定の具体例を示す。図10
に示すレジスタUMMRには、AM、PC、DPM、E
C、DAMの5つのモードビットがある。 (1)AMは、バス調停モード(AM:Arbitra
tion Mode)であり、バス調停の優先度の設定
方法を指定する。本ビットを書き換えたときに新設定値
が有効になるのは、次の垂直帰線期間以降である。 AM=0の時 システムバス制御部(SGBC)1150、画素発生部
(RU)1130、CPUインタフェース(CIU)1
155(図12)を全て同一の優先度とし、かっこの3
ユニットに対しては先着順にバス権を与えるようにす
る。当然ながら、映像入力部(VIU)1120や表示
制御部(DU)1140などのより優先度が高いユニッ
トと同時にバス権要求をした場合には、VIU(または
DU)が優先される。先着順はあくまでも、SGBC、
RU、CIUのユニットの間だけである。(デフォルト
値) AM=1の時 SGBC、RU、CIUに対して別個に優先度を設定で
きる。ただし、2つ以上のユニットに同一の優先度を設
定することは不可である。 (2)PCは、優先度切換(PC:Priority
Change)であり、レジスタで設定した優先度をバ
ス調停の優先度として設定する。AM=1の場合のみ有
効である。 PC=0の時 レジスタ(SPR、RPR、PP1R、PP2R)の値
をバス調停の優先度に設定しない。(デフォルト値) PC=1の時 レジスタ(SPR、RPR、PP1R、PP2R)の値
をバス調停の優先度に設定する。ただし、上記全レジス
タが正しく設定された場合のみ、調停の優先度が更新さ
れる。設定値が正しい場合、内部更新時に上記レジスタ
値が反映され、その後暴ビットは自動的にクリアされ
る。また、設定値が誤っている場合でも、次の垂直帰線
期間中にこのビットは自動的にクリアされる。 (3)DPMは、表示優先モード(DPM:Displ
ay unit Prefernce Mode)であ
り、バス調停の表示ユニットの優先度を指定する。この
ビットを書き換えたとき、新設定値が有効になるのは次
の垂直帰線期間である。 DPM=0の時 表示ユニットとビデオ入力ユニットの優先度を同一にす
る。(デフォルト値)DPM=1の時 表示ユニットとビデオ入力ユニットよりも優先度を高く
する。”0”の場合よりも表示画面サイズを大きくでき
る。この設定を行った場合、ビデオ入力ユニットは限定
された条件を満たす場合のみ動作を保証する。 (4)ECは、エンディアン変換モード(Endian
Change Mode)であり、画素発生部、表示
部などのエンディアンの変換を行うか行わないかを指定
する。 EC=0のとき 表示、画素発生部と統合メモリ制御部との間で変換しな
い。 EC=1のとき 表示、画素発生部と統合メモリ制御部との間で変換す
る。 (5)DAMは、表示アクセスモード(DAM:Dis
play Access Mode)であり、複数面の
表示アクセスを分割して行うか、一括して行うかを指定
する。図9の具体例である。 DAM=0のとき 複数面の表示アクセスを分割して行う。(デフォルト
値) DAM=1のとき 複数面の表示アクセスを一括して行う。
して優先順位を指定するレジスタPRRである。バス調
停優先順位は、MP(MCU(統合メモリ制御部117
0)Priority)、CP(CIU(CPUインタ
フェース1155) Priority)、SP(SG
BC(システムバス制御部1150) Priorit
y)、RP(RU(画素発生部1130) Prior
ity)であり、バス調停の優先度をそれぞれ2ビット
で指定する。同じ値を複数に指定することは禁止であ
る。
タ処理装置1000内のCPU1100の詳細ブロック
を示す。この詳細ブロック図を用いて図3の数値例1と
2の違い、図10のUMMRのECモードの動作および
データ転送パスを説明する。システムバス1920は、
モードにより切替部1151が切り替わり、システムバ
ス制御部(SGBC)1150のピクセルポート115
2(周波数変換機能を持つ)の経由となったり、内部バ
ス1191に直結となったりする。前者は図3の数値例
1、後者は数値例2に対応する構成である。エンディア
ンの変更は、統合メモリ制御部(MCU)1170のエ
ンディアン変換部1171で行われる。これは、リトル
エンディアンで動作する表示制御部(DU)1140や
画素発生部(RBU)1130と命令処理部1110と
同じエンディアンでデータ配置される統合メモリ120
0との間を取り持つために行われる。命令処理部111
0のエンディアンがリトルであれば無変換、ビックであ
れば変換するように指定する。CPU1100では、外
部のデバイス1300,1400,1500と統合メモ
リ1200との間の転送の仲介を行うピクセルポート1
152とCPUインタフェースCIU1155のDMA
モジュール1156を有する。これらは、外部のデバイ
スに格納されたデータ自体が持つエンディアンと統合メ
モリ1200との整合性を持たせるために設定ビットを
それぞれのモジュールに持つ。また、CPUインタフェ
ースCIU1155のデータ変換機部(YUV)115
7は、リトルモードで動作するため、入り口においても
エンディアンの変換部1172が必要である。勿論、こ
れも設定によって変更できる構成もあり得る。
リソースのマッピングを示す。このマッピングは、モー
ド設定によりパタン1〜3の中から選択することが可能
である。これにより、統合メモリ1200の容量増加、
機能変更に対応可能である。なお、図中QCS0〜3、
SGCSはアドレス空間の種類を表わす。これらは物理
的に特定の領域に予約されている。しかし、CPU11
00からみたアドレスがどの空間に割り当てられるかは
CPU1100に内蔵されているアドレス変換機能によ
って自由にマッピングできる。QCS0およびQCS2
は統合メモリ1200空間およびその拡張空間である。
QCS1はレジスタ空間、QCS3空間はタイルリニア
変換を行うエイリアス空間であり、QCS0空間と同一
メモリ領域となる。ここで、タイルリニア変換とは、C
PU1100からのリニア型アドレッシング構造を統合
メモリ1200のタイル型アドレッシングに変換するこ
とを云う。CPU1100では、エンディアン変換部1
171を統合メモリ制御部(MCU)1170に持ち、
空間で変換に有無を示すことにより実現した。また、S
GCS空間はシステム制御用レジスタ空間である。
る。図12に示す各モジュールCPUインタフェース
(CIU)1155、画素発生部(RU)1130、表
示制御部(DU)1140、ピクセルポール1152と
統合メモリ制御部(MCU)1170とは内部バス11
92で接続される。また、画素発生部(RBU)113
0、表示制御部(DU)1140とCPUインタフェー
ス(CIU)1155とはバス1193で接続される。
図14〜図16は前者、図17〜図21は後者の動作を
説明する図である。図14〜図16を用いて説明するイ
ンタフェースは、各モジュールから統合メモリ1200
へアクセスする多対1のプロトコルによるインタフェー
スである。図14は、このインタフェースの優先順位判
定プロトコル、図15は、データライト、図16は、デ
ータリードの波形をそれぞれ表わす。各図信号名に現れ
る「*」は任意のユニットを表わす記号であり、例えば
表示制御部1140であれば「du」とする。以下、こ
れをリード動作を行うユニットとする。同様にライト動
作を行うユニットとして映像入力部1120を「vu」
として表わす。また、統合メモリ制御部1170は「m
u」とする。
のアクセスの必要が生じたユニットは、アクセス要求信
号px_vu_mu_wreq(wはライト)やpx_
du_mu_rreq(rはリード)をアサートする。
これを受けて統合メモリ制御部1170は優先順位判定
を行った後に適切なユニットに対してアクノレッジ信号
を返す。例えば、px_mu_vu_wack、px_
mu_du_rackを1サイクルアサートする。これ
を受けて要求元はpx_vu_mu_wreqやpx_
du_mu_rreqをネゲートする。この時即座に次
の要求がある場合は続けて要求信号をアサートしても良
い。要求元はpx_vu_mu_wreqやpx_du
_mu_rreqをネゲートすると同時に、要求したア
クセスの属性を示す信号をアサートする。以下、これら
を説明する。px_mu_vu_actypeやpx_
mu_du_actypeはアクセスの種類を表わす。
0なら統合メモリ1200へ1サイクルづつ違うアドレ
スでアクセスを行う。これをランダムモードという。画
素発生部1120のように任意のアドレスへの書き込み
を行う場合に適している。1なら次に示す先頭アドレス
から始まる連続データアクセスである。これはシーケン
シャルモードという。表示データ読み出し等に適してい
る。これらの2つのタイプを持つことにより、システム
全体でのアドレス生成論理の数を極力減らすことができ
る。px_vu_mu_stadr、px_du_mu
_stadrは統合メモリ1200へのアクセスの先頭
アドレスである。これを予め統合メモリ制御部1170
へ通知することにより、統合メモリ制御部1170のA
CTコマンドを実転送に先立って起動することができ
る。px_vu_mu_tsize、px_vu_mu
_tsizeはアクセス回数を表わす。既に説明したバ
ースト転送をサポートするために必要な信号であり、バ
ースト長を任意に設定できる。このようにして要求と確
認が行われ、ライト(w)またはリード(r)のフェー
ズへ入る。
_vu_{a,w}driveは要求元に対してバスを
駆動すべきことを示している。これはトライステート論
理で組まれたバスにおいてバスドライブがコンフリクト
したり、フローティングになったりするのを防ぐ目的で
必要である。要求元はこれを受けとめてアドレスpx_
vu_mu_cadrおよび書き込みデータpx_vu
_mu_wdataとそのバイトイネーブルpx_vu
_mu_beを出力する。但し、LSI内部バスとして
セレクタ論理で実装される場合はこの信号は必要なく、
より早いタイミングでデータを出力していてもそれが選
択されないだけで問題はない。px_mu_vu_wc
hngは、要求元に対して次のアドレス及びライトデー
タに切り替えるべきことを示す信号である。例えばペー
ジミスなどの統合メモリ制御部1170の要因によって
生じる待ち時間の制御がこれで行われる。これはランダ
ムモードの時のみ有効である。規定の転送回数が終わ
り、最後のデータを取り終わったところで終了信号px
_mu_vu_wendがアサートされる。
受け渡しは図15の場合と同様である。リードの場合
は、アドレスを受け取ってから統合メモリ1200のア
クセスレイテンシ遅れてデータが返るので、そのインタ
フェースが必要である。px_mu_du_rdata
がリーダされたデータ、px_mu_du_rstrb
がその期間にデータが有効であることを示すストロー部
信号である。転送の最後はpx_mu_vu_rend
で示される。
(図12のバス1193)は主にレジスタアクセスに関
する。レジスタアクセスのマスターから各モジュールへ
アクセスする1対多のプロトコルによるインタフェース
である。図17は、ライトアクセスを表わす。ライト要
求信号cu_*req_wtのアサートと同時にアドレ
スcu_adrとライトデータcu_dateもアサー
トする。図18は、リードアクセスを表わす。リード要
求信号cu_*req_rdのアサートと同時にアドレ
スcu_adrもアサートする。要求先のユニットは有
効データが整ったところで*_ackと同時に*_reg
dataを出力する。図19は、ライトアクセスでウェ
イト(待ち)が発生する様子を示す。ライト要求信号c
u_*req_wtのアサートに伴い、ウェイト信号*_
req_waitがアサートされる。図20は、このウ
ェイト信号があるときに、次のライト要求が来た場合の
波形を示す。2回目のライト(PointA)タイミン
グでウェイト信号*_req_waitがアサートされ
ており、ライト動作は待たされる。また、要求先の要因
で3回目の(PointB)のタイミングで同時にウェ
イト信号*_req_waitがアサートされた場合も
ライト動作は待たされる。図21は、バーストライト動
作を表わした波形である。ライト動作と同じ信号を用
い、複数サイクル要求を出すことによりバースト転送を
実現することができる。
命令制御部からの統合メモリへのアクセスは、命令処理
部とチップセットを構成するシステムコントローラを経
由せず、高速駆動可能なインタフェースを介して直接ア
クセスするので、レイテンシを短縮することができる。
これにより、メモリ統合構成においても、命令処理時間
の延長が軽減され、システム性能の低下を抑えることが
できる。また、命令処理部の動作周波数を統合メモリポ
ートの整数倍とすることにより、命令処理部のアクセス
を効率よく行うことができ、同様に、命令処理部の動作
周波数をシステムバスの整数倍とすることも可能であ
り、更に、これらの比率を選択可能とすることにより、
システムの特性に合わせた設定が容易にできる。また、
複数のデータを一回のバスサイクル内で転送するバース
トアクセスが可能であるので、バス効率を向上させ、一
連のアクセスのレイテンシを短縮することができる。ま
た、統合メモリへのアクセス優先順位の設定を行うこと
により、レイテンシを適切に調整することができる。ま
た、システムバス経由、命令処理部経由のデータ転送を
まとめて処理することによってデータ転送をバースト化
して効率を上げることができる。また、データ転送自体
の回数を減らすために、エンディアン変換機能を持つこ
とにより、処理回数を低減することができる。
部分を抜き出したブロック図
す図
形の例
波形の例
CPUの詳細ブロック図
テージ波形図
形図
形図
生波形図
形図
CPU、1110…命令制御部、1120…映像入力
部、1130…画素発生部、1140…表示制御部、1
150…システムバス制御部、1155…CPUインタ
フゥース、1160…高速データ入出力部、1170…
統合メモリ制御部、1180…音声制御部、1191…
内部バス、1192…内部バス、1200…統合メモ
リ、1210…主記憶領域、1220…表示領域、12
30…映像領域、1240…描画領域、1300…FL
ASH、1400…SRAM、1500…周辺インタフ
ェース、1500a,1500b…システムコントロー
ラ、1910…統合メモリポート、1920…システム
バス、2100…画像表示装置、2200…音声発生装
置、2300…映像信号発生部、3100…ドライブ、
3200…モデム、4100…キーパッド、4200…
キーボード、4300…マウス
Claims (25)
- 【請求項1】 少なくとも一つの命令処理部と、少なく
とも一つの表示制御部と、少なくとも一つの入出力デバ
イスと、前記命令処理部がアクセスする領域および前記
表示制御部がアクセスする領域を含む少なくとも一つの
統合メモリとを有するマルチメディアデータ処理システ
ムにおいて、前記命令処理部と前記表示制御部とを含む
単一のシリコン上に実装されたLSIであって、該LS
Iと前記統合メモリとのインタフェースを該LSIと前
記入出力デバイスとのインタフェースとは別に独立して
設けることを特徴とするメモリアクセス方式。 - 【請求項2】 請求項1において、前記LSIに前記統
合メモリを含み、該LSI内部で前記統合メモリのイン
タフェースを形成することを特徴とするメモリアクセス
方式。 - 【請求項3】 請求項1または請求項2において、前記
命令処理部の動作周波数が前記統合メモリのインタフェ
ースの周波数の整数倍であることを特徴とするメモリア
クセス方式。 - 【請求項4】 請求項1または請求項2において、前記
命令処理部の動作周波数が前記入出力デバイスのインタ
フェースの周波数の整数倍であることを特徴とするメモ
リアクセス方式。 - 【請求項5】 請求項1または請求項2において、前記
統合メモリのインタフェースの動作周波数が前記入出力
デバイスのインタフェースの周波数の整数倍であること
を特徴とするメモリアクセス方式。 - 【請求項6】 請求項1または請求項2において、前記
統合メモリへのアクセスをバーストで行うことを特徴と
するメモリアクセス方式。 - 【請求項7】 請求項1または請求項2において、前記
統合メモリの複数の表示領域へのアクセスを連続一括し
て行うことを特徴とするメモリアクセス方式。 - 【請求項8】 請求項7において、前記連続一括アクセ
スの設定を前記表示制御部からの表示出力信号の周波数
と前記統合メモリのインタフェースの動作周波数の比が
所定の条件値より大きいとき行うことを特徴とするメモ
リアクセス方式。 - 【請求項9】 請求項1または請求項2において、前記
命令処理部と前記表示制御部から前記統合メモリへのア
クセス優先順位の判定は、先着順に基づいて処理するこ
とを特徴とするメモリアクセス方式。 - 【請求項10】 請求項1または請求項2において、前
記LSI内部から前記統合メモリへのアクセス優先順位
を設定することを特徴とするメモリアクセス方式。 - 【請求項11】 請求項1または請求項2において、前
記LSIと前記統合メモリとの間のデータ転送によるバ
スサイクルと前記LSIと前記入出力デバイスとの間の
データ転送とを同時に実行することを特徴とするメモリ
アクセス方式。 - 【請求項12】 請求項1または請求項2において、前
記表示制御部から前記統合メモリへのアクセスを行う場
合に、エンディアンの変換が必要かどうかを設定するこ
とを特徴とするメモリアクセス方式。 - 【請求項13】 請求項1または請求項2において、前
記入出力デバイスから前記統合メモリへのアクセスを行
う場合に、前記入出力デバイスのデータ自体が有するエ
ンディアンに従い、エンディアンの変換が必要かどうか
を設定することを特徴とするメモリアクセス方式。 - 【請求項14】 請求項1または請求項2において、複
数のモード設定レジスタまたは前記統合メモリの拡張領
域を持ち、それぞれを前記命令処理部のアドレス空間に
マッピングする場合に、複数のマッピングパタンを選択
することを特徴とするメモリアクセス方式。 - 【請求項15】 請求項1または請求項2において、前
記LSI内部のデータ転送であって、転送要求に対する
確認が得られた段階で要求元が転送条件を予め送信する
ことを特徴とするメモリアクセス方式。 - 【請求項16】 請求項15において、前記転送条件と
して先頭アドレスを含むことを特徴とするメモリアクセ
ス方式。 - 【請求項17】 請求項15において、前記転送条件と
して転送回数を表わす情報を含むことを特徴とするメモ
リアクセス方式。 - 【請求項18】 請求項15において、前記転送条件と
してアクセスの種類を含むことを特徴とするメモリアク
セス方式。 - 【請求項19】 請求項18において、前記アクセスの
種類には要求元によって指定される先頭アドレスおよび
データ転送毎に指定されるアドレスによるアクセスを含
むことを特徴とするメモリアクセス方式。 - 【請求項20】 請求項1または請求項2において、前
記LSI内部のデータ転送であって、要求元が指定する
アドレスおよびライトデータの切替えを前記統合メモリ
の動作状態に合わせて指示するインタフェースを有する
ことを特徴とするメモリアクセス方式。 - 【請求項21】 請求項1または請求項2において、複
数のレジスタを持ち、該レジスタへの数値設定を行う前
記LSI内部のデータ転送であって、要求元がライトス
トローブと共にアドレスとライトデータを指定すること
によってレジスタ書き込みを行うことを特徴とするメモ
リアクセス方式。 - 【請求項22】 請求項21において、要求先がウェイ
トを表わす信号を出力していた場合に要求元はデータ転
送の更新を行わないことを特徴とするメモリアクセス方
式。 - 【請求項23】 請求項21において、要求元が連続し
て要求を送信した場合にデータ転送を連続して可能とす
ることを特徴とするメモリアクセス方式。 - 【請求項24】 請求項23において、要求先がウェイ
トを表わす信号を出力していた場合に要求元はデーター
転送の更新を行わないことを特徴とするメモリアクセス
方式。 - 【請求項25】 請求項1または請求項2において、複
数のレジスタを持ち、該レジスタへの数値設定を行う前
記LSI内部のデータ転送であって、要求元がリード要
求と共に、アドレスを送信し、要求先はアクノレッジ信
号とリードデータとを送出することを特徴とするメモリ
アクセス方式。
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