JP2002073526A

JP2002073526A - メモリアクセス方式

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Publication number: JP2002073526A
Application number: JP2000254986A
Authority: JP
Inventors: Yasuhiro Nakatsuka; 康弘中塚; Tetsuya Shimomura; 哲也下村; Manabu Jo; 学城; Yuichiro Morita; 雄一朗守田; Takashi Hotta; 多加志堀田; Kazushige Yamagishi; 一繁山岸; Yutaka Okada; 豊岡田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-08-25
Filing date: 2000-08-25
Publication date: 2002-03-12
Anticipated expiration: 2020-08-25
Also published as: EP1182640A3; JP4042088B2; US6839063B2; US20050062749A1; EP1182640A2; US20020030687A1; US7557809B2; TW493125B

Abstract

(57)【要約】【課題】レイテンシの増大を抑え、メモリ統合構成に
おいてもシステム性能の低下を抑えるに好適なメモリア
クセス方式を提供することにある。【解決手段】マルチメディアデータ処理装置の基本部
分は、ＣＰＵ１１００、画像表示装置２１００、統合メ
モリ１２００、システムバス１９２０およびそれに接続
される入出力デバイス１３００、１４００、１５００か
らなる。ここで、ＣＰＵは、命令処理部１１１０と表示
制御部１１４０を含む単一のシリコン上に実装されたＬ
ＳＩに形成する。統合メモリには、主記憶領域１２１０
と表示領域１２２０が格納されている。そこで、該ＬＳ
Ｉと統合メモリとの統合メモリポート１９１０を該ＬＳ
Ｉと入出力デバイスとのシステムバスとは別に独立して
設ける。統合メモリポートはシステムバスよりも高速に
駆動可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリアクセス方
式に係り、特に、演算処理を行うと共に映像データを作
成し、ディスプレイへ表示する機能を併せ持つ計算機シ
ステムに適用する技術に関する。

【０００２】

【従来の技術】従来の統合メモリを用いた表示処理装置
は、特表平１１−５１０６２０号公報に記載のように、
主記憶と画像メモリとを一つの統合されたメモリに集約
する際にコアロジックと呼ばれるメモリ制御機構を介し
てＣＰＵ側と画像メモリ側を分離している。また、米国
特許第５，７９０，１３８号にも同様の構成が開示され
ている。

【０００３】

【発明が解決しようとする課題】上記従来技術は、単純
に主記憶と表示領域とを統合したものである。命令制御
部からの統合メモリへのアクセスは、命令処理部とチッ
プセットを構成するシステムコントローラを経由するた
め、レイテンシが長くなる。従来技術では、この点につ
いて配慮されておらず、命令処理時間を引き延ばす要因
となる、即ち、システムの性能低下を招くという問題が
あった。

【０００４】本発明の課題は、上記事情に鑑み、レイテ
ンシの増大を抑え、メモリ統合構成においてもシステム
性能の低下を抑えるに好適なメモリアクセス方式を提供
することにある。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、少なくとも一つの命令処理部と、少なくとも一つの
表示制御部と、少なくとも一つの入出力デバイスと、命
令処理部がアクセスする領域および表示制御部がアクセ
スする領域を含む少なくとも一つの統合メモリとを有す
るマルチメディアデータ処理システムにおいて、命令処
理部と表示制御部とを含む単一のシリコン上に実装され
たＬＳＩであって、該ＬＳＩと統合メモリとのインタフ
ェースを該ＬＳＩと入出力デバイスとのインタフェース
とは別に独立して設ける。また、前記ＬＳＩに前記統合
メモリを含み、該ＬＳＩ内部で統合メモリのインタフェ
ースを形成する。

【０００６】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明のメモリアクセス方式
の一実施形態を示す。図１において、マルチメディアデ
ータ処理装置１０００には、マルチメディアデータ入出
力部、データ入出力および通信部、ユーザ指示入力部が
夫々付加される。マルチメディアデータ入出力部は、画
像表示装置２１００、音声発生装置２２００及び映像信
号発生装置２３００から構成する。データ入出力および
通信部は、通信回線との接続を行うモデム３２００、Ｃ
Ｄ−ＲＯＭやＤＶＤなどの外部記憶媒体をアクセスする
ためのドライブ３１００から構成する。ユーザ指示入力
部は、キーパッド４１００、キーボード４２００、マウ
ス４３００などから構成する。マルチメディアデータ処
理装置１０００は、ＣＰＵ１１００、統合メモリ１２０
０、ＦＬＡＳＨ１３００やＳＲＡＭ１４００等の補助記
憶部、ユーザ指示入力部やモデム３２００と接続するた
めの入出力用周辺インタフェース１５００から構成す
る。また、ＣＰＵ１１００は、ドライブ３１００、マル
チメディアデータ入出力部２１００、２２００、２３０
０への入出力端子を持つ。これらは、ＣＰＵ１１００内
の表示制御部１１４０、音声制御部１１８０、映像入力
部１１２０、高速データ入出力部１１６０にそれぞれ接
続される。ＣＰＵ１１００は、統合メモリ１２００、Ｆ
ｌａｓｈ１３００やＳＲＡＭ１４００等の補助記憶部、
周辺インタフェース１５００とデータ交換するためのバ
ス端子を持つ。補助記憶部（１３００，１４００）、周
辺インタフェース１５００はＣＰＵ１１００内のシステ
ムバス制御部１１５０に接続される。ＣＰＵ１１００は
ドライブ３１００とのインタフェースを持つ。これらは
ＣＰＵ１１００内の高速データ入出力部１１６０に接続
される。ＣＰＵ１１００は統合メモリ１２００とのイン
タフェースを持つ。これはＣＰＵ１１００内の統合メモ
リ制御部１１７０に接続される。また、ＣＰＵ１１００
内にはこれらの他に命令処理部１１１０、画素発生部１
１３０がある。命令処理部１１１０は、６４ビットのバ
ス端子を持ち、ここに映像入力部１１２０、画素発生部
１１３０、表示制御部１１４０、バス制御部１１５０、
高速データ入出力部１１６０、統合メモリ制御部１１７
０、音声制御部１１８０が夫々６４ビットの内部バス１
１９２で接続される。この内部バス１１９２は統合メモ
リ制御部１１７０によって調停される。そのために、シ
ステムバス制御部１１５０とその他の部分は制御信号で
結ばれる。また、命令処理部１１１０は、別の内部バス
１１９１を介してシステムバス制御部１１５０と接続さ
れ、システムバス１９２０上のデバイス１３００、１４
００、１５００等と接続可能である。統合メモリ制御部
１１７０は、統合メモリポート１９１０を介して統合メ
モリ１２００と接続される。統合メモリ１２００は、Ｃ
ＰＵ１１００内の各部が共有して使用するメモリ領域で
ある。この中には命令処理部１１１０が主に使用する主
記憶領域１２１０、表示制御部１１４０が主に使用する
表示領域１２２０、映像入力部１１２０が主に使用する
映像領域１２３０、画素発生部１１３０が主に使用する
描画領域１２４０等から構成する。これらの領域は、単
一のアドレス空間に配置されるため、位置、サイズとも
に自由可変である。なお、本実施形態では６４ビットと
しているが、本発明の内容はバス幅を限定するものでは
ない。

【０００７】図２は、図１に示したマルチメディアデー
タ処理装置１０００の基本部分を抜き出したものであ
る。この基本部分は、ＣＰＵ１１００、画像表示装置２
１００、統合メモリ１２００、統合メモリポート１９１
０、システムバス１９２０およびそれに接続されるデバ
イス１３００、１４００、１５００等からなる。ここ
で、ＣＰＵ１１００は、命令処理部１１１０と表示制御
部１１４０を含む単一のシリコン上に実装されたＬＳＩ
に形成する。統合メモリ１２００には、主記憶領域１２
１０と表示領域１２２０が格納されている。また、統合
メモリポート１９１０はシステムバス１９２０よりも高
速に駆動可能である。なお、ＣＰＵ１１００を形成した
ＬＳＩに統合メモリ１２００を含み、このＬＳＩ内部で
統合メモリポート１９１０を形成しても良い。本実施形
態では、ＣＰＵ１１００に命令処理部１１１０と表示制
御部１１４０を有し、主記憶領域１２１０と表示領域１
２２０とを単一の統合メモリ１２００に格納することに
よってメモリ部品数を削減し、システムの小型化に寄与
するものである。この場合、統合メモリ１２００へのア
クセス集中による性能低下が心配であるが、本実施形態
では、統合メモリポート１９１０をシステムバス１９２
０とは別に独立して設け、これによって統合メモリ１２
００へのアクセスの高速化を図り、性能低下の問題を解
決する。

【０００８】ここで、図２２、図２３を用いて本発明と
従来例との比較を説明する。図２２は、従来例の構成を
示す。命令処理部１１１０ａは、ＣＰＵ１１００に内蔵
されず、システムバス１９２０を介してシステムコント
ローラ１５００ａと接続され、このシステムコントロー
ラ１５００ａに統合メモリ１２００が接続される。した
がって、命令処理部１１１０ａからの信号は、システム
バス経由でシステムコントローラ１５００ａから統合メ
モリ１２００に伝送されることになる。また、システム
バス１９２０には、命令処理部１１１０ａを起動時に初
期化するためのブートプログラムを格納するＦｌａｓｈ
１３００が接続されるのが一般的である。また、実際に
はシステムバス１９２０には、命令処理部１１１０ａが
専用に使用する補助記憶も接続される筈である。このよ
うな構成においては、システムバス１９２０への接続数
が多く、電気的には負荷が大きい状態になり、高速駆動
が不可能である。この時の動作周波数は、ボード設計の
緻密さにも依存するが、３３ＭＨｚ程度での動作が限界
であろう。また、システムコントローラ１５００ａは、
様々な周辺機器を接続するためのローカルバスと統合メ
モリ１２００へのインタフェースを持つ。統合メモリ１
２００は表示制御部１１４０と共有される。この例では
統合メモリ１２００へのインタフェースはそれぞれ電気
的に接続される。したがって、システムコントローラ１
５００ａの電気的負荷が大きく、これも駆動周波数向上
の障害になる。この場合は３者の結合であるが、せいぜ
い５０ＭＨｚ程度が限界であろう。また、バスが同電位
で接続されるため、システムコントローラ１５００ａ、
表示制御部１１４０、統合メモリ１２００がそれぞれバ
スを駆動する可能性があり、３者にて調停を行う必要が
ある。特に統合メモリ１２００に対して能動的に動作す
るシステムコントローラ１５００ａと表示制御部１１４
０とはバス権のやり取りのための調停を行うため、それ
だけで数サイクルを要するのは明らかであり、オーバヘ
ッドとなる。結局、命令処理部１１１０ａから統合メモ
リ１２００へのアクセスではチップ渡りが２回、調停オ
ーバーヘッド、さらには３３ＭＨｚ程度の動作で時間を
要することになる。

【０００９】図２３は、本発明による構成を示す。命令
処理部１１１０と表示制御部１１４０とは一つのＣＰＵ
１１００に内蔵する。ＣＰＵ１１００は統合メモリ１２
００への専用アクセスポート１９１０を持つ。これによ
り、ＣＰＵ１１００と統合メモリ１２００とは１対１の
接続となり、命令処理部１１１０ａからの信号は、専用
アクセスポート１９１０を介して統合メモリ１２００に
直接伝送されることになる。このように、本発明では、
命令処理部１１１０ａから統合メモリ１２００に伝送さ
れる信号をシステムコントローラ１５００ｂを経由せず
に行うため、負荷が小さくなる。また、ボード配線が単
純であることも負荷を抑える要因となる。それ故に、周
波数を向上でき、例えば１００ＭＨｚで駆動可能であ
る。命令処理部１１１０と表示制御部１１４０のどちら
からのアクセスの場合もチップ渡りが１回であり、高速
動作が可能である。一方、負荷が大きく動作速度が期待
できないシステムバス１９２０は、統合メモリポート１
９１０とは別に設けられ、低速動作する。

【００１０】次に、図３〜６を用いて、統合メモリ１２
００へのアクセス高速化を改めて説明する。図３は、各
インタフェースの周波数の関係を示し、システムバス１
９２０の周波数ｆｓ、統合メモリポート１９１０の周波
数ｆｍ、命令処理部１１１０の内部動作周波数ｆｃ、表
示制御部１１４０からの表示出力信号１９３０の周波数
ｆｄをそれぞれ比較する。なお、図示されていないが、
内部バス１１９２はｆｍで動作するものとする。それぞ
れの周波数の組み合せは自由であり、本発明はその数値
を限定するものではないが、ここでは２つの数値例につ
いて説明する。いずれのケースもｆｍがｆｓより大きい
のが特徴である。本発明による統合メモリ１２００への
アクセスは、システムバス１９２０上に主記憶１２１０
が接続される従来例よりも高速化が図れる。図３では、
ｆｓを基準にして周波数設定を行った例を示す。条件欄
のｎやｍは２以上の整数である。整数とした理由は、ｆ
ｓ、ｆｍ、ｆｃが同期動作することで相互アクセスのオ
ーバヘッドを削減するためである。２以上とした理由
は、従来例よりも高速化を図れる本発明の特徴を生かす
ためである。また、ｆｄは、画像表示装置２１００に依
存する値であり、自由度が必要なため、非同期である。
これは表示制御部１１４０において同期化を行う。表示
制御部１１４０は、統合メモリ１２００の表示領域１２
２０からデータを読み出すため、同期化容易とするため
にｆｄ≦ｆｍ／２とする。但し、これは同期化回路の一
例を想定したものであり、本発明を限定しない。

【００１１】数値例１は、ｆｓが４２ＭＨｚ、ｆｍが倍
の８４ＭＨｚ、ｆｃは更にその倍の１６８ＭＨｚであ
る。内部バス１１９１はｆｍで動作し、ｆｓとｆｍの変
換はシステムバス制御部１１５０で行い、ｆｍとｆｃと
の変換は命令処理部１１１０で行う。ｆｍがｆｓの倍で
動作するため、統合メモリ１２００へのアクセスを高速
に実行可能である。また、ｆｃがｆｍの倍であるため、
内部バス１１９２の周波数ｆｍとｆｃとの同期が容易で
あり、これも高速化に寄与する。ｆｃをｆｍの倍として
いるため、ｆｃの上限値によりｆｍの上限値が決まる。
さらにｆｄも制限され、この例では１５ＭＨｚとする。
これは、横４００×縦２４０程度の画面を表示するには
十分な周波数であり、画面サイズとＣＰＵ性能とを両立
する構成である。

【００１２】数値例２は、ｆｓが５０ＭＨｚ、ｆｍがそ
の倍の１００ＭＨｚ、ｆｃはｆｓの３倍の１５０ＭＨｚ
である。内部バス１１９１は数値例１ではｆｍで動作し
ていたが、数値例２ではｆｓで動作する。また、内部バ
ス１１９２の動作周波数はｆｍのままであるが、命令処
理部１１１０とのインタフェースをｆｓで行うものとす
る。これは、ｆｍとｆｃの変換を命令処理部１１１０で
行う場合に２対３の変換になり、回路が複雑化するのを
防ぐためである。このケースでは命令処理部１１１０か
ら統合メモリ１２００へアクセスする場合にｆｓのイン
タフェースを介するため、アクセス性能は悪いが、ｆｍ
の上限値をｆｃの３分の２にまで引き上げることができ
る。これにより表示の周波数ｆｄも大きくでき、この例
では８００×４８０相当の４０ＭＨｚの動作が可能であ
る。画面サイズをＣＰＵ性能に優先させる構成である。

【００１３】図４は、命令処理部１１１０から統合メモ
リ１２００へのライトアクセスを行う場合のタイミング
を示す。命令処理部１１１０からチップセレクト信号Ｃ
Ｓ＃、その先頭を表わすバススタート信号ＢＳ＃、アド
レスとデータが多重化された信号Ｄが発せられる。ここ
で、＃は負論理を表わす記号である。統合メモリ制御部
１１７０は、これらの信号を受け、Ｄ信号の先頭に発せ
られているアドレスＡを受け取り、統合メモリ１２００
へのアドレスを出力する。本実施形態では統合メモリ１
２００としてＳＤＲＡＭを想定している。統合メモリ制
御部１１７０は、内部バス１１９２の調停を行った後、
アドレスＡをＳＤＲＡＭのＡＣＴコマンドに変換して出
力する。命令処理部１１１０はバーストデータ転送機能
を持つ。この例では、４回のライトＷ０〜Ｗ３が一回の
バスサイクルで実施される。これにより、高速データ転
送が可能である。統合メモリ制御部１１７０は、ＳＤＲ
ＡＭへのライトデータＤ０〜Ｄ３を命令処理部１１１０
から受け取る必要があるので、コマンドＷ０〜Ｗ３を発
行するタイミングに合わせて転送許可信号ＲＤＹ＃をア
サートする。

【００１４】図５は、同様に、命令処理部１１１０から
統合メモリ１２００へのリードアクセスを行う場合のタ
イミングを示す。統合メモリ制御部１１７０は、命令処
理部１１１０からの信号を受け、Ｄ信号の先頭に発せら
れているアドレスＡを受け取り、統合メモリ１２００へ
のアドレスを出力する。統合メモリ制御部１１７０は、
内部バス１１９２の調停を行った後、アドレスＡをＳＤ
ＲＡＭのＡＣＴコマンドに変換して出力する。その後、
命令処理部１１１０は、一旦バスを開放し（図中の
Ｚ）、リードデータ入力に備える。統合メモリ制御部１
１７０はリードコマンドＲ０〜Ｒ３を発行する。リード
の場合は一定のアクセス時間を要するため、データＤ０
〜Ｄ３は数サイクル遅れて到達する。命令処理部１１１
０はこのタイミングに合わせてバーストデータ転送機能
を持つ。この例では４回のリードＲ０〜Ｒ３が一回のバ
スサイクルで実施される。これにより、高速データ転送
が可能である。統合メモリ制御部１１７０は、ＳＤＲＡ
ＭへのデータＤ０〜Ｄ３を命令処理部１１１０から受け
取る必要があるので、コマンドＲ０〜Ｒ３を発行するタ
イミングに合わせて転送許可信号ＲＤＹ＃をアサートす
る。リードの場合もバースト転送可能である。

【００１５】図６を用いて、図４と図５に示したバース
ト転送がメモリ統合構成に有効であることを説明する。
命令処理部１１１０から統合メモリ１２００へのアクセ
スは、従来例ではシステムバス１９２０の標準インタフ
ェースを用いて行わざるを得なかった。標準インタフェ
ースでは一回のバスサイクルで一回のデータ転送のみ可
能である。命令処理部１１１０の性能を考えたとき、そ
こで内蔵されるキャッシュメモリのミスに伴うライン転
送時間が性能上重要である。しかるに、標準インタフェ
ースではライン転送が複数のバスサイクルＤ０，Ｄ１，
Ｄ２，Ｄ３に分けて実施される。この様子は図６の上段
の命令処理（１）に示す。ところで、統合メモリ１２０
０は、様々な内蔵ユニットを共有しているので、キャッ
シュライン転送の複数のバスサイクル毎に表示など他の
アクセスと競合して待ちが生じる可能性がある。この様
子は図６の上段の統合メモリ（１）に示す。結果的に命
令処理部１１１０からの総アクセス時間が長くなる。一
方、本発明によるバースト転送によれば、かくの如き待
ち時間は一回のみであるので、図６の下段の命令処理
（２）、統合メモリ（２）に示すように、結果的に命令
処理部１１１０から統合メモリ１２００へのアクセスの
高速化が図られる。

【００１６】図７〜図９を用いて、メモリ統合構成によ
るまた別の実施条件である表示アクセス制約について説
明する。図７は、表示画面の構成例を示す。表示画面は
複数の面を重ね合わせた結果を最終画面として表示する
形態をとる。最終画面での表示データアクセス単位４０
は統合メモリ１２００ではそれぞれの面の表示データア
クセス単位４１、４２、４３に対応する。表示を行う際
には統合メモリ１２００からアクセス単位４１、４２、
４３に相当するデータを個別に読み出し、透明度計算等
の処理を行ってアクセス単位４０に対応するデータを生
成する。表示データは、表示用クロック周波数ｆｄで順
次出力されなければ正しく動作しないため、一定の時間
内にアクセス単位４１、４２、４３のアクセスを終えな
ければならない。この一定の時間はｆｄが小さい小画面
ほど大きく、ｆｄが大きい大画面ほど小さい。

【００１７】図８は、表示アクセスの時間を考慮して統
合メモリ１２００にアクセスを行った例を示す。一つ一
つのアクセスは先ほど説明したバーストアクセスで高速
化されている。分割アクセスモードでは命令実行１、
２、３に対応して表示データアクセス単位４１、４２、
４３のアクセスが別々に行われる。統合メモリ１２００
には表示アクセス以外もあるので、それらと優先順位調
停が行われ、交互に実施される。なお、この例では表示
アクセスとそれ以外のものを交互に実施することとして
いるが、２回に一度とか、他の順番での実施も可能であ
る。この場合、アクセス単位４１、４２、４３のアクセ
スに要する全時間が長くなるので、ｆｄが大きい大画面
で表示に必要な一定の時間を満足できなくなる可能性が
ある。一方、命令処理部１１１０からのアクセスは、表
示と交互に実施されるため、命令処理部１１１０のアク
セスの待ち時間が軽減される方式でもある。逆に、大画
面表示を可能とする方法として一括アクセスモードがあ
る。一括アクセスモードでは、表示画面４０を作成する
ためのアクセス単位４１、４２、４３のデータに一括し
てアクセスする。この場合、アクセス単位４１、４２、
４３のアクセスに要する全時間が軽減され、ｆｄの大き
い大画面の表示が可能になる。これは、一括アクセスを
指示するモード設定によって実施され、表示制御部１１
４０から統合メモリ制御部１１７０へアクセスを一括し
て行うことを通知する。統合メモリ制御部１１７０は、
この通知を受け、表示以外のアクセスを行わないように
する。

【００１８】図９に、表示アクセスモードの設定即ち分
割アクセスと一括アクセスの使い分けの一例を示す。ｆ
ｄとｆｍの割合が０．３の前後で切り替えることを推奨
する。分割アクセスモードはｆｄ／ｆｍが０．３より小
さいケースである。画面も小さい場合が考えられるた
め、図３における数値例１が対応する。一括アクセスモ
ードはｆｄ／ｆｍが０．３より大きいケースである。画
面も大きい場合が考えられるため、図３における数値例
２が対応する。切替えの０．３は画面合成枚数などに依
存する値であり、システムに応じてユーザーが設定可能
である。

【００１９】図１０、図１１は、統合メモリ１２００の
アクセスに関連するモード設定の具体例を示す。図１０
に示すレジスタＵＭＭＲには、ＡＭ、ＰＣ、ＤＰＭ、Ｅ
Ｃ、ＤＡＭの５つのモードビットがある。（１）ＡＭは、バス調停モード（ＡＭ：Ａｒｂｉｔｒａ
ｔｉｏｎＭｏｄｅ）であり、バス調停の優先度の設定
方法を指定する。本ビットを書き換えたときに新設定値
が有効になるのは、次の垂直帰線期間以降である。ＡＭ＝０の時システムバス制御部（ＳＧＢＣ）１１５０、画素発生部
（ＲＵ）１１３０、ＣＰＵインタフェース（ＣＩＵ）１
１５５（図１２）を全て同一の優先度とし、かっこの３
ユニットに対しては先着順にバス権を与えるようにす
る。当然ながら、映像入力部（ＶＩＵ）１１２０や表示
制御部（ＤＵ）１１４０などのより優先度が高いユニッ
トと同時にバス権要求をした場合には、ＶＩＵ（または
ＤＵ）が優先される。先着順はあくまでも、ＳＧＢＣ、
ＲＵ、ＣＩＵのユニットの間だけである。（デフォルト
値）ＡＭ＝１の時ＳＧＢＣ、ＲＵ、ＣＩＵに対して別個に優先度を設定で
きる。ただし、２つ以上のユニットに同一の優先度を設
定することは不可である。（２）ＰＣは、優先度切換（ＰＣ：Ｐｒｉｏｒｉｔｙ
Ｃｈａｎｇｅ）であり、レジスタで設定した優先度をバ
ス調停の優先度として設定する。ＡＭ＝１の場合のみ有
効である。ＰＣ＝０の時レジスタ（ＳＰＲ、ＲＰＲ、ＰＰ１Ｒ、ＰＰ２Ｒ）の値
をバス調停の優先度に設定しない。（デフォルト値）ＰＣ＝１の時レジスタ（ＳＰＲ、ＲＰＲ、ＰＰ１Ｒ、ＰＰ２Ｒ）の値
をバス調停の優先度に設定する。ただし、上記全レジス
タが正しく設定された場合のみ、調停の優先度が更新さ
れる。設定値が正しい場合、内部更新時に上記レジスタ
値が反映され、その後暴ビットは自動的にクリアされ
る。また、設定値が誤っている場合でも、次の垂直帰線
期間中にこのビットは自動的にクリアされる。（３）ＤＰＭは、表示優先モード（ＤＰＭ：Ｄｉｓｐｌ
ａｙｕｎｉｔＰｒｅｆｅｒｎｃｅＭｏｄｅ）であ
り、バス調停の表示ユニットの優先度を指定する。この
ビットを書き換えたとき、新設定値が有効になるのは次
の垂直帰線期間である。ＤＰＭ＝０の時表示ユニットとビデオ入力ユニットの優先度を同一にす
る。（デフォルト値）ＤＰＭ＝１の時表示ユニットとビデオ入力ユニットよりも優先度を高く
する。”０”の場合よりも表示画面サイズを大きくでき
る。この設定を行った場合、ビデオ入力ユニットは限定
された条件を満たす場合のみ動作を保証する。（４）ＥＣは、エンディアン変換モード（Ｅｎｄｉａｎ
ＣｈａｎｇｅＭｏｄｅ）であり、画素発生部、表示
部などのエンディアンの変換を行うか行わないかを指定
する。ＥＣ＝０のとき表示、画素発生部と統合メモリ制御部との間で変換しな
い。ＥＣ＝１のとき表示、画素発生部と統合メモリ制御部との間で変換す
る。（５）ＤＡＭは、表示アクセスモード（ＤＡＭ：Ｄｉｓ
ｐｌａｙＡｃｃｅｓｓＭｏｄｅ）であり、複数面の
表示アクセスを分割して行うか、一括して行うかを指定
する。図９の具体例である。ＤＡＭ＝０のとき複数面の表示アクセスを分割して行う。（デフォルト
値）ＤＡＭ＝１のとき複数面の表示アクセスを一括して行う。

【００２０】図１１は、図１０のＵＭＭＲのＰＣに対応
して優先順位を指定するレジスタＰＲＲである。バス調
停優先順位は、ＭＰ（ＭＣＵ（統合メモリ制御部１１７
０）Ｐｒｉｏｒｉｔｙ）、ＣＰ（ＣＩＵ（ＣＰＵインタ
フェース１１５５）Ｐｒｉｏｒｉｔｙ）、ＳＰ（ＳＧ
ＢＣ（システムバス制御部１１５０）Ｐｒｉｏｒｉｔ
ｙ）、ＲＰ（ＲＵ（画素発生部１１３０）Ｐｒｉｏｒ
ｉｔｙ）であり、バス調停の優先度をそれぞれ２ビット
で指定する。同じ値を複数に指定することは禁止であ
る。

【００２１】図１２は、図１に示すマルチメディアデー
タ処理装置１０００内のＣＰＵ１１００の詳細ブロック
を示す。この詳細ブロック図を用いて図３の数値例１と
２の違い、図１０のＵＭＭＲのＥＣモードの動作および
データ転送パスを説明する。システムバス１９２０は、
モードにより切替部１１５１が切り替わり、システムバ
ス制御部（ＳＧＢＣ）１１５０のピクセルポート１１５
２（周波数変換機能を持つ）の経由となったり、内部バ
ス１１９１に直結となったりする。前者は図３の数値例
１、後者は数値例２に対応する構成である。エンディア
ンの変更は、統合メモリ制御部（ＭＣＵ）１１７０のエ
ンディアン変換部１１７１で行われる。これは、リトル
エンディアンで動作する表示制御部（ＤＵ）１１４０や
画素発生部（ＲＢＵ）１１３０と命令処理部１１１０と
同じエンディアンでデータ配置される統合メモリ１２０
０との間を取り持つために行われる。命令処理部１１１
０のエンディアンがリトルであれば無変換、ビックであ
れば変換するように指定する。ＣＰＵ１１００では、外
部のデバイス１３００，１４００，１５００と統合メモ
リ１２００との間の転送の仲介を行うピクセルポート１
１５２とＣＰＵインタフェースＣＩＵ１１５５のＤＭＡ
モジュール１１５６を有する。これらは、外部のデバイ
スに格納されたデータ自体が持つエンディアンと統合メ
モリ１２００との整合性を持たせるために設定ビットを
それぞれのモジュールに持つ。また、ＣＰＵインタフェ
ースＣＩＵ１１５５のデータ変換機部（ＹＵＶ）１１５
７は、リトルモードで動作するため、入り口においても
エンディアンの変換部１１７２が必要である。勿論、こ
れも設定によって変更できる構成もあり得る。

【００２２】図１３は、命令処理部１１１０からみた各
リソースのマッピングを示す。このマッピングは、モー
ド設定によりパタン１〜３の中から選択することが可能
である。これにより、統合メモリ１２００の容量増加、
機能変更に対応可能である。なお、図中ＱＣＳ０〜３、
ＳＧＣＳはアドレス空間の種類を表わす。これらは物理
的に特定の領域に予約されている。しかし、ＣＰＵ１１
００からみたアドレスがどの空間に割り当てられるかは
ＣＰＵ１１００に内蔵されているアドレス変換機能によ
って自由にマッピングできる。ＱＣＳ０およびＱＣＳ２
は統合メモリ１２００空間およびその拡張空間である。
ＱＣＳ１はレジスタ空間、ＱＣＳ３空間はタイルリニア
変換を行うエイリアス空間であり、ＱＣＳ０空間と同一
メモリ領域となる。ここで、タイルリニア変換とは、Ｃ
ＰＵ１１００からのリニア型アドレッシング構造を統合
メモリ１２００のタイル型アドレッシングに変換するこ
とを云う。ＣＰＵ１１００では、エンディアン変換部１
１７１を統合メモリ制御部（ＭＣＵ）１１７０に持ち、
空間で変換に有無を示すことにより実現した。また、Ｓ
ＧＣＳ空間はシステム制御用レジスタ空間である。

【００２３】次に、インタフェースの詳細について述べ
る。図１２に示す各モジュールＣＰＵインタフェース
（ＣＩＵ）１１５５、画素発生部（ＲＵ）１１３０、表
示制御部（ＤＵ）１１４０、ピクセルポール１１５２と
統合メモリ制御部（ＭＣＵ）１１７０とは内部バス１１
９２で接続される。また、画素発生部（ＲＢＵ）１１３
０、表示制御部（ＤＵ）１１４０とＣＰＵインタフェー
ス（ＣＩＵ）１１５５とはバス１１９３で接続される。
図１４〜図１６は前者、図１７〜図２１は後者の動作を
説明する図である。図１４〜図１６を用いて説明するイ
ンタフェースは、各モジュールから統合メモリ１２００
へアクセスする多対１のプロトコルによるインタフェー
スである。図１４は、このインタフェースの優先順位判
定プロトコル、図１５は、データライト、図１６は、デ
ータリードの波形をそれぞれ表わす。各図信号名に現れ
る「*」は任意のユニットを表わす記号であり、例えば
表示制御部１１４０であれば「ｄｕ」とする。以下、こ
れをリード動作を行うユニットとする。同様にライト動
作を行うユニットとして映像入力部１１２０を「ｖｕ」
として表わす。また、統合メモリ制御部１１７０は「ｍ
ｕ」とする。

【００２４】図１４を説明する。統合メモリ１２００へ
のアクセスの必要が生じたユニットは、アクセス要求信
号ｐｘ＿ｖｕ＿ｍｕ＿ｗｒｅｑ（ｗはライト）やｐｘ＿
ｄｕ＿ｍｕ＿ｒｒｅｑ（ｒはリード）をアサートする。
これを受けて統合メモリ制御部１１７０は優先順位判定
を行った後に適切なユニットに対してアクノレッジ信号
を返す。例えば、ｐｘ＿ｍｕ＿ｖｕ＿ｗａｃｋ、ｐｘ＿
ｍｕ＿ｄｕ＿ｒａｃｋを１サイクルアサートする。これ
を受けて要求元はｐｘ＿ｖｕ＿ｍｕ＿ｗｒｅｑやｐｘ＿
ｄｕ＿ｍｕ＿ｒｒｅｑをネゲートする。この時即座に次
の要求がある場合は続けて要求信号をアサートしても良
い。要求元はｐｘ＿ｖｕ＿ｍｕ＿ｗｒｅｑやｐｘ＿ｄｕ
＿ｍｕ＿ｒｒｅｑをネゲートすると同時に、要求したア
クセスの属性を示す信号をアサートする。以下、これら
を説明する。ｐｘ＿ｍｕ＿ｖｕ＿ａｃｔｙｐｅやｐｘ＿
ｍｕ＿ｄｕ＿ａｃｔｙｐｅはアクセスの種類を表わす。
０なら統合メモリ１２００へ１サイクルづつ違うアドレ
スでアクセスを行う。これをランダムモードという。画
素発生部１１２０のように任意のアドレスへの書き込み
を行う場合に適している。１なら次に示す先頭アドレス
から始まる連続データアクセスである。これはシーケン
シャルモードという。表示データ読み出し等に適してい
る。これらの２つのタイプを持つことにより、システム
全体でのアドレス生成論理の数を極力減らすことができ
る。ｐｘ＿ｖｕ＿ｍｕ＿ｓｔａｄｒ、ｐｘ＿ｄｕ＿ｍｕ
＿ｓｔａｄｒは統合メモリ１２００へのアクセスの先頭
アドレスである。これを予め統合メモリ制御部１１７０
へ通知することにより、統合メモリ制御部１１７０のＡ
ＣＴコマンドを実転送に先立って起動することができ
る。ｐｘ＿ｖｕ＿ｍｕ＿ｔｓｉｚｅ、ｐｘ＿ｖｕ＿ｍｕ
＿ｔｓｉｚｅはアクセス回数を表わす。既に説明したバ
ースト転送をサポートするために必要な信号であり、バ
ースト長を任意に設定できる。このようにして要求と確
認が行われ、ライト（ｗ）またはリード（ｒ）のフェー
ズへ入る。

【００２５】図１５は、ライト動作を示す。ｐｘ＿ｍｕ
＿ｖｕ＿｛ａ，ｗ｝ｄｒｉｖｅは要求元に対してバスを
駆動すべきことを示している。これはトライステート論
理で組まれたバスにおいてバスドライブがコンフリクト
したり、フローティングになったりするのを防ぐ目的で
必要である。要求元はこれを受けとめてアドレスｐｘ＿
ｖｕ＿ｍｕ＿ｃａｄｒおよび書き込みデータｐｘ＿ｖｕ
＿ｍｕ＿ｗｄａｔａとそのバイトイネーブルｐｘ＿ｖｕ
＿ｍｕ＿ｂｅを出力する。但し、ＬＳＩ内部バスとして
セレクタ論理で実装される場合はこの信号は必要なく、
より早いタイミングでデータを出力していてもそれが選
択されないだけで問題はない。ｐｘ＿ｍｕ＿ｖｕ＿ｗｃ
ｈｎｇは、要求元に対して次のアドレス及びライトデー
タに切り替えるべきことを示す信号である。例えばペー
ジミスなどの統合メモリ制御部１１７０の要因によって
生じる待ち時間の制御がこれで行われる。これはランダ
ムモードの時のみ有効である。規定の転送回数が終わ
り、最後のデータを取り終わったところで終了信号ｐｘ
＿ｍｕ＿ｖｕ＿ｗｅｎｄがアサートされる。

【００２６】図１６は、リード動作を示す。アドレスの
受け渡しは図１５の場合と同様である。リードの場合
は、アドレスを受け取ってから統合メモリ１２００のア
クセスレイテンシ遅れてデータが返るので、そのインタ
フェースが必要である。ｐｘ＿ｍｕ＿ｄｕ＿ｒｄａｔａ
がリーダされたデータ、ｐｘ＿ｍｕ＿ｄｕ＿ｒｓｔｒｂ
がその期間にデータが有効であることを示すストロー部
信号である。転送の最後はｐｘ＿ｍｕ＿ｖｕ＿ｒｅｎｄ
で示される。

【００２７】図１７〜２１で説明するインタフェース
（図１２のバス１１９３）は主にレジスタアクセスに関
する。レジスタアクセスのマスターから各モジュールへ
アクセスする１対多のプロトコルによるインタフェース
である。図１７は、ライトアクセスを表わす。ライト要
求信号ｃｕ＿*ｒｅｑ＿ｗｔのアサートと同時にアドレ
スｃｕ＿ａｄｒとライトデータｃｕ＿ｄａｔｅもアサー
トする。図１８は、リードアクセスを表わす。リード要
求信号ｃｕ＿*ｒｅｑ＿ｒｄのアサートと同時にアドレ
スｃｕ＿ａｄｒもアサートする。要求先のユニットは有
効データが整ったところで*＿ａｃｋと同時に*＿ｒｅｇ
ｄａｔａを出力する。図１９は、ライトアクセスでウェ
イト（待ち）が発生する様子を示す。ライト要求信号ｃ
ｕ＿*ｒｅｑ＿ｗｔのアサートに伴い、ウェイト信号*＿
ｒｅｑ＿ｗａｉｔがアサートされる。図２０は、このウ
ェイト信号があるときに、次のライト要求が来た場合の
波形を示す。２回目のライト（ＰｏｉｎｔＡ）タイミン
グでウェイト信号*＿ｒｅｑ＿ｗａｉｔがアサートされ
ており、ライト動作は待たされる。また、要求先の要因
で３回目の（ＰｏｉｎｔＢ）のタイミングで同時にウェ
イト信号*＿ｒｅｑ＿ｗａｉｔがアサートされた場合も
ライト動作は待たされる。図２１は、バーストライト動
作を表わした波形である。ライト動作と同じ信号を用
い、複数サイクル要求を出すことによりバースト転送を
実現することができる。

【００２８】

【発明の効果】以上説明したように、本発明によれば、
命令制御部からの統合メモリへのアクセスは、命令処理
部とチップセットを構成するシステムコントローラを経
由せず、高速駆動可能なインタフェースを介して直接ア
クセスするので、レイテンシを短縮することができる。
これにより、メモリ統合構成においても、命令処理時間
の延長が軽減され、システム性能の低下を抑えることが
できる。また、命令処理部の動作周波数を統合メモリポ
ートの整数倍とすることにより、命令処理部のアクセス
を効率よく行うことができ、同様に、命令処理部の動作
周波数をシステムバスの整数倍とすることも可能であ
り、更に、これらの比率を選択可能とすることにより、
システムの特性に合わせた設定が容易にできる。また、
複数のデータを一回のバスサイクル内で転送するバース
トアクセスが可能であるので、バス効率を向上させ、一
連のアクセスのレイテンシを短縮することができる。ま
た、統合メモリへのアクセス優先順位の設定を行うこと
により、レイテンシを適切に調整することができる。ま
た、システムバス経由、命令処理部経由のデータ転送を
まとめて処理することによってデータ転送をバースト化
して効率を上げることができる。また、データ転送自体
の回数を減らすために、エンディアン変換機能を持つこ
とにより、処理回数を低減することができる。

【図面の簡単な説明】

【図１】本発明のメモリアクセス方式の一実施形態

【図２】本発明のマルチメディアデータ処理装置の基本
部分を抜き出したブロック図

【図３】本発明の各インタフェースの周波数の関係を示
す図

【図４】本発明の統合メモリへの書き込みタイミング波
形の例

【図５】本発明の統合メモリからの読み出しタイミング
波形の例

【図６】本発明の内部バースト転送の例

【図７】本発明の表示画面合成イメージの説明図

【図８】本発明の表示アクセスモードの説明図

【図９】本発明の表示アクセスモード設定の説明図

【図１０】本発明のレジスタ機能の説明図

【図１１】本発明のレジスタ機能の説明図

【図１２】本発明のマルチメディアデータ処理装置内の
ＣＰＵの詳細ブロック図

【図１３】本発明のメモリマップ設定例

【図１４】本発明の画像バスのリクエスト／コマンドス
テージ波形図

【図１５】本発明の画像バスのライトデータステージ波
形図

【図１６】本発明の画像バスのリードデータステージ波
形図

【図１７】本発明の設定バスのライト波形図

【図１８】本発明の設定バスのリード波形図

【図１９】本発明の設定バスのライトによるウェイト発
生波形図

【図２０】本発明の設定バスのライトによるウェイト波
形図

【図２１】本発明の設定バスのバーストライト波形図

【図２２】従来例の構成の特徴を説明するブロック図

【図２３】本発明の構成の特徴を説明するブロック図

【符号の説明】

１０００…マルチメディアデータ処理装置、１１００…
ＣＰＵ、１１１０…命令制御部、１１２０…映像入力
部、１１３０…画素発生部、１１４０…表示制御部、１
１５０…システムバス制御部、１１５５…ＣＰＵインタ
フゥース、１１６０…高速データ入出力部、１１７０…
統合メモリ制御部、１１８０…音声制御部、１１９１…
内部バス、１１９２…内部バス、１２００…統合メモ
リ、１２１０…主記憶領域、１２２０…表示領域、１２
３０…映像領域、１２４０…描画領域、１３００…ＦＬ
ＡＳＨ、１４００…ＳＲＡＭ、１５００…周辺インタフ
ェース、１５００ａ，１５００ｂ…システムコントロー
ラ、１９１０…統合メモリポート、１９２０…システム
バス、２１００…画像表示装置、２２００…音声発生装
置、２３００…映像信号発生部、３１００…ドライブ、
３２００…モデム、４１００…キーパッド、４２００…
キーボード、４３００…マウス

───────────────────────────────────────────────────── フロントページの続き (72)発明者城学茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者守田雄一朗茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者堀田多加志茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者山岸一繁東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者岡田豊東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5B060 AB17 CD12 DA00 GA19 MB00 5B069 BC00 BC02 BC09 LA12

Claims

【特許請求の範囲】

【請求項１】少なくとも一つの命令処理部と、少なく
とも一つの表示制御部と、少なくとも一つの入出力デバ
イスと、前記命令処理部がアクセスする領域および前記
表示制御部がアクセスする領域を含む少なくとも一つの
統合メモリとを有するマルチメディアデータ処理システ
ムにおいて、前記命令処理部と前記表示制御部とを含む
単一のシリコン上に実装されたＬＳＩであって、該ＬＳ
Ｉと前記統合メモリとのインタフェースを該ＬＳＩと前
記入出力デバイスとのインタフェースとは別に独立して
設けることを特徴とするメモリアクセス方式。
【請求項２】請求項１において、前記ＬＳＩに前記統
合メモリを含み、該ＬＳＩ内部で前記統合メモリのイン
タフェースを形成することを特徴とするメモリアクセス
方式。
【請求項３】請求項１または請求項２において、前記
命令処理部の動作周波数が前記統合メモリのインタフェ
ースの周波数の整数倍であることを特徴とするメモリア
クセス方式。
【請求項４】請求項１または請求項２において、前記
命令処理部の動作周波数が前記入出力デバイスのインタ
フェースの周波数の整数倍であることを特徴とするメモ
リアクセス方式。
【請求項５】請求項１または請求項２において、前記
統合メモリのインタフェースの動作周波数が前記入出力
デバイスのインタフェースの周波数の整数倍であること
を特徴とするメモリアクセス方式。
【請求項６】請求項１または請求項２において、前記
統合メモリへのアクセスをバーストで行うことを特徴と
するメモリアクセス方式。
【請求項７】請求項１または請求項２において、前記
統合メモリの複数の表示領域へのアクセスを連続一括し
て行うことを特徴とするメモリアクセス方式。
【請求項８】請求項７において、前記連続一括アクセ
スの設定を前記表示制御部からの表示出力信号の周波数
と前記統合メモリのインタフェースの動作周波数の比が
所定の条件値より大きいとき行うことを特徴とするメモ
リアクセス方式。
【請求項９】請求項１または請求項２において、前記
命令処理部と前記表示制御部から前記統合メモリへのア
クセス優先順位の判定は、先着順に基づいて処理するこ
とを特徴とするメモリアクセス方式。
【請求項１０】請求項１または請求項２において、前
記ＬＳＩ内部から前記統合メモリへのアクセス優先順位
を設定することを特徴とするメモリアクセス方式。
【請求項１１】請求項１または請求項２において、前
記ＬＳＩと前記統合メモリとの間のデータ転送によるバ
スサイクルと前記ＬＳＩと前記入出力デバイスとの間の
データ転送とを同時に実行することを特徴とするメモリ
アクセス方式。
【請求項１２】請求項１または請求項２において、前
記表示制御部から前記統合メモリへのアクセスを行う場
合に、エンディアンの変換が必要かどうかを設定するこ
とを特徴とするメモリアクセス方式。
【請求項１３】請求項１または請求項２において、前
記入出力デバイスから前記統合メモリへのアクセスを行
う場合に、前記入出力デバイスのデータ自体が有するエ
ンディアンに従い、エンディアンの変換が必要かどうか
を設定することを特徴とするメモリアクセス方式。
【請求項１４】請求項１または請求項２において、複
数のモード設定レジスタまたは前記統合メモリの拡張領
域を持ち、それぞれを前記命令処理部のアドレス空間に
マッピングする場合に、複数のマッピングパタンを選択
することを特徴とするメモリアクセス方式。
【請求項１５】請求項１または請求項２において、前
記ＬＳＩ内部のデータ転送であって、転送要求に対する
確認が得られた段階で要求元が転送条件を予め送信する
ことを特徴とするメモリアクセス方式。
【請求項１６】請求項１５において、前記転送条件と
して先頭アドレスを含むことを特徴とするメモリアクセ
ス方式。
【請求項１７】請求項１５において、前記転送条件と
して転送回数を表わす情報を含むことを特徴とするメモ
リアクセス方式。
【請求項１８】請求項１５において、前記転送条件と
してアクセスの種類を含むことを特徴とするメモリアク
セス方式。
【請求項１９】請求項１８において、前記アクセスの
種類には要求元によって指定される先頭アドレスおよび
データ転送毎に指定されるアドレスによるアクセスを含
むことを特徴とするメモリアクセス方式。
【請求項２０】請求項１または請求項２において、前
記ＬＳＩ内部のデータ転送であって、要求元が指定する
アドレスおよびライトデータの切替えを前記統合メモリ
の動作状態に合わせて指示するインタフェースを有する
ことを特徴とするメモリアクセス方式。
【請求項２１】請求項１または請求項２において、複
数のレジスタを持ち、該レジスタへの数値設定を行う前
記ＬＳＩ内部のデータ転送であって、要求元がライトス
トローブと共にアドレスとライトデータを指定すること
によってレジスタ書き込みを行うことを特徴とするメモ
リアクセス方式。
【請求項２２】請求項２１において、要求先がウェイ
トを表わす信号を出力していた場合に要求元はデータ転
送の更新を行わないことを特徴とするメモリアクセス方
式。
【請求項２３】請求項２１において、要求元が連続し
て要求を送信した場合にデータ転送を連続して可能とす
ることを特徴とするメモリアクセス方式。
【請求項２４】請求項２３において、要求先がウェイ
トを表わす信号を出力していた場合に要求元はデーター
転送の更新を行わないことを特徴とするメモリアクセス
方式。
【請求項２５】請求項１または請求項２において、複
数のレジスタを持ち、該レジスタへの数値設定を行う前
記ＬＳＩ内部のデータ転送であって、要求元がリード要
求と共に、アドレスを送信し、要求先はアクノレッジ信
号とリードデータとを送出することを特徴とするメモリ
アクセス方式。