JP2003228546A

JP2003228546A - ダイレクト・メモリ・アクセス制御装置

Info

Publication number: JP2003228546A
Application number: JP2002026500A
Authority: JP
Inventors: Daisuke Yamamoto; 大介山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-02-04
Filing date: 2002-02-04
Publication date: 2003-08-15

Abstract

(57)【要約】【課題】ＤＭＡアクセス時にＣＰＵを動作可能として
ＣＰＵの処理能力の向上を図る。【解決手段】ＣＰＵ２７とＤＭＡ回路１２で、メモリ
２５，ＲＥＡＤ専用回路２８およびＷＲＩＴＥ専用回路
３０をアクセスする構成において、メモリ２５，ＲＥＡ
Ｄ専用回路２８およびＷＲＩＴＥ専用回路３０にＤＭＡ
アクセス時にアドレスを与えるアドレスポインタ３６，
３７，３８を設け、アドレスポインタ３６，３７，３８
のアドレスとアドレスバス２３のアドレスとを選択して
メモリ２５，ＲＥＡＤ専用回路２８およびＷＲＩＴＥ専
用回路３０に与えるセレクタ３９，４０，４１を設け
る。ＣＰＵ２７とＤＭＡ回路１２の同時アクセス時にデ
ータバス２４を分割する制御回路３３，３４，３５を設
ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイレクト・メモ
リ・アクセス転送を行うダイレクト・メモリ・アクセス
制御装置で、特にバーストモード転送時のＣＰＵとダイ
レクト・メモリ・アクセス回路の並列動作技術に関する
ものである。

【０００２】

【従来の技術】ダイレクト・メモリ・アクセス回路を使
用してダイレクト・メモリ・アクセス転送動作を行うも
のとしては図５に示すものが知られている。以下、従来
例を図面を参照して説明する。

【０００３】図５に示すように、データの出力を行うメ
モリ１と、ダイレクト・メモリ・アクセス転送用のデー
タ出力を行うＲＥＡＤ専用回路（転送元回路）２と、ダ
イレクト・メモリ・アクセス転送用のデータ入力を行う
ＷＲＩＴＥ専用回路（転送先回路）３と、ＲＥＡＤ専用
回路２またはメモリ１から読み出したデータをＷＲＩＴ
Ｅ専用回路３に書き込む制御を行うダイレクト・メモリ
・アクセス回路４と、データをメモリ１から読み出す制
御をするＣＰＵ５と、ＣＰＵ動作とダイレクト・メモリ
・アクセス転送との動作を調停するための調停回路６で
構成されている。

【０００４】ＣＰＵ５は、ダイレクト・メモリ・アクセ
ス回路４からＮＢＲＥＱ信号７が入力されることでダイ
レクト・メモリ・アクセス転送の使用要求を受理し、ダ
イレクト・メモリ・アクセス転送の使用許可としてＮＢ
ＡＣＫ信号８をダイレクト・メモリ・アクセス回路４に
出力する。

【０００５】ダイレクト・メモリ・アクセス回路４は、
ダイレクト・メモリ・アクセス転送の使用許可としてＮ
ＢＡＣＫ信号８をＣＰＵ５から入力される。

【０００６】ＣＰＵ５はＮＢＡＣＫ信号８を出力する
と、ダイレクト・メモリ・アクセス転送が開始されるた
めＣＰＵ動作は停止してしまう。

【０００７】ＡはＣＰＵまたはダイレクト・メモリ・ア
クセス回路４から出力されるアドレス、Ｄは調停回路６
からＣＰＵ５へ与えられるデータ、ＮＲＥ＿ＭＥＭ信号
はメモリ１に対する読み出し信号、ＮＲＥ＿ＲＥＡＤ信
号はＲＥＡＤ専用回路２に対する読み出し信号、ＮＷＥ
＿ＷＲＩＴＥ信号はＷＲＩＴＥ専用回路３に対する書き
込み信号である。９はアドレスバス、１０はデータバス
である。

【０００８】

【発明が解決しようとする課題】この装置では、ＣＰＵ
５とそれによってアクセス可能なメモリ１、ダイレクト
・メモリ・アクセス回路とそれによってアクセス可能な
メモリ１、ＲＥＡＤ専用回路２、およびＷＲＩＴＥ専用
回路３とが、共通のアドレスバス９およびデータバス１
０によって互いに結合されているのでＣＰＵ動作、ダイ
レクト・メモリ・アクセス転送のいずれかがバスの使用
権を占有することになる。

【０００９】例えば、ダイレクト・メモリ・アクセス制
御している間は、アドレスバス９およびデータバス１０
の使用権がダイレクト・メモリ・アクセス回路４に占有
されており、そのときＣＰＵ５はアドレスバス９および
データバス１０を使用することができないため、ＣＰＵ
５によるアドレスバス９およびデータバス１０を使用し
た処理を行うことができない。

【００１０】したがって、本発明の目的は、ＣＰＵの処
理効率を高めることができるダイレクト・メモリ・アク
セス制御装置を提供することである。

【００１１】

【課題を解決するための手段】本発明の請求項１記載の
ダイレクト・メモリ・アクセス制御装置は、データの格
納を行うメモリと、データ出力を行う転送元回路と、デ
ータ入力を行う転送先回路と、ダイレクト・メモリ・ア
クセス回路と、メモリ用アドレスポインタ、転送元回路
用アドレスポインタおよび転送先回路用アドレスポイン
タと、メモリ、転送元回路および転送先回路を相互に接
続するアドレスバスおよびデータバスと、ＣＰＵと、調
停回路と、メモリ用セレクタ、転送元回路用セレクタお
よび転送先回路用セレクタとを備えている。

【００１２】そして、ダイレクト・メモリ・アクセス回
路は、メモリに対してデータの書き込みを行うとともに
メモリからデータの読み出しを行い、転送元回路からデ
ータを読み出し、転送先回路へデータを書き込み、メモ
リ、転送元回路および転送先回路との間でデータのダイ
レクト・メモリ・アクセス転送を行わせる。

【００１３】また、メモリ用アドレスポインタ、転送元
回路用アドレスポインタおよび転送先回路用アドレスポ
インタは、ダイレクト・メモリ・アクセス回路において
ダイレクト・メモリ・アクセス転送を行うときのメモ
リ、転送元回路および転送先回路の初期アドレスを格納
する。

【００１４】また、ＣＰＵは、メモリに対してデータの
書き込みを行うとともにメモリからデータの読み出しを
行い、転送元回路からデータを読み出し、転送先回路へ
データを書き込み、ダイレクト・メモリ・アクセス回路
においてダイレクト・メモリ・アクセス転送を行うとき
のメモリ、転送元回路および転送先回路の初期アドレス
を、メモリ用アドレスポインタ、転送元回路用アドレス
ポインタおよび転送先回路用アドレスポインタに設定す
るとともに、アクセス動作が行われる毎にアドレスを所
定値ずつ増加させる。

【００１５】また、調停回路は、ＣＰＵによるメモリ、
転送元回路および転送先回路に対するアクセスと、ダイ
レクト・メモリ・アクセス回路によるメモリ、転送元回
路および転送先回路に対するアクセスとを調停する。

【００１６】また、メモリ用セレクタ、転送元回路用セ
レクタおよび転送先回路用セレクタは、メモリ用アドレ
スポインタ、転送元回路用アドレスポインタおよび転送
先回路用アドレスポインタから出力されるアドレスとＣ
ＰＵからアドレスバスを通して与えられるアドレスとを
選択してメモリ、転送元回路および転送先回路にそれぞ
れ与える。

【００１７】そして、メモリ用セレクタ、転送元回路用
セレクタおよび転送先回路用セレクタは、ＣＰＵによる
アクセス時にはアドレスバス上のアドレスを選択し、ダ
イレクト・メモリ・アクセス回路によるアクセス時には
メモリ用アドレスポインタ、転送元回路用アドレスポイ
ンタおよび転送先回路用アドレスポインタのアドレスを
それぞれ選択するようにしている。

【００１８】この構成によれば、メモリ用アドレスポイ
ンタ、転送元回路用アドレスポインタおよび転送先回路
用アドレスポインタと、メモリ用セレクタ、転送元回路
用セレクタおよび転送先回路用セレクタとを設けている
ので、ダイレクト・メモリ・アクセス回路により転送元
回路から転送先回路へデータ転送を行うときに、それに
先立ってＣＰＵから転送元回路用アドレスポインタおよ
び転送先回路用アドレスポインタに対して、初期アドレ
スを設定し、転送元回路用セレクタおよび転送先回路用
セレクタで転送元回路用アドレスポインタおよび転送先
回路用アドレスポインタを選択することで、ダイレクト
・メモリ・アクセス回路によるアクセス時において、ア
ドレスバスを使用しなくてもよくなる。その結果、ダイ
レクト・メモリ・アクセス回路によるアクセス時におい
て、ＣＰＵはアドレスバスを用いた処理を行うことが可
能となる。したがって、ＣＰＵ全体として処理能力の向
上を図ることができる。

【００１９】本発明の請求項２記載のダイレクト・メモ
リ・アクセス制御装置は、請求項１記載のダイレクト・
メモリ・アクセス制御装置において、ＣＰＵのアクセス
とダイレクト・メモリ・アクセス回路によるアクセスの
同時実行時に所定のビット幅のデータバスをＣＰＵとダ
イレクト・メモリ・アクセス回路とで所定ビット幅ずつ
に分割して使用し、ダイレクト・メモリ・アクセス回路
のアクセスのみの実行時にデータバスをダイレクト・メ
モリ・アクセス回路で全ビット幅を単独で使用するよう
にデータバスを制御するメモリ用データバス制御回路、
転送元回路用データバス制御回路および転送先回路用デ
ータバス制御回路を、メモリ、転送元回路および転送先
回路にそれぞれ設けている。

【００２０】この構成によれば、ＣＰＵとダイレクト・
メモリ・アクセス回路の両方が動作するときに、ＣＰＵ
とダイレクト・メモリ・アクセス回路とでデータバスを
分割して使用することができるため、ダイレクト・メモ
リ・アクセス回路のアクセス時にＣＰＵでアドレスバス
の他にデータバスも一部使用可能であり、ＣＰＵ全体と
して処理能力のさらなる向上を図ることができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００２２】図１は、本発明の実施の形態におけるダイ
レクト・メモリ・アクセス制御装置のブロック図を示し
ている。

【００２３】このダイレクト・メモリ・アクセス制御装
置は、図１に示すように、データの格納を行うメモリ２
５と、データ出力要求信号を出力するとともにデータ出
力を行うＲＥＡＤ専用回路（転送元回路）２８と、デー
タ入力要求信号を出力するとともにデータ入力を行うＷ
ＲＩＴＥ専用回路（転送先回路）３０と、ダイレクト・
メモリ・アクセス回路１２と、メモリ２５用のアドレス
ポインタ３６と、ＲＥＡＤ専用回路２８用のアドレスポ
インタ３７と、ＷＲＩＴＥ専用回路３０用のアドレスポ
インタ３８と、メモリ２５、ＲＥＡＤ専用回路２８およ
びＷＲＩＴＥ専用回路３０を相互に接続するアドレスバ
ス２３およびデータバス２４と、ＣＰＵ２７と、調停回
路１１と、メモリ２５用のセレクタ３９、ＲＥＡＤ専用
回路２８用のセレクタ４０と、ＷＲＩＴＥ専用回路３０
用のセレクタ４１と、メモリ２５用の制御回路３３と、
ＲＥＡＤ専用回路２８用の制御回路３４と、ＷＲＩＴＥ
専用回路３０用の制御回路３５とを備えている。

【００２４】そして、ダイレクト・メモリ・アクセス回
路１２は、メモリ２５に対してデータの書き込みを行う
とともにメモリ２５からデータの読み出しを行い、ＲＥ
ＡＤ専用回路２８からデータを読み出し、ＷＲＩＴＥ専
用回路３０へデータを書き込み、メモリ２５、ＲＥＡＤ
専用回路２８およびＷＲＩＴＥ専用回路３０との間でデ
ータのダイレクト・メモリ・アクセス転送を行わせる。

【００２５】また、メモリ２５用のアドレスポインタ３
６、ＲＥＡＤ専用回路２８用のアドレスポインタ３７お
よびＷＲＩＴＥ専用回路３０用のアドレスポインタ３８
は、ダイレクト・メモリ・アクセス回路１２においてダ
イレクト・メモリ・アクセス転送を行うときのメモリ２
５、ＲＥＡＤ専用回路２８およびＷＲＩＴＥ専用回路３
０の初期アドレスを格納し、アクセス動作が行われる毎
にアドレスを例えば＋２ずつ増加させる機能を有する。

【００２６】また、ＣＰＵ２７は、メモリ２５に対して
データの書き込みを行うとともにメモリ２５からデータ
の読み出しを行い、ＲＥＡＤ専用回路２８からデータを
読み出し、ＷＲＩＴＥ専用回路３０へデータを書き込
み、ダイレクト・メモリ・アクセス回路１２においてダ
イレクト・メモリ・アクセス転送を行うときのメモリ２
５、ＲＥＡＤ専用回路２８およびＷＲＩＴＥ専用回路３
０の初期アドレスを、メモリ２５用アドレスポインタ、
ＲＥＡＤ専用回路２８用アドレスポインタおよびＷＲＩ
ＴＥ専用回路３０用アドレスポインタに設定する。

【００２７】また、調停回路１１は、ＣＰＵ２７による
メモリ２５、ＲＥＡＤ専用回路２８およびＷＲＩＴＥ専
用回路３０に対するアクセスと、ダイレクト・メモリ・
アクセス回路１２によるメモリ２５、ＲＥＡＤ専用回路
２８およびＷＲＩＴＥ専用回路３０に対するアクセスと
を調停する。

【００２８】また、メモリ２５用のセレクタ３９、ＲＥ
ＡＤ専用回路２８用のセレクタ４０およびＷＲＩＴＥ専
用回路３０用のセレクタ４１は、メモリ２５用のアドレ
スポインタ３６、ＲＥＡＤ専用回路２８用のアドレスポ
インタ３７およびＷＲＩＴＥ専用回路３０用のアドレス
ポインタ３８から出力されるアドレスとＣＰＵ２７から
アドレスバス２３を通して与えられるアドレスとを選択
してメモリ２５、ＲＥＡＤ専用回路２８およびＷＲＩＴ
Ｅ専用回路３０にそれぞれ与える。

【００２９】そして、セレクタ３９、セレクタ４０およ
びセレクタ４１は、ＣＰＵ２７によるアクセス時にはア
ドレスバス２３上のアドレスを選択し、ダイレクト・メ
モリ・アクセス回路１２によるアクセス時にはアドレス
ポインタ３６、アドレスポインタ３７およびアドレスポ
インタ３８のアドレスをそれぞれ選択するようにしてい
る。

【００３０】また、メモリ２５用のデータバスの制御回
路３３、ＲＥＡＤ専用回路２８用のデータバスの制御回
路３４およびＷＲＩＴＥ専用回路３０用のデータバスの
制御回路３５は、メモリ２５、ＲＥＡＤ専用回路２８お
よびＷＲＩＴＥ専用回路３０のデータの入出力部にそれ
ぞれ設けられていて、ＣＰＵ２７のアクセスとダイレク
ト・メモリ・アクセス回路１２によるアクセスの同時実
行時に所定のビット幅、例えば１６ビット幅のデータバ
ス２４をＣＰＵ２７とダイレクト・メモリ・アクセス回
路とで所定ビット幅ずつ、例えば８ビット幅ずつに分割
して使用し、ダイレクト・メモリ・アクセス回路１２の
アクセスのみの実行時にデータバス２４をダイレクト・
メモリ・アクセス回路１２で全ビット幅を単独で使用す
るようにデータバス２４を制御する。

【００３１】この構成によれば、メモリ２５用のアドレ
スポインタ３６、ＲＥＡＤ専用回路２８用のアドレスポ
インタ３７およびＷＲＩＴＥ専用回路３０用のアドレス
ポインタ３８と、メモリ２５用のセレクタ３９、ＲＥＡ
Ｄ専用回路２８用のセレクタ４０およびＷＲＩＴＥ専用
回路３０用のセレクタ４１とを設けているので、ダイレ
クト・メモリ・アクセス回路１２によりＲＥＡＤ専用回
路２８からＷＲＩＴＥ専用回路３０へデータ転送を行う
ときに、それに先立ってＣＰＵ２７からＲＥＡＤ専用回
路２８用のアドレスポインタ３７およびＷＲＩＴＥ専用
回路３０用のアドレスポインタ３８に対して、初期アド
レスを設定し、ＲＥＡＤ専用回路２８用のセレクタ４０
およびＷＲＩＴＥ専用回路３０用のセレクタ４１でＲＥ
ＡＤ専用回路２８用のアドレスポインタ３７およびＷＲ
ＩＴＥ専用回路３０用のアドレスポインタ３８を選択す
ることで、ダイレクト・メモリ・アクセス回路１２によ
るアクセス時において、アドレスバス２３を使用しなく
てもよくなる。その結果、ダイレクト・メモリ・アクセ
ス回路１２によるアクセス時において、ＣＰＵ２７はア
ドレスバス２３を用いた処理を行うことが可能となる。
したがって、ＣＰＵ２７全体として処理能力の向上を図
ることができる。

【００３２】また、ＣＰＵ２７とダイレクト・メモリ・
アクセス回路１２の両方が動作するときに、ＣＰＵ２７
とダイレクト・メモリ・アクセス回路１２とでデータバ
ス２４を分割して使用することができるため、ダイレク
ト・メモリ・アクセス回路１２のアクセス時にＣＰＵ２
７でアドレスバス２３の他にデータバス２４も一部使用
可能であり、ＣＰＵ２７全体として処理能力のさらなる
向上を図ることができる。

【００３３】以下、本発明の実施の形態についてさらに
詳しく説明する。図１に示すように、調停回路１１は、
ダイレクト・メモリ・アクセス回路１２から使用要求信
号であるＮＢＲＥＱ信号１３が入力されることでダイレ
クト・メモリ・アクセス転送の使用要求を受理し、ダイ
レクト・メモリ・アクセス転送の使用許可として使用許
可信号であるＮＢＡＣＫ信号１４をダイレクト・メモリ
・アクセス回路１２に出力する。

【００３４】調停回路１１は、ダイレクト・メモリ・ア
クセス転送の使用許可としてＮＢＡＣＫ信号１４をダイ
レクト・メモリ・アクセス回路１２に出力する際、ＣＰ
Ｕ２７の動作を停止させるウェイト信号であるＷＡＩＴ
信号１５をＣＰＵ２７に対し出力する。

【００３５】ＣＰＵ２７はメモリアクセスに必要となる
アドレスＡ１６、メモリ２５の読み出し信号であるＮＲ
Ｅ＿ＭＥＭ信号１７を調停回路１１に対し出力し、デー
タＤ１９が調停回路１１から入力される。

【００３６】ダイレクト・メモリ・アクセス回路１２
は、ダイレクト・メモリ・アクセス転送時に使用するメ
モリ２５およびＲＥＡＤ専用回路２８の読み出し信号で
あるＮＲＥ＿ＭＥＭ信号２１、ＮＲＥ＿ＲＥＡＤ信号２
２、ＷＲＩＴＥ専用回路３０の書き込み信号であるＮＲ
Ｅ＿ＷＲＩＴＥ信号１８を調停回路１１に対し出力す
る。また、セレクタ３９，４０，４１に対してセレクト
信号４２，４３，４４を出力する。

【００３７】調停回路１１は、ＣＰＵ２７とダイレクト
・メモリ・アクセス回路１２から入力されたメモリアク
セス信号の調停を行い、アドレスバス２３の出力、デー
タバス２４の入出力を行う。また、メモリ２５に対しデ
ータの読み出し信号であるＮＲＥ＿ＭＥＭ信号２６を出
力し、ＲＥＡＤ専用回路２８に対しデータの読み出し信
号であるＮＲＥ＿ＲＥＡＤ信号２９を出力し、ＷＲＩＴ
Ｅ専用回路３０に対しては、データの書き込み信号であ
るＮＷＥ＿ＷＲＩＴＥ信号３１を出力する。

【００３８】また、調停回路１１は、データバス２４に
おける１６ｂｉｔ幅のデータを例えば、上位８ｂｉｔ、
下位８ｂｉｔのように分割するための制御信号であるＣ
ＴＲＬ信号３２を制御回路３３，３４，３５に対し出力
する。

【００３９】アドレスポインタ３６，３７，３８は、そ
れぞれダイレクト・メモリ・アクセス回路１２がデータ
転送を行うアドレスを記憶し、セレクタ３９，４０，４
１に対し記憶したアドレス値を出力し、そこで、アドレ
スバス２３との選択がセレクト信号４２，４３，４４に
より行われ、メモリ２５、ＲＥＡＤ専用回路２８および
ＷＲＩＴＥ専用回路３０に対しアドレスが出力される。

【００４０】また、アドレスポインタ３６，３７，３８
に格納されているアドレスは、ダイレクト・メモリ・ア
クセス回路１２がメモリ２５、ＲＥＡＤ専用回路２８お
よびＷＲＩＴＥ専用回路３０に対して読み出しあるいは
書き込みアクセスを行う度にインクリメントされる。

【００４１】メモリ２５は、調停回路１１から読み出し
信号であるＮＲＥ＿ＭＥＭ信号２６が入力されるととも
に、セレクタ３９からアドレスが入力され、そのアドレ
スに応じて読み出したデータを制御回路３３に出力す
る。

【００４２】同様に、ＲＥＡＤ専用回路２８も、調停回
路１１から読み出し信号であるＮＲＥ＿ＲＥＡＤ信号２
９を受け取るとともに、セレクタ４０からアドレスを受
け取り、データを制御回路３４に出力する。

【００４３】また、ＷＲＩＴＥ専用回路３０は、調停回
路１１から書き込み信号であるＮＷＥ＿ＷＲＩＴＥ信号
３１が入力されるとともに、セレクタ４１からアドレス
が入力され、データを書き込む。

【００４４】本発明では、ダイレクト・メモリ・アクセ
ス転送モードはバーストモードの転送限定とする。バー
ストモードとは、データの転送における転送モードの一
種で、ある連続した複数のアドレスをまとめて連続して
転送するモードのことをいう。

【００４５】このような構成をもつダイレクト・メモリ
・アクセス制御装置について、（１）ＣＰＵ２７のみが
動作し、メモリ２５に読み出しアクセスする場合（ダイ
レクト・メモリ・アクセス転送は実施しない）、（２）
ＣＰＵ２７およびダイレクト・メモリ・アクセス回路１
２がともにメモリ２５に読み出しアクセスする場合、
（３）ダイレクト・メモリ・アクセス回路１２が、ＲＥ
ＡＤ専用回路２８からＷＲＩＴＥ専用回路３０にダイレ
クト・メモリ・アクセス転送を実施し、ＣＰＵ２７がメ
モリ２５に読み出しアクセスする場合に分けてその動作
の一例を図１から図４を用いて説明する。

【００４６】（１）ＣＰＵ２７のみが動作し、メモリ２
５に読み出しアクセスする場合（ダイレクト・メモリ・
アクセス転送は実施しない）以下、図１を用いて説明する。

【００４７】まず、ＣＰＵ２７は、読み出し信号である
ＮＲＥ＿ＭＥＭ信号１７を調停回路１１に出力する。こ
の場合、ダイレクト・メモリ・アクセス回路１２からの
読み出し信号であるＮＲＥ＿ＭＥＭ信号２１、ＮＲＥ＿
ＲＥＡＤ信号２２は出力されていないため、調停回路１
１は、ＣＰＵ２７から出力されたＮＲＥ＿ＭＥＭ信号１
７をメモリ２５に出力する。

【００４８】また、ＣＰＵ２７はアドレスＡ１６をアド
レスバス２３上に出力し、このアドレスＡ１６は調停回
路１１を介しセレクタ３９で選択され、メモリ２５に出
力される。

【００４９】メモリ２５は、セレクタ３９から出力され
るアドレスと、調停回路１１から出力される読み出し信
号であるＮＲＥ＿ＭＥＭ信号２６を受け、所定のデータ
を制御回路３３に出力する。

【００５０】制御回路３３はメモリ２５から出力された
データを受け取り、この場合は、１６ｂｉｔバス幅デー
タをデータバス２４に出力する。

【００５１】制御回路３３から出力されたデータはデー
タバス２４を介して調停回路１１に出力され、ＣＰＵ２
７にデータＤ１９として取り込まれる。

【００５２】（２）ＣＰＵ２７およびダイレクト・メモ
リ・アクセス回路１２がともにメモリ２５に読み出しア
クセスする場合図２のようにダイレクト・メモリ・アクセス回路１２が
“００”〜“１０”のアドレスに格納されているデータ
“ａａｂｂ”〜“ｋｋｌｌ”を、“１００”〜“１１
０”のアドレスに転送しＣＰＵ２７がアドレス“１１”
以降をアクセスする場合を例にとり説明する。その時の
動作をタイミング図３を使って説明する。なお、図２
で、ＣＰＵ動作とは、ダイレクト・メモリ・アクセス転
送が割り込んでこない、ＣＰＵのみが動作している状態
を意味する。

【００５３】図３において、ＣＬＯＣＫはクロックを示
し、ＮＢＲＥＱ＿ＤＭＡはＮＢＲＥＱ信号１３を示し、
ＮＢＡＣＫ＿ＤＭＡはＮＢＡＣＫ信号１４を示し、Ａ１
６はアドレスＡ１６を示し、アドレスポインタ３６はア
ドレスポインタ３６の内容を示し、アドレスポインタ３
８はアドレスポインタ３８の内容を示し、ＮＲＥ＿ＣＰ
ＵはＮＲＥ＿ＭＥＭ信号１７を示し、ＮＲＥ＿ＤＭＡは
ＮＲＥ＿ＭＥＭ信号２１を示し、ＮＲＥ＿ＭＥＭはＮＲ
Ｅ＿ＭＥＭ信号２６を示し、ＷＡＩＴはＷＡＩＴ信号１
５を示し、データバスはデータバス２４上のデータを示
し、ＮＷＥ＿ＷＲＩＴＥはＮＷＥ＿ＷＲＩＴＥ信号３１
を示している。

【００５４】まず、ＣＰＵ２７は、ダイレクト・メモリ
・アクセス転送時の転送元アドレスの初期値“００”を
アドレスポインタ３６に、転送先アドレスの初期値“１
００”をアドレスポインタ３８に格納する。

【００５５】ダイレクト・メモリ・アクセス転送用のア
ドレスの格納が終了すると、ＣＰＵ２７は、読み出しア
ドレス“１６”をアドレスＡ１６に、読み出し信号であ
るＮＲＥ＿ＭＥＭ信号１７を調停回路１１に出力する。

【００５６】調停回路１１は、アドレスバス２３を介し
てセレクタ３９にアドレス“１６”を出力し、同時に読
み出し信号であるＮＲＥ＿ＭＥＭ信号２６をメモリ２５
に出力する。

【００５７】セレクタ３９は、ＣＰＵ２７の読み出しア
クセスを行っているため、アドレスバス２３を選択し、
メモリ２５にアドレス“１６”を出力する。

【００５８】メモリ２５は、読み出し信号であるＲＥ＿
ＭＥＭ信号２６が入力されると、セレクタ３９の出力で
あるアドレス“１６”に対応した読み出しデータ“ＡＡ
ＢＢ”をＣＰＵ２７に出力する。

【００５９】つぎに、ＣＰＵ２７は、ＣＰＵ動作用のア
ドレス“１８”の読み出しアクセスを行う。

【００６０】ここで、ダイレクト・メモリ・アクセス転
送の使用要求が発生した場合、ダイレクト・メモリ・ア
クセス回路１２はＮＢＲＥＱ信号１３を調停回路１１に
出力する。

【００６１】調停回路１１はＣＰＵ動作用のアドレス
“１８”の読み出しアクセスが終了すると、ダイレクト
・メモリ・アクセス転送の使用許可としてＮＢＡＣＫ信
号１４をダイレクト・メモリ・アクセス回路１２に出力
する。

【００６２】ダイレクト・メモリ・アクセス回路１２
は、転送許可信号を受け取るとダイレクト・メモリ・ア
クセス転送を開始し、読み出し信号であるＮＲＥ＿ＭＥ
Ｍ信号２１を調停回路１１に出力する。

【００６３】調停回路１１は、ＣＰＵ２７からの読み出
し信号であるＮＲＥ＿ＭＥＭ信号１７と、ダイレクト・
メモリ・アクセス回路１２からの読み出し信号であるＮ
ＲＥ＿ＭＥＭ信号２１が同時に入力されたため、ＣＰＵ
読み出しアクセスを停止させるＷＡＩＴ信号１５をＣＰ
Ｕ２７に対し出力する。

【００６４】これにより、ＣＰＵ２７のアドレス“２
０”の読み出しアクセスは、ＷＡＩＴ信号１５が解除さ
れるまで停止する。

【００６５】同時に調停回路１１は、ダイレクト・メモ
リ・アクセス回路１２から読み出し信号であるＮＲＥ＿
ＭＥＭ信号２１が入力されたため、ダイレクト・メモリ
・アクセス回路１２は、ダイレクト・メモリ・アクセス
転送が行われるセレクタ３９に対しアドレスポインタ３
６の出力を選択するセレクト信号４２を出力する。ま
た、読み出し信号であるＮＲＥ＿ＭＥＭ信号２６がメモ
リ２５へ与えられる。

【００６６】同様に書き込み信号であるＮＷＥ＿ＷＲＩ
ＴＥ信号１８が入力されたため、ダイレクト・メモリ・
アクセス回路１２は、セレクタ４１に対しアドレスポイ
ンタ３８を選択するセレクト信号４４を出力する。

【００６７】メモリ２５は、読み出し信号であるＮＲＥ
＿ＭＥＭ信号２６と、セレクタ３９からダイレクト・メ
モリ・アクセス転送用のアドレス“００”が入力される
と、そのアドレスに対応したデータ“ａａｂｂ”が制御
回路３３に出力され、データバス２４に出力される。

【００６８】同時にＷＲＩＴＥ専用回路３０は、書き込
み信号であるＷＥ＿ＷＲＩＴＥ信号３１が入力される
と、セレクタ４１からダイレクト・メモリ・アクセス転
送先アドレス“１００”を受け取り、データバス２４上
のデータ“ａａｂｂ”が書き込まれる。

【００６９】アドレスポインタ３６，３８に格納されて
いるアドレス“００”、“１００”は、ダイレクト・メ
モリ・アクセス回路１２の読み出し信号であるＮＲＥ＿
ＭＥＭ２６、および書き込み信号であるＮＷＥ＿ＷＲＩ
ＴＥ信号３１の立ち上がりで“＋２”インクリメントさ
れ、それぞれ“０２”、“１０２”となる。

【００７０】その後、上記と同様の動作を行い、所定の
アドレス“００”〜“１０”のデータ転送が完了するま
で（データ“ｋｋｌｌ”が読み出されるまで）続けられ
る。

【００７１】データ転送が完了すると、ダイレクト・メ
モリ・アクセス転送要求信号であるＮＢＲＥＱ信号１３
は“Ｈ”になり、これにより、調停回路１１はＮＢＡＣ
Ｋ信号１４を“Ｈ”に戻しダイレクト・メモリ・アクセ
ス転送動作は完了する。

【００７２】同時にＣＰＵ２７に出されるＷＡＩＴ信号
１５も“Ｌ”となり、ＣＰＵ２７のアドレス“２０”の
読み出しアクセスが再び再開され、アドレス“２０”に
応じた読み出しデータ“ＥＥＦＦ”がデータバス２４に
出力される。

【００７３】その後、ＣＰＵ２７はアドレス“２２”、
“２４”と順にメモリ２５への読み出しを実行する。

【００７４】（３）ダイレクト・メモリ・アクセス回路
１２が、ＲＥＡＤ専用回路２８からＷＲＩＴＥ専用回路
３０にダイレクト・メモリ・アクセス転送を実施し、Ｃ
ＰＵ２７がメモリ２５に読み出しアクセスする場合図２のように“００”〜“１０”のアドレスに格納され
ているデータ“ａａｂｂ”〜“ｋｋｌｌ”を、“１０
０”〜“１１０”のアドレスに格納するダイレクト・メ
モリ・アクセス転送について、また、ＣＰＵ２７はアド
レス１１以降をアクセスする場合を例により説明する。
その時の動作をタイミング図４を使って説明する。

【００７５】上記の記載は、ＣＰＵ動作とダイレクト・
メモリ・アクセス転送が同時に実施できる場合について
説明をしたものである。メモリ動作とダイレクト・メモ
リ・アクセス転送とは個別に動作している。ＣＰＵ動作
はメモリ２５を使用し、ダイレクト・メモリ・アクセス
転送はＲＥＡＤ専用回路２８とＷＲＩＴＥ専用回路３０
を使用している。

【００７６】図４において、ＣＬＯＣＫはクロックを示
し、ＮＢＲＥＱ＿ＤＭＡはＮＢＲＥＱ信号１３を示し、
ＮＢＡＣＫ＿ＤＭＡはＮＢＡＣＫ信号１４を示し、アド
レスポインタ３７はアドレスポインタ３７の内容を示
し、アドレスポインタ３８はアドレスポインタ３８の内
容を示し、アドレスポインタ３６はアドレスポインタ３
６の内容を示し、ＮＲＥ＿ＭＥＭはＮＲＥ＿ＭＥＭ信号
２６を示し、ＮＲＥ＿ＲＥＡＤはＮＲＥ＿ＲＥＡＤ信号
２２（２９）を示し、ＮＷＥ＿ＷＲＩＴＥはＮＷＥ＿Ｗ
ＲＩＴＥ信号１８（３１）を示し、データバスはデータ
バス２４のデータを示している。

【００７７】まず、ＣＰＵ２７は、ダイレクト・メモリ
・アクセス転送時の転送元アドレスの初期値“００”を
アドレスポインタ３７に、転送先アドレスの初期値“１
００”をアドレスポインタ３８に格納する。

【００７８】ここで、図２のメモリのダイレクト・メモ
リ・アクセス転送のアドレス“００”〜“１０”はＲＥ
ＡＤ専用回路２８のメモリアドレスであり、ＣＰＵ動作
のアドレス“１２”〜“５０”はメモリ２５のメモリア
ドレスである。

【００７９】ダイレクト・メモリ・アクセス転送用のア
ドレスの格納が終了すると、ＣＰＵ２７は、読み出しア
ドレス“１６”をアドレスＡ１６に出力し、読み出し信
号であるＮＲＥ＿ＭＥＭ信号１７を調停回路１１に出力
する。

【００８０】調停回路１１は、セレクタ３９にアドレス
“１６”を出力し、同時に読み出し信号であるＮＲＥ＿
ＭＥＭ信号２６をメモリ２５に出力する。

【００８１】セレクタ３９は、ＣＰＵ２７の読み出しア
クセスを行っているため、アドレスバス２３を選択し、
メモリ２５にアドレス“１６”を出力する。

【００８２】メモリ２５は、読み出し信号であるＲＥ＿
ＭＥＭ信号２６が入力されると、セレクタ３９の出力で
あるアドレス“１６”に対応した読み出しデータ“ＡＡ
ＢＢ”をＣＰＵ２７に出力する。

【００８３】つぎに、ＣＰＵ２７は、ＣＰＵ動作用のア
ドレス“１８”の読み出しアクセスを行う。

【００８４】ここで、ダイレクト・メモリ・アクセス転
送の使用要求が発生した場合、ダイレクト・メモリ・ア
クセス回路１２はＮＢＲＥＱ信号１３を調停回路１１に
出力する。

【００８５】調停回路１１はＣＰＵ動作用のアドレス
“１８”の読み出しアクセスが終了すると、ダイレクト
・メモリ・アクセス転送の使用許可としてＮＢＡＣＫ信
号１４をダイレクト・メモリ・アクセス回路１２に出力
する。

【００８６】ダイレクト・メモリ・アクセス回路１２
は、転送許可信号であるＮＢＡＣＫ信号１４を受け取る
と、ダイレクト・メモリ・アクセス転送を開始し、読み
出し信号であるＮＲＥ＿ＲＥＡＤ信号２２を調停回路１
１に出力する。

【００８７】ＣＰＵ２７は、読み出しアドレス“２０”
をアドレスＡ１６に、読み出し信号であるＮＲＥ＿ＭＥ
Ｍ信号１７を調停回路１１に出力する。

【００８８】調停回路１１は、ダイレクト・メモリ・ア
クセス回路１２から読み出し信号であるＮＲＥ＿ＲＥＡ
Ｄ信号２２が入力されたため、ダイレクト・メモリ・ア
クセス転送が行われるセレクタ４０に対しアドレスポイ
ンタ３７の出力を選択するセレクト信号４３を出力し、
ＣＰＵ２７から読み出し信号であるＮＲＥ＿ＭＥＭ信号
１７が入力されたため、セレクタ３９に対し、ＣＰＵ２
７からのアドレスＡ１６の出力を選択するセレクト信号
４２を出力する。

【００８９】なお、図４において、アドレス“１６”〜
“１８”はＣＰＵ動作であり、アドレス“１８”の際に
ダイレクト・メモリ・アクセス転送が割り込む。そのた
め、アドレス“１８”の後にダイレクト・メモリ・アク
セス転送のアドレス“００”〜“１０”が入る。その
後、ＣＰＵ２７の動作に再び復帰するため、アドレス
“１８”のつぎのアドレス“２０”が入る。

【００９０】同様に書き込み信号であるＮＷＥ＿ＷＲＩ
ＴＥ信号１８が入力されたため、セレクタ４１に対しア
ドレスポインタ３８を選択するセレクト信号４４を出力
する。

【００９１】ＲＥＡＤ専用回路２８は、読み出し信号で
あるＮＲＥ＿ＲＥＡＤ信号２９が入力され、セレクタ４
０からダイレクト・メモリ・アクセス転送用のアドレス
“００”が入力されると、そのアドレスに対応したデー
タ“ａａｂｂ”が制御回路３４に出力される。

【００９２】なお、図２のメモリのダイレクト・メモリ
・アクセス転送部分のアドレス“００”〜“１０”はＲ
ＥＡＤ専用回路２８のメモリである。

【００９３】同様にメモリ２５は、読み出し信号である
ＲＥ＿ＭＥＭ信号２６が入力されるとともに、セレクタ
３９からアドレス“２０”が入力されると、そのアドレ
スに対応したデータ“ＥＥＦＦ”が制御回路３３に出力
される。

【００９４】制御回路３３，３４は、１６ｂｉｔ幅のデ
ータバス２４の上位８ｂｉｔをダイレクト・メモリ・ア
クセス転送用として、下位８ｂｉｔをＣＰＵ動作用とし
てＣＴＲＬ信号３２により分割する。

【００９５】なお、制御回路３３〜３５は以下のような
データバスの分割動作を行う。ＣＴＲＬ信号３２により
上位側と下位側に分割して制御回路３３〜３５からデー
タバス２４に出力する。例えばＣＴＲＬ信号３２が出力
されると、制御回路３３〜３５でダイレクト・メモリ・
アクセス転送用のデータは、上位８ｂｉｔを使用し、Ｃ
ＰＵ動作用のデータは下位８ｂｉｔを使用するというよ
うに分割する。

【００９６】そのため、制御回路３３はデータ“ＥＥ”
をデータバス２４の下位８ｂｉｔに出力し、制御回路３
４はデータ“ａａ”をデータバス２４の上位８ｂｉｔに
出力する。残りのデータは次の処理にまわされる。つま
り、制御回路３３〜３５で８ｂｉｔ幅に選択された場合
は、８ｂｉｔ毎のデータに分割するようにする。

【００９７】同時にＷＲＩＴＥ専用回路３０は、書き込
み信号であるＮＷＥ＿ＷＲＩＴＥ信号３１が入力される
と、セレクタ４１からダイレクト・メモリ・アクセス転
送先アドレス“１００”を受け取り、データバス２４上
の上位８ｂｉｔのデータ“ａａ”が書き込まれる。この
とき、ＣＰＵ２７はデータバス２４上の下位８ｂｉｔの
データ“ＥＥ”を取り込む。

【００９８】ダイレクト・メモリ・アクセス回路１２が
データ“ｂｂ”を転送し、ＣＰＵ２７がデータ“ＦＦ”
をアクセスするときの動作も、データ“ａａ”とデータ
“ＥＥ”と同様である。つまり、制御回路３３はデータ
“ＦＦ”をデータバス２４の下位８ｂｉｔに出力士、制
御回路３４はデータ“ｂｂ”をデータバス２４の上位８
ｂｉｔに出力する。

【００９９】アドレスポインタ３６，３７，３８に格納
されているアドレス“００”、“２０”、“１００”
は、ダイレクト・メモリ・アクセス回路１２の読み出し
信号であるＮＲＥ＿ＭＥＭ信号２６（この場合、ＮＲＥ
＿ＭＥＭ信号２１を含む）、読み出し信号であるＮＲＥ
＿ＲＥＡＤ信号２９、および書き込み信号ＮＷＥ＿ＷＲ
ＩＴＥ３１の立ち上がりで“＋２”インクリメントさ
れ、それぞれ“０２”、“１０２”となる。ただし、デ
ータバス２４をメモリ動作とダイレクト・メモリ・アク
セス転送とに分割して使用する場合は、インクリメント
を“＋１”にする。したがって、それぞれ“０１”，
“１０１”となる。

【０１００】その後、上記と同様の動作を行い、所定の
アドレス“００”〜“１０”のデータ転送が完了するま
で続けられる。

【０１０１】データ転送が完了すると、ダイレクト・メ
モリ・アクセス転送要求信号であるＮＢＲＥＱ信号１３
は“Ｈ”になり、これにより、調停回路１１はＮＢＡＣ
Ｋ信号１４を“Ｈ”に戻しダイレクト・メモリ・アクセ
ス転送動作は完了する。

【０１０２】同時にデータバス２４の１６ｂｉｔ幅すべ
てがＣＰＵ動作で使用することとなり、ＣＰＵ２７のア
ドレス“３２”から再開され、アドレス“３２”に応じ
た読み出しデータ“ＱＱＲＲ”がデータバス２４に出力
される。

【０１０３】その後、ＣＰＵ２７はアドレス“３４”、
“３６”と順にメモリ２５への読み出しを実行する。

【０１０４】

【発明の効果】以上のように、請求項１記載のダイレク
ト・メモリ・アクセス制御装置によれば、メモリ用アド
レスポインタ、転送元回路用アドレスポインタおよび転
送先回路用アドレスポインタと、メモリ用セレクタ、転
送元回路用セレクタおよび転送先回路用セレクタとを設
けているので、ダイレクト・メモリ・アクセス回路によ
り転送元回路から転送先回路へデータ転送を行うとき
に、それに先立ってＣＰＵから転送元回路用アドレスポ
インタおよび転送先回路用アドレスポインタに対して、
初期アドレスを設定し、転送元回路用セレクタおよび転
送先回路用セレクタで転送元回路用アドレスポインタお
よび転送先回路用アドレスポインタを選択することで、
ダイレクト・メモリ・アクセス回路によるアクセス時に
おいて、アドレスバスを使用しなくてもよくなる。その
結果、ダイレクト・メモリ・アクセス回路によるアクセ
ス時において、ＣＰＵはアドレスバスを用いた処理を行
うことが可能となる。したがって、ＣＰＵ全体として処
理能力の向上を図ることができる。

【０１０５】また、請求項２記載のダイレクト・メモリ
・アクセス制御装置によれば、ＣＰＵとダイレクト・メ
モリ・アクセス回路の両方が動作するときに、ＣＰＵと
ダイレクト・メモリ・アクセス回路とでデータバスを分
割して使用することができるため、ダイレクト・メモリ
・アクセス回路のアクセス時にＣＰＵでアドレスバスの
他にデータバスも一部使用可能であり、ＣＰＵ全体とし
て処理能力のさらなる向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるダイレクト・メモ
リ・アクセス制御装置を示すブロック図である。

【図２】本発明の実施の形態におけるダイレクト・メモ
リ・アクセス制御装置のメモリ格納構成の一例を示す模
式図である。

【図３】本発明の実施の形態におけるダイレクト・メモ
リ・アクセス制御装置の動作タイミングの一例を示すタ
イミング図である。

【図４】本発明の実施の形態におけるダイレクト・メモ
リ・アクセス制御装置の動作タイミングの一例を示すタ
イミング図である。

【図５】従来のダイレクト・メモリ・アクセス制御装置
の構成を示すブロック図である。

【符号の説明】

１メモリ２ＲＥＡＤ専用回路３ＷＲＩＴＥ専用回路４ダイレクト・メモリ・アクセス回路５ＣＰＵ６調停回路７ＮＢＲＥＱ信号８ＮＢＡＣＫ信号１１調停回路１２ダイレクト・メモリ・アクセス回路１３ＮＢＲＥＱ信号１４ＮＢＡＣＫ信号１５ＷＡＩＴ信号１６，２０アドレスＡ１７，２１，２６ＲＥ＿ＭＥＭ信号１８，３１ＮＷＥ＿ＷＲＩＴＥ信号１９データＤ２２，２９ＲＥ＿ＲＥＡＤ信号２３アドレスバス２４データバス２５メモリ２７ＣＰＵ２８ＲＥＡＤ専用回路３０ＷＲＩＴＥ専用回路３２ＣＴＲＬ信号３３，３４、３５制御回路３６，３７，３８アドレスポインタ３９，４０，４１セレクタ

Claims

【特許請求の範囲】

【請求項１】データの格納を行うメモリと、データ出力を行う転送元回路と、データ入力を行う転送先回路と、前記メモリに対してデータの書き込みを行うとともに前
記メモリからデータの読み出しを行い、前記転送元回路
からデータを読み出し、前記転送先回路へデータを書き
込み、前記メモリ、前記転送元回路および前記転送先回
路との間でデータのダイレクト・メモリ・アクセス転送
を行わせるダイレクト・メモリ・アクセス回路と、前記ダイレクト・メモリ・アクセス回路においてダイレ
クト・メモリ・アクセス転送を行うときの前記メモリ、
前記転送元回路および前記転送先回路の初期アドレスを
格納するとともに、アクセス動作が行われる毎にアドレ
スを所定値ずつ増加させるメモリ用アドレスポインタ、
転送元回路用アドレスポインタおよび転送先回路用アド
レスポインタと、前記メモリ、前記転送元回路および前記転送先回路を相
互に接続するアドレスバスおよびデータバスと、前記メモリに対してデータの書き込みを行うとともに前
記メモリからデータの読み出しを行い、前記転送元回路
からデータを読み出し、前記転送先回路へデータを書き
込み、前記ダイレクト・メモリ・アクセス回路において
ダイレクト・メモリ・アクセス転送を行うときの前記メ
モリ、前記転送元回路および前記転送先回路の初期アド
レスを、前記メモリ用アドレスポインタ、前記転送元回
路用アドレスポインタおよび前記転送先回路用アドレス
ポインタに設定するＣＰＵと、前記ＣＰＵによる前記メモリ、前記転送元回路および前
記転送先回路に対するアクセスと前記ダイレクト・メモ
リ・アクセス回路による前記メモリ、前記転送元回路お
よび前記転送先回路に対するアクセスとを調停する調停
回路と、前記メモリ用アドレスポインタ、前記転送元回路用アド
レスポインタおよび前記転送先回路用アドレスポインタ
から出力されるアドレスと前記ＣＰＵから前記アドレス
バスを通して与えられるアドレスとの一方を選択して前
記メモリ、前記転送元回路および前記転送先回路にそれ
ぞれ与えるメモリ用セレクタ、転送元回路用セレクタお
よび転送先回路用セレクタとを備え、前記メモリ用セレクタ、転送元回路用セレクタおよび転
送先回路用セレクタは前記ＣＰＵによるアクセス時には
前記アドレスバス上のアドレスを選択し、前記ダイレク
ト・メモリ・アクセス回路によるアクセス時には前記メ
モリ用アドレスポインタ、前記転送元回路用アドレスポ
インタおよび前記転送先回路用アドレスポインタのアド
レスをそれぞれ選択するようにしたことを特徴とするダ
イレクト・メモリ・アクセス制御装置。
【請求項２】ＣＰＵのアクセスとダイレクト・メモリ
・アクセス回路によるアクセスの同時実行時に所定のビ
ット幅のデータバスを前記ＣＰＵと前記ダイレクト・メ
モリ・アクセス回路とで所定ビット幅ずつに分割して使
用し、前記ダイレクト・メモリ・アクセス回路のアクセ
スのみの実行時に前記データバスを前記ダイレクト・メ
モリ・アクセス回路で全ビット幅を単独で使用するよう
に前記データバスを制御するメモリ用データバス制御回
路、転送元回路用データバス制御回路および転送先回路
用データバス制御回路を、メモリ、転送元回路および転
送先回路にそれぞれ設けた請求項１記載のダイレクト・
メモリ・アクセス制御装置。