KR100571649B1 - 반도체 장치의 데이터 래치회로 - Google Patents

반도체 장치의 데이터 래치회로 Download PDF

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Abstract

본 발명은 클럭신호에 동기되어 데이터 신호를 래치하는 데 있어서, 데이터 신호보다 더 고주파로 입력되는 클럭신호의 클럭킹에도 불필요한 충방전 전류를 발생하지 않는 데이터 래치를 제공하기 위한 것으로, 이를 위해 본 발명은 클럭신호에 동기되어 데이터 신호를 래치하는 데이터 래치회로에 있어서, 상기 데이터 신호의 제1 천이시점에 응답하여 제1 데이터 천이감지신호를 출력하고, 상기 데이터 신호의 제2 천이시점에 응답하여 제2 데이터 천이감지신호를 출력하는 데이터 입력제어부; 및 상기 제1 데이터 천이감지신호에 응답하여 상기 데이터 신호의 래치를 시작하고, 상기 제2 데이터 천이감지신호에 응답하여 상기 데이터 신호의 래치를 종료하는 데이터 래치부를 구비하며, 데이터 래치부에서는 상기 데이터 신호의 래치가 시작됨에 대응하여 상기 제1 데이터 천이감지신호를 비활성화시키고, 상기 데이터 신호의 래치가 종료됨에 대응하여 상기 제2 데이터 천이감지신호를 비활성화시키는 피드백신호를 출력하는 반도체 장치의 데이터 래치회로를 제공한다.
반도체, 메모리, 데이터 래치, 피드백신호, 프리차지.

Description

반도체 장치의 데이터 래치회로{DATA LATCH CIRCUIT OF SEMICONDUCTOR DEVICE}
도1은 종래기술에 의한 데이터 래치회로를 나타내는 회로도.
도2는 도1에 도시된 데이터 래치회로의 동작을 나타내는 파형도.
도3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 데이터 래치회로를 나타내는 블럭구성도.
도4는 도3에 도시된 데이터 래치부와 데이터 입력제어부를 나타내는 회로도.
도5는 도3에 도시된 데이터 래치회로의 동작을 보여주는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 데이터 입력제어부
200 : 데이터 래치부
Q1 ~ Q24 : 모스트랜지스터
IV1 ~ IV13: 인버터
ND1 : 낸드게이트
NOR1 : 노어게이트
본 발명은 반도체 집적회로에 관한 것으로, 특히 데이터를 래치하기 위한 데이터 래치회로에 관한 것이다.
반도체 집적회로중 데이터를 일정구간동안 유지하는 회로를 래치라고 한다. 즉, 입력된 데이터가 로우레벨의 데이터이면, 새로운 데이터가 입력되기 전까지는 로우레벨의 데이터를 유지 및 출력시키고, 입력된 데이터가 하이레벨의 데이터이면, 새로운 데이터가 입력되기 전까지 하이레벨의 데이터를 유지 및 출력시키는 회로이다.
한편, 데이터를 입출력시키는 데 방식에 있어서, 클럭신호의 라이징에지 또는 폴링에지에 동기시켜 입출력시키는 방식과 클럭신호와 무관하게 데이터를 입출력시키는 방식이 있다.
각각의 방식은 장단점이 있으나, 데이터 신호의 입출력되는 타이밍을 정확하게 알 수 있는 동기식 방식이 점점 더 고속으로 동작하게 되는 반도체 집적회로에서 널리사용되고 있다.
동기식 회로에서는 데이터를 입력받아 유지 및 출력시키는 래치도 클럭신호의 라이징에지 또는 폴리에지에 동기시켜 데이터를 받아 들이게 된다.
클럭신호를 이용하여 데이터를 입력받는 데이터 래치에서는 안정적인 데이터의 래치를 위해서는 클럭신호의 천이시점 이전의 일정구간 전에 데이터 신호가 입 력되어야 하며, 클럭신호의 천이시점 이후의 일정구간 동안 데이터 신호의 입력이 지속되어야 한다.
이 때 클럭신호의 천이시점 이전의 일정구간 전에 데이터 신호가 입력되어야 하는 시간을 데이터 신호의 셋업타임(set-up time)이라고 하고, 클럭신호의 천이시점 이후의 일정구간 동안 데이터 신호의 입력이 이루어져야 하는 시간을 데이터 신호의 홀드타임(set-up time)이라고 한다.
따라서 클럭신호에 동기되어 래치되는 데이터 래치에 데이터가 안정적으로 래치되기 위해서는 클럭신호의 셋업타이밍 구간 전에 데이터의 입력이 되고, 홀드타이밍 구간동안은 최소한 데이터의 입력이 유지되어야 안정적으로 데이터 신호가 데이터 래치에 래치될 수 있는 것이다.
도1은 종래기술에 의한 데이터 래치회로를 나타내는 회로도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 데이터 래치회로는 데이터 신호를 입력받아 쌍으로 된 입력제어신호(S/SB)로 분리하는 입력구동부(10)와, 입력제어신호에 응답하여 데이터 신호를 두 노드(LN1,LN2)에 각각 전달하게 되는 입력처리부(30)와, 입력처리부(30)로 전달되는 두 입력제어신호(S/SB)에 응답하여 두 노드(LN1,LN2)에 데이터 신호를 증폭하고 래치하는 증폭부(20)와, 클럭신호에 응답하여 증폭부(20)의 두 노드(LN1,LN2)를 프리차지시키는 프리차지부(10)와, 증폭부(20)의 두 노드(LN1,LN2)에 증폭되어 래치된 데이터 신호를 전달받아 출력하는 출력래치부(40)를 구비한다.
도2는 도1에 도시된 데이터 래치회로의 동작을 나타내는 파형도로서, 특히 도1에 도시된 데이터 래치회로의 동작중 문제점을 나타내는 파형도이다. 도1 및 도2을 참조하여 종래기술의 데이터 래치회로의 동작을 자세히 살펴보고, 동작상의 문제점을 살펴본다.
도2에 도시된 바와 같이, 클럭신호(CLK)가 클럭킹하며 입력되면, 클럭신호(CLK)가 로우레벨로 입력되는 구간에서는 증폭부의 두 노드(LN1,LN2)는 하이레벨로 프리차지 되며, 클럭신호(CLK)가 하이레벨로 입력되는 구간에서는 증폭부의 두 노드(LN1,LN2)는 입력처리부(30)로 전달되는 두 입력제어신호(S/SB)에 따라서 데이터 신호를 저장하게 된다.
만약 입력구동부(50)에 하이레벨의 데이터가 입력되었을 경우에는 두 입력제어신호(S/SB)는 각각 하이레벨과 로우레벨로 되어 입력처리부(30)로 전달된다.
입력처리부(30)에 전달된 두 입력제어신호(S,SB)에 따라서 노드(LN1)는 로우레벨로, 노드(LN2)는 하이레벨로 천이하게 되고, 증폭부(20)은 각각의 노드가 더 빠르게 천이되도록 유도한다.
노드(LN1)는 로우레벨로, 노드(LN2)는 하이레벨로의 천이가 완료되면, 출력래치부(40)는 두 노드(LN1,LN2)의 신호를 이용하여 구비된 래치(IV4,IV5)에 하이레벨의 데이터 신호를 래치하고, 출력신호(LAT_OUT)로 래치된 하이레벨의 신호를 출력하게 된다.
통상적으로 데이터 신호(DAT_IN)는 저주파수를 가지는 신호이며, 클럭신호(CLK)는 고주파수를 가지는 신호이다.
따라서 도2에 도시된 바와 같이, 한번의 데이터 신호가 래치되고 과정에서도 클럭신호(CLK)는 계속해서 클럭킹 동작을 하게 되고, 따라서 증폭부(20)와 프리차지부(10)에 배치된 회로에서는 계속해서 충방전 동작이 이루어진다.
하이레벨로 입력되는 입력제어신호(S)에 의해 노드(LN1)는 계속 로우레벨을 유지하고, 로우레벨로 입력되는 입력제어신호(SB)에 의해 노드(LN2)는 계속 하이레벨을 유지하게 되는데, 이로 인해 데이터 신호의 입력이 유지되는 동안 증폭부(20)의 두 노드(LN1,LN2)중 하나는 충방전이 계속해서 일어난다.
여기서는 입력제어신호(S)가 하이레벨을 유지하게 되면, 모스트랜지스터(Q8)가 턴온되어 노드(LN1)가 클럭신호(CLK)의 클럭킹에 따라 계속 충방전이 되는 것이다.
결국 데이터 신호의 입력구간동안 클럭신호(CLK)가 계속 클럭킹되는 것으로 인해 프리차지부(10)와 증폭부(20)가 계속 동작되어 많은 전류를 소모하게 된다.
도2의 타원형점선 부분은 데이터 신호가 입력되는 구간동안에 프리차지부(10)와 증폭부(20)의 각 회로에 충방전 전류가 소모됨을 나타내고 있다.
이는 데이터 신호의 입력구간에 비해 클럭신호의 주파수가 더 높아질수록 심하게 나타난다. 앞으로는 반도체 집적회로의 동작속도의 향상을 위해서 클럭신호의 주파수가 점점 더 높아 질 것이기 때문에, 데이터 신호가 전달되는 동안 더욱 더 전술한 충방전 전류의 양은 증가되고 그로 인해 데이터를 래치하는데 있어서 불필요한 전류의 소모가 증가하게 될 것이다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 클럭신호에 동기되어 데이터 신호를 래치하는 데 있어서, 데이터 신호보다 더 고주파로 입력되는 클럭신호의 클럭킹에도 불필요한 충방전 전류를 발생하지 않는 데이터 래치를 제공함을 목적으로 한다.
본 발명은 클럭신호에 동기되어 데이터 신호를 래치하는 데이터 래치회로에 있어서, 상기 데이터 신호의 제1 천이시점에 응답하여 제1 데이터 천이감지신호를 출력하고, 상기 데이터 신호의 제2 천이시점에 응답하여 제2 데이터 천이감지신호를 출력하는 데이터 입력제어부; 및 상기 제1 데이터 천이감지신호에 응답하여 상기 데이터 신호의 래치를 시작하고, 상기 제2 데이터 천이감지신호에 응답하여 상기 데이터 신호의 래치를 종료하는 데이터 래치부를 구비하며, 데이터 래치부에서는 상기 데이터 신호의 래치가 시작됨에 대응하여 상기 제1 데이터 천이감지신호를 비활성화시키고, 상기 데이터 신호의 래치가 종료됨에 대응하여 상기 제2 데이터 천이감지신호를 비활성화시키는 피드백신호를 출력하는 반도체 장치의 데이터 래치회로를 제공한다.
또한 본 발명은 반도체 장치에서 클럭에 동기시켜 데이터 신호를 래치하는 방법에 있어서, 입력되는 데이터 신호의 제1 천이시점에 대응하는 입력개시신호를 활성화시켜 출력하는 단계; 상기 입력개시신호에 의해 전달된 데이터 신호를 상기 클럭신호에 동기시켜 래치시키고, 출력하는 단계; 상기 데이터 신호의 래치동작에 대응하여 상기 입력개시신호를 비활성화시키는 단계; 상기 데치터 신호의 제2 천이시점에 대응하는 입력종료신호를 활성화시켜 출력하는 단계; 상기 입력종료신호에 대응하여 상기 래치된 데이터 신호를 리셋시키되, 상기 클럭신호에 동기시켜 리셋시키는 단계; 및 상기 데이터 신호의 리셋동작에 대응하여 상기 입력종료신호를 비활성화시켜 출력하는 단계를 포함하는 반도체 장치의 데이터 래치방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 데이터 래치회로를 나타내는 블럭구성도이다.
도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치의 데이터 래치회로는 클럭신호(CLK)에 동기되어 데이터 신호를 래치하기 위해, 데이터 신호(LAT_IN)의 제1 천이시점에 응답하여 제1 데이터 천이감지신호(S)를 출력하고, 데이터 신호(LAT_IN)의 제2 천이시점에 응답하여 제2 데이터 천이감지신호(SB)를 출력하는 데이터 입력제어부(100)와, 제1 데이터 천이감지신호(S)에 응답하여 데이터 신호(LAT_IN)의 래치를 시작하고, 제2 데이터 천이감지신호(SB)에 응답하여 데이터 신호(LAT_IN)의 래치를 종료하는 데이터 래치부(200)를 구비한다.
데이터 래치부(200)에서는 데이터 신호(LAT_IN)의 래치가 시작됨에 대응하여 제1 데이터 천이감지신호(S)를 비활성화시키고, 데이터 신호(LAT_IN)의 래치가 종 료됨에 대응하여 제2 데이터 천이감지신호(SB)를 비활성화시키는 피드백신호(FS)를 출력하게 된다.
여기서 제1 데이터 천이감지신호(S)와 제2 데이터 천이감지신호(SB)는 고정된 것이 아니고, 제1 데이터 천이감지신호가 'SB' 이고, 제2 데이터 천이감지신호가 'S'가 될 수 있는 것이다. 이는 입력되는 데이터 신호가 하이레벨인가 로우레벨인가에 따라서 정해지는 것이다.
도4는 도3에 도시된 데이터 래치부와 데이터 입력제어부를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 데이터 입력제어부(100)는 데이터 신호(LAT_IN)와 피드백신호(FS)를 논리곱하여 제1 데이터 천이감지신호(S)를 출력하기 위한 제1 논리곱 로직회로와, 데이터 신호(LAT_IN)와 피드백신호(FS)를 논리곱하여 제2 데이터 천이감지신호(SB)를 출력하기 위한 제2 논리곱 로직회로를 구비한다.
제1 논리곱 로직회로는 두개의 직렬연결된 인버터(IV7,IV8)에 의해 버퍼링된 데이터 신호(LAT_IN)와 피드백신호(FS)를 입력받는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력을 반전하여 제1 데이터 천이감지신호(S)를 출력하기 위한 인버터(IV10)를 구비한다.
제2 논리곱 로직회로는 데이터 신호(LAT_IN)와 피드백신호(FS)를 입력받아 제2 데이터 천이감지신호(SB)로 출력하기 위한 노어게이트(NOR1)를 구비한다.
데이터 래치부(200)는 클럭신호(CLK)의 클럭킹에 대응하여 제1 및 제2 노드(LN1,LN2)를 프리차지시키기 위한 프리차지부(210)와, 제1 데이터 천이감지신호(S) 에 응답하여 제1 노드(LN1) 또는 상기 제2 노드(LN2)를 방전시킴으로서 데이터 신호를 저장하고, 제2 데이터 천이감지신호에 응답하여 상기 방전된 노드를 충전시킴으로서 저장된 데이터 신호(LAT_IN)를 리셋시키는 데이터 저장부(220)와, 제1 노드(LN1) 및 제2 노드(LN2)의 충방전 상태에 대응하여 데이터 신호(LAT_IN)를 래치하고 출력하는 래치출력부(230)를 구비한다.
프리차지부(210)는 클럭신호(CLK)에 응답하여 전원전압(VDD)을 제1 노드(LN1)에 제공하기 위한 모스트랜지스터(Q13)와, 클럭신호(CLK)에 응답하여 전원전압(VDD)을 제2 노드(LN2)에 제공하기 위한 모스트랜지스터(Q14)와, 클럭신호(CLK)에 응답하여 제1 노드(LN1)와 제2 노드(LN2)의 두 전위를 같게 하기 위해 모스트랜지스터(Q15)를 구비한다.
데이터 저장부(220)는 제1 노드(LN1)와 제2 노드(LN2)를 크로스커플로 감지 및 증폭하기 위한 증폭부(221)와, 제1 데이터 천이감지신호(S)에 응답하여 제1 노드(LN1)를 방전시키고 제2 노드(LN2)를 충전시키며, 제2 데이터 천이감지신호(SB)에 응답하여 제2 노드(LN2)를 방전시키고 제1 노드(LN1)를 충전시키기 위한 충방전 제어부(222)와, 클럭신호(CLK)의 클럭킹에 응답하여, 충방전제어부(221)에 의해 충방전되는 되는 전류를 싱킹하기 위한 전류전달부(223)를 구비한다.
증폭부(221)는 제1 노드(LN1)에 게이트가 접속되며, 일측이 전원전압(VDD)에 접속된 모스트랜지스터(Q17)와, 제1 노드(LN1)에 게이트가 접속되며, 일측이 모스트랜지스터(Q16)의 타측에 접속된 모스트랜지스터(Q19)와, 제2 노드(LN2)에 게이트가 접속되며, 일측이 전원전압(VDD)에 접속된 모스트랜지스터(Q16)와, 제2 노드 (LN2)에 게이트가 접속되며, 일측이 모스트랜지스터(Q16)의 타측에 접속된 모스트랜지스터(Q18)를 구비한다.
충방전제어부(222)는 제1 데이터 천이감지신호(S)에 응답하여 제1 노드(LN1)를 방전시키기 위해 모스트랜지스터(Q18)의 타측에 일측이 접속된 모스트랜지스터(Q20)와, 제2 데이터 천이감지신호(SB)에 응답하여 제2 노드(LN2)를 방전시키기 위해 모스트랜지스터(Q19)의 타측에 일측이 접속된 모스트랜지스터(Q21)를 구비한다.
전류전달부(223)는 클럭신호(CLK)를 게이트로 인가받으며, 모스트랜지스터(Q20,Q21)의 타측과 접지전압 공급단(VSS) 사이에 접속된 모스트랜지스터(Q22)를 구비한다.
래치출력부(230)는 제1 노드(LN1)의 상태에 응답하여 제3 노드(LN4)를 풀업하기 위한 풀업부(231)와, 제2 노드(LN2)의 상태에 응답하여 제3 노드(LN4)를 풀다운하기 위한 풀다운부(232)와, 제3 노드(LN4)에 전달된 신호를 래치하여 출력하며, 래치된 신호를 이용하여 제1 데이터 천이감지신호(S) 또는 제2 데이터 천이감지신호(SB)를 비활성화시키기 위한 피드백 신호(FS)를 데이터 입력제어부(100)로 출력하는 데이터신호 래치(233)를 구비한다.
풀업부(231)는 제1 노드(LN1)와 게이트가 접속되며, 일측과 타측이 각각 전원전압 공급단(VDD)과 제3 노드(LN4)에 접속된 모스트랜지스터(Q23)를 구비한다.
풀다운부(232)는 제2 노드(LN2)에 인가된 신호를 반전하기 위한 인버터(IV13)와, 인버터(IV13)의 출력신호를 게이트로 접속받으며, 일측과 타측이 각각 접지전압 공급단(VSS)과 제3 노드(LN4)에 접속된 모스트랜지스터(Q24)를 구비한다.
데이터신호 래치(233)는 제3 노드(LN4)에 인가된 신호를 래치하기 위해 입력과 출력이 교대로 접속된 인버터(IV14,IV15)와, 인버터(IV14)의 출력을 반전하여 출력하기 위한 인버터(IV16)를 구비한다.
도5는 도3에 도시된 데이터 래치회로의 동작을 보여주는 파형도이다. 이하에서는 도3 내지 도5를 참조하여 본 실시예에 따른 반도체 장치의 데이터 래치회로의 동작을 설명한다.
먼저 데이터 입력제어부(100)는 데이터 신호가 입력되기 시작하여 제1 천이를 하게 되면, 이를 감지하여, 제1 데이터 천이감지신호(S)를 하이레벨로 출력한다.
구체적으로 낸드게이트(ND1)는 하이레벨로 피드백되는 피드백신호(FS)와 하이레벨 천이된 데이터 신호(LAT_IN)를 조합하여 출력신호를 로우레벨의 천이시키고, 인버터(IV10)는 하이레벨로 활성화된 제1 데이터 천이감지신호(S)를 데이터 래치부로 출력하게 된다.
한편, 데이터 래치부(200)의 프리차지부(210)는 클럭신호(CLK)에 응답하여 인에이블과 디스에이블이 반복되는데, 클럭신호(CLK)가 로우레벨로 입력되는 동안 인에이블상태가 되어 두 노드(LN1,LN2)를 하이레벨로 프리차지 시킨다.
클럭신호(CLK)가 하이레벨로 입력되는 동안 프라차지부(210)는 디스에이블 상태가 되고, 데이터 저장부(220)가 인에이블상태가 되어 두 입력신호(S,SB)중 하이레벨로 활성화되어 입력되는 신호에 응답하여 하이레벨로 프리차지되어 있던 두 노드(LN1,LN2)중 하나를 방전시킨다.
여기서는 제1 데이터 천이감지신호(S)가 하이레벨로 입력되기 때문에 노드(LN1)가 방전되며, 노드(LN2)는 하이레벨을 계속 유지한다.
따라서 풀업부(231)가 인에이블상태가 되어 노드(LN4)가 하이레벨로 되고, 그로 인해 래치된 하이레벨의 데이터 신호가 래치된 출력신호(LAT_OUT)로 출력된다.
또한 인버터(IV14)의 출력신호인 피드백신호(FS)는 로우레벨로 출력되어, 인버터(IV12)를 통해 출력되던 제1 데이터 천이감지신호(S)를 로우레벨로 비활성화시킨다. 따라서 출력래치부(230)에서 피드백되는 피드백신호(FS)에 의해서 제1 데이터 천이감지신호(S)는 일정구간만 하이레벨을 유지하는 펄스형태의 신호가 되는 것이다.
제1 데이터 천이감지신호(S)가 로우레벨로 입력되면, 모스트랜지스터(Q20)가 턴오프되어, 노드(LN1)가 플로팅상태가 된다.
이어서 하이레벨로 입력되던 데이터 신호(LAT_IN)가 로우레벨로 천이되면, 즉 데이터의 입력이 종료되면, 로우레벨의 데이터 신호(LAT_IN)와 로우레벨을 유지하며 입력되던 피드백신호(FS)가 조합되어 노어게이트(NOR1)에 출력이 하이레벨의 제2 데이터 천이감지신호(SB)로 되어 데이터 래치부(220)로 출력된다.
데이터 래치부(220)에서는 하이레벨로 입력되는 제2 데이터 천이감지신호(SB)에 응답하여 하이레벨로 충전되어 있던 제2 노드(IN2)를 방전시킨다.
제2 노드(IN2)가 로우레벨이 되면, 인버터(IV13)의 출력이 하이레벨이 되고 풀다운용 모스트랜지스터(Q24)가 턴온되어 제3 노드(IN4)가 로우레벨로 천이된다.
이때 제1 노드(LN1)은 하이레벨로 충전되고, 풀업부의 모스트랜지스터(Q23)는 턴오프된다.
즉, 출력래치부(230)의 제3 노드(IN4)에 로우레벨의 신호가 래치되며, 그로 인해 출력되는 출력신호(LAT_OUT)가 로우레벨로 천이되어 출력되는다. 이는 더이상 래치된 하이레벨의 데이터 신호가 출력되지 않고 종료됨을 뜻하게 되는 것이다.
인버터(IV14)를 통해 하이레벨의 피드백신호(FS)가 출력되기 때문에 노어게이트(NOR1)의 출력, 즉 제2 데이터 천이감지신호(SB)가 로우레벨로 디스에이블된다.
제2 데이터 천이감지신호(SB)가 로우레벨로 디스에이블되어 출력되면 데이터 래치부(220)의 모스트랜지스터(Q21)가 턴오프되어 제2 노드(IN2)가 플로우팅된다.
이상에서 살펴본 바와 같이, 본원발명의 데이터 래치회로는 하이레벨의 데이터 신호를 입력받아 래치하는 과정에서 데이터 신호가 천이되는 두 부분에 각각 제1 및 제2 데이터 천이감지신호(S,SB)를 하이레벨을 가지는 펄스형태로 출력하고 두 펄스의 사이구간동안만 하이레벨의 데이터가 래치되고 출력되도록 하는 것이다.
이 때 데이터를 입력받아 감지하고 증폭하는 증폭부(221)가 결국 펄스형태로 입력되는 제1 및 제2 데이터 천이감지신호(S,SB)가 입력되는 동안만 동작되므로 클럭신호(CLK)가 계속해서 데이터 래치부(220)에 입력되더라도, 데이터 신호가 입력되는 구간동안에 소모되는 동작전류는 없게 되는 것이다.
종래에 클럭신호의 클럭킹에 따라 계속해서 동작전류를 소모하던 것에 비해, 본원발명에서는 데이터 신호의 천이시점만 동작전류를 소모하기 때문에 클럭신호에 동기되어 데이터 신호를 래치하고 출력하는 과정에서 많은 전류소모를 줄일 수 있게 된다. 특히 데이터 신호가 입력되는 구간이 클럭신호의 클럭킹보다 더 크면 클수록 절약되는 동작전류의 양은 증가된다.
또한, 클럭신호의 클럭킹마다 계속해서 데이터 신호를 입력받는 경우에도 같은 데이터가 연속해서 입력되는 경우에 본원발명의 데이터 래치는 동작전류의 소모를 많이 줄일 수 있다.
종래에는 클럭신호의 클럭킹마다 데이터를 래치하기 위해서는 입력된 데이터 신호를 감지하여 증폭하는 과정이 필요하여, 같은 데이터가 연속적으로 입력되어도 계속해서 클럭신호의 주기마다 동작전류가 발생하게 되지만, 본원발명은 같은 데이터가 입력되는 경우에는 최초에 천이되는 시점과 같은 데이터의 입력이 종료되는 시점에만 동작전류가 발생하기 때문에 많은 소모전류를 절약할 수 있다.
여기서 두개의 출력신호(S,SB)중 'S'가 제1 데이터 천이감지신호가 되고, 'SB'가 제2 데이터 천이감지신호가 되는 것은 입력되는 데이터 신호가 하이레벨이기 때문이다. 만약 입력되는 데이터 신호가 로우레벨이라면 반대로 정해지게 된다.
참고적으로 본원발명의 데이터 래치회로는 데이터 입력제어부에서 데이터신호의 천이를 감지하여 래치하게 되므로, 데이터의 신호가 셋업타이밍 또는 홀드타이밍구간 이외에도 기본적으로 입력상태가 유지되는 경우에 아주 유용하게 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본원발명에 의해서 데이터 신호를 클럭신호에 동기되어 래치하는데 있어서, 데이터 신호가 천이되는 그 구간에만 동작전류가 소모되어 최소한의 전류로 데이터 신호를 안정적으로 래치할 수 있다.
특히, 연속적으로 입력되는 데이터의 패턴에서 같은 데이터가 연속적으로 입력되는 구간에서는 첫번째 데이터 신호의 입력을 위한 천이와 마지막 데이터 신호의 입력종료를 위한 천이시에만 본발명의 데이터 래치회로가 동작하게 되므로, 각각의 데이터 마다 동작하던 종래의 데이터 래치회로보다 래치를 위한 동작전류를 크게 줄일 수 있다.

Claims (16)

  1. 클럭신호에 동기되어 데이터 신호를 래치하는 데이터 래치회로에 있어서,
    상기 데이터 신호의 제1 천이시점에 응답하여 제1 데이터 천이감지신호를 출력하고, 상기 데이터 신호의 제2 천이시점에 응답하여 제2 데이터 천이감지신호를 출력하는 데이터 입력제어부; 및
    상기 제1 데이터 천이감지신호에 응답하여 상기 데이터 신호의 래치를 시작하고, 상기 제2 데이터 천이감지신호에 응답하여 상기 데이터 신호의 래치를 종료하는 데이터 래치부
    를 구비하며, 데이터 래치부에서는 상기 데이터 신호의 래치가 시작됨에 대응하여 상기 제1 데이터 천이감지신호를 비활성화시키고, 상기 데이터 신호의 래치가 종료됨에 대응하여 상기 제2 데이터 천이감지신호를 비활성화시키는 피드백신호를 출력하는 반도체 장치의 데이터 래치회로.
  2. 제 1 항에 있어서,
    데이터 입력제어부는
    상기 데이터 신호와 상기 피드백신호를 논리곱하여 상기 제1 데이터 천이감지신호를 출력하기 위한 제1 논리곱수단; 및
    상기 데이터 신호와 상기 피드백신호를 논리곱하여 상기 제2 데이터 천이감 지신호를 출력하기 위한 제2 논리곱수단을 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  3. 제 2 항에 있어서,
    상기 제1 논리곱수단은
    상기 데이터 신호와 상기 피드백신호를 입력받는 낸드게이트; 및
    상기 낸드게이트의 출력을 반전하여 상기 제1 데이터 천이감지신호를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  4. 제 3 항에 있어서,
    상기 제2 논리곱수단은
    상기 데이터 신호와 상기 피드백신호를 입력받아 상기 제2 데이터 천이감지신호로 출력하기 위한 노어게이트를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  5. 제 1 항에 있어서,
    상기 데이터 래치부는
    상기 클럭신호의 클럭킹에 대응하여 제1 및 제2 노드를 프리차지시키기 위한 프리차지부;
    상기 제1 데이터 천이감지신호에 응답하여 상기 제1 노드 또는 상기 제2 노드를 방전시킴으로서 데이터 신호를 저장하고, 상기 제2 데이터 천이감지신호에 응답하여, 상기 방전된 노드를 충전시킴으로서 저장된 데이터 신호를 리셋시키기 위한 데이터 저장부; 및
    상기 제1 노드 및 상기 제2 노드의 충방전 상태에 대응하여 데이터 신호를 래치하고 출력하는 래치출력부를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  6. 제 5 항에 있어서,
    상기 데이터 저장부는
    상기 제1 노드와 상기 제2 노드를 크로스커플로 감지 및 증폭하기 위한 증폭부;
    상기 제1 데이터 천이감지신호에 응답하여 상기 제1 노드를 방전시키고 상기 제2 노드를 충전시키며, 상기 제2 데이터 천이감지신호에 응답하여 상기 제2 노드를 방전시키고 상기 제1 노드를 충전시키기 위한 충방전 제어부; 및
    상기 클럭신호의 클럭킹에 응답하여, 상기 충방전제어부에 의해 충방전되는 되는 전류를 싱킹하기 위한 전류전달부를 구비하는 것을 특징으로 하는 반도체 장 치의 데이터 래치회로.
  7. 제 5 항에 있어서,
    상기 래치출력부는
    상기 제1 노드의 상태에 응답하여 제3 노드를 풀업하기 위한 풀업부;
    상기 제2 노드의 상태에 응답하여 상기 제3 노드를 풀다운하기 위한 풀다운부; 및
    상기 제3 노드에 전달된 신호를 래치하여 출력하며, 상기 래치된 신호를 이용하여 상기 제1 데이터 천이감지신호 또는 상기 제2 데이터 천이감지신호를 비활성화시키기 위한 상기 피드백 신호를 상기 데이터 입력제어부로 출력하는 데이터신호 래치를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  8. 제 5 항에 있어서,
    상기 프리차지부는
    상기 클럭신호에 응답하여 전원전압을 상기 제1 노드에 제공하기 위한 제1 모스트랜지스터;
    상기 클럭신호에 응답하여 상기 전원전압을 상기 제2 노드에 제공하기 위한 제2 모스트랜지스터; 및
    상기 클럭신호에 응답하여 상기 제1 노드와 상기 제2 노드의 두 전위를 같게 하기 위해 제3 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  9. 제 6 항에 있어서,
    상기 증폭부는
    상기 제1 노드에 게이트가 접속되며, 일측이 전원전압에 접속된 제1 모스트랜지스터;
    상기 제1 노드에 게이트가 접속되며, 일측이 상기 제1 모스트랜지스터의 타측에 접속된 제2 모스트랜지스터;
    상기 제2 노드에 게이트가 접속되며, 일측이 상기 전원전압에 접속된 제3 모스트랜지스터; 및
    상기 제2 노드에 게이트가 접속되며, 일측이 상기 제3 모스트랜지스터의 타측에 접속된 제4 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  10. 제 9 항에 있어서,
    상기 충방전제어부는
    상기 제1 데이터 천이감지신호에 응답하여 상기 제1 노드를 방전시키기 위해 상기 제4 모스트랜지스터의 타측에 일측이 접속된 제5 모스트랜지스터; 및
    상기 제2 데이터 천이감지신호에 응답하여 상기 제2 노드를 방전시키기 위해 상기 제2 모스트랜지스터의 타측에 일측이 접속된 제6 모스트랜지스터를 구비하는것을 반도체 장치의 데이터 래치회로.
  11. 제 10 항에 있어서,
    상기 전류전달부는
    상기 클럭신호를 게이트로 인가받으며, 상기 제5 및 제6 모스트랜지스터의 타측과 접지전압 공급단 사이에 접속된 제7 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  12. 제 7 항에 있어서,
    상기 풀업부는
    상기 제1 노드와 게이트가 접속되며, 일측과 타측이 각각 전원전압 공급단과 상기 제3 노드에 접속된 제1 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  13. 제 12 항에 있어서,
    상기 풀다운부는
    상기 제2 노드에 인가된 신호를 반전하기 위한 제1 인버터; 및
    상기 제1 인버터의 출력신호를 게이트로 접속받으며, 일측과 타측이 각각 접지전압 공급단과 상기 제3 노드에 접속된 제2 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  14. 제 13 항에 있어서,
    상기 데이터신호 래치는
    상기 제3 노드에 인가된 신호를 래치하기 위해 입력과 출력이 교대로 접속된 제2 및 제3 인버터; 및
    상기 제3 인버터의 출력을 반전하여 래치된 데이터로 출력하기 위한 제4 인버터를 구비하며, 상기 제2 인버터의 출력으로 상기 피드백신호를 출력하는 것을 특징으로 하는 반도체 장치의 데이터 래치회로.
  15. 반도체 장치에서 클럭에 동기시켜 데이터 신호를 래치하는 방법에 있어서,
    입력되는 데이터 신호의 제1 천이시점에 대응하는 입력개시신호를 활성화시 켜 출력하는 단계;
    상기 입력개시신호에 의해 전달된 데이터 신호를 상기 클럭신호에 동기시켜 래치시키고, 출력하는 단계;
    상기 데이터 신호의 래치동작에 대응하여 상기 입력개시신호를 비활성화시키는 단계;
    상기 데치터 신호의 제2 천이시점에 대응하는 입력종료신호를 활성화시켜 출력하는 단계;
    상기 입력종료신호에 대응하여 상기 래치된 데이터 신호를 리셋시키되, 상기 클럭신호에 동기시켜 리셋시키는 단계; 및
    상기 데이터 신호의 리셋동작에 대응하여 상기 입력종료신호를 비활성화시켜 출력하는 단계
    를 포함하는 반도체 장치의 데이터 래치방법.
  16. 제 15 항에 있어서,
    상기 입력개시신호에 의해 전달된 데이터 신호를 상기 클럭신호에 동기시켜 래치시키고, 출력하는 단계는
    상기 입력개시신호에 의해 전달된 데이터 신호를 감지하는 단계;
    상기 감지된 데이터 신호를 증폭하는 단계;
    상기 증폭된 데이터 신호를 래치하는 단계; 및
    상기 래치된 데이터를 출력데이터로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 래치방법.
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