JP4616557B2 - 薄膜半導体装置基板の製造方法及びそれを用いた液晶表示装置の製造方法 - Google Patents
薄膜半導体装置基板の製造方法及びそれを用いた液晶表示装置の製造方法 Download PDFInfo
- Publication number
- JP4616557B2 JP4616557B2 JP2003585165A JP2003585165A JP4616557B2 JP 4616557 B2 JP4616557 B2 JP 4616557B2 JP 2003585165 A JP2003585165 A JP 2003585165A JP 2003585165 A JP2003585165 A JP 2003585165A JP 4616557 B2 JP4616557 B2 JP 4616557B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- manufacturing
- region
- irradiated
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 140
- 239000010409 thin film Substances 0.000 title claims description 108
- 239000000758 substrate Substances 0.000 title claims description 77
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 21
- 239000013078 crystal Substances 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 30
- 238000000137 annealing Methods 0.000 claims description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 230000001678 irradiating effect Effects 0.000 claims description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 239000010408 film Substances 0.000 description 25
- 230000010363 phase shift Effects 0.000 description 23
- 239000010410 layer Substances 0.000 description 11
- 239000012535 impurity Substances 0.000 description 9
- 239000002585 base Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000003513 alkali Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02686—Pulsed laser beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02678—Beam shaping, e.g. using a mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Description
本発明は、異なる結晶度の薄膜半導体層を有する半導体装置及びその基板並びにそれらの製造方法に関する。
背景技術
結晶性薄膜半導体トランジスタ(TFT)等の薄膜半導体装置では、周知のとおり・アルカリガラス・非アルカリガラス、石英ガラス等の絶縁体からなる基板の上に、シリコン等の半導体物質の島状の薄膜が互いに離間して形成されている。各島状の半導体薄膜には、ソース領域、ドレイン領域及びその中間に介在されたチャネル領域が形成され、各チャネル領域上には、ゲート絶縁膜を介してゲート電極が設けられてTFTが構成されている。
上記のような薄膜半導体装置は、通常は、図11Aないし図11Eに示されるように、以下のようにして製造されている。
絶縁体物質(例えばガラス)の基板201の上に、下地層を介して非単結晶半導体(例えば、非晶質又は多結晶質のシリコン)からなる薄膜202を形成する(図11A)。この薄膜202の全面にエネルギー線(例えばエキシマレーザ光)203を照射して、この薄膜202をアニール加工し、薄膜202内の半導体を結晶化又は再結晶化する。即ち、半導体薄膜202の結晶度を良くする(このアニール加工された半導体薄膜は、図11Bに符号204で示されている)。ここで、結晶度とは“結晶部分と非晶質部分とからなる構造の結晶部分の質量と試料全体の質量の比(百分比)をいう。ただし、結晶部分と非晶質部分とが微視的に混在している構造の場合は、エッチングなどで非晶質部分を取り除いて分離したり、ラマン分光法などで評価することができる。即ち、単結晶構造の場合は、結晶度が1、非晶質構造の場合は結晶度が0である。”ことを意味する。結晶化又は再結晶化した、即ち、結晶度を良くされた半導体薄膜204をフォトリソグラフィー、エッチング等によって、互いに分離した多数の島状の半導体薄膜205に加工する。図11Cでは1つの島状の半導体薄膜205のみが示されている。この後に、島状の半導体薄膜205上も含む基板201上に酸化シリコン(SiO2)等の物質からなるゲート絶縁膜206を形成する(図11C)。そして、ゲート絶縁膜206上に、ゲート電極207を形成し、次にゲート電極207をマスクとして、リン等の不純物イオンを島状の半導体薄膜205に選択的に注入する(図11D)。この結果、半導体薄膜には、不純物がドープされたソース領域209並びにドレイン領域210と、これら領域間に位置するチャネル領域211とが形成される。次に、ソース領域209並びにドレイン領域210の上の、ゲート絶縁膜206にコンタクトホールを形成する。ゲート絶縁膜206上にソース電極212とドレイン電極213とを、コンタクトホールを介して、ソース領域209とドレイン領域210とに電気的に接続するように形成する(図11E)。このようにして、TFTが完成される。
このようなTFTの製造工程において、非単結晶半導体を結晶化または再結晶化するための前記アニール工程は、この工程により生成された半導体の結晶状態が、TFTの特性を左右するので、特に重要な工程である。このアニール工程の代表的なものを図12を参照して説明する。
図12において、符号301は、エキシマレーザ光源を示し、ここから射出されたレーザ光301aは、ビームホモジナイザ302に入射される。この結果、ビームホモジナイザ302は、レーザ光301aを、光強度が均一で長方形状の断面(例えば、150mmx200μm)となるように整形して、基板201上の非単結晶半導体薄膜202に入射させる。この結果、レーザ光が照射された長方形状の領域が結晶化される。このような動作を、基板201を矢印で示す方向に、即ち、レーザ光のスリット状の断面の長手方向に直交する方向に間欠的に移動させることにより、半導体薄膜202は、ほぼ全面に渡って均一にレーザ光により照射されて、結晶化される。
この後の工程には、図11Bないし図11Eを参照して説明したように、結晶化された半導体薄膜を島状に分離して、液晶表示装置等の表示装置の場合には、各画素に対してスイッチング素子として機能する多数のTFTを同一基板上に形成してアクテイブマトリックス型の回路を形成する。
実際の液晶表示装置とするためには、前記画素用のTFTは、各画素に対応して設けられているために、基板201の中心部(図11の201aで示された領域)に形成する必要がある。一方、これら液晶表示装置を表示駆動するための、ドライバー回路を構成する駆動回路用のTFTは、基板201の空いた領域、即ち、基板201の周辺部(図11の201bで示された領域)上に設けられている。そして、これら画素用のTFTと駆動回路用のTFTとは、両者に要求されている特性が異なるために、夫々別の工程で形成するのが一般的である。例えば、画素用のTFTは、比較的高い耐電圧性が必要であるために、非晶質半導体薄膜もしくは多結晶半導体薄膜を基礎(チャネル)とすることが望ましく、駆動回路用のTFTは、早いスイッチング特性が必要であるために、移動度の大きい多結晶半導体薄膜もしくは単結晶半導体薄膜を基礎とすることが望ましい。このために、両種類のTFTを夫々別の工程で製造する必要があり、製造が面倒である欠点がある。
また、駆動回路用のTFTを基板の周辺部に配置すると、画素用のTFTには、長いデータラインを介して接続しなければならなくなり、信号ロスが生じると共に動作速度が遅くなる欠点もある。
発明の開示
本発明の目的は、製造が容易で、かつ動作速度等の特性の優れた薄膜半導体装置、並びにそれに用いることの可能な基板アレイ、及びこれらの製造方法、並びに液晶表示装置及びその製造方法を提供することである。
本発明の一態様に係わる薄膜半導体装置は、基層上に非単結晶半導体薄膜を形成する工程と、この非単結晶半導体薄膜にエネルギー線を照射して非単結晶半導体薄膜を構成している非単結晶半導体の結晶度を向上させるアニール工程とを具備し、
前記アニール工程は、多数本のエネルギー線により、非単結晶半導体薄膜を同時に照射して、エネルギー線が照射される少なくとも1つの照射領域と、エネルギー線が照射されない少なくとも1つの非照射領域とを各々が有する多数のユニット領域を形成するようにして行われることを特徴とする。
発明を実施するための最良の形態
以下にこの発明の一実施の形態に係わる薄膜半導体装置およびその製造方法を添付図面、特に、図1Aないし1Eを参照して説明する。
図1Aに示されるように、絶縁材、例えば、アルカリガラス、石英ガラス、プラスチック、ポリイミド等で形成された透明な矩形の基板101(図1Aでは一部のみが示されている)の平坦な一面上に下地層102と非晶質半導体薄膜103とを順次、化学気相成長法やスパッタ法等の公知の成膜技術を用いて形成する。前記下地層102は、例えば、50nmの厚さのSiN膜102aと100nmの厚さのSiO2膜102bとの積層膜により形成されている。前記SiN膜102aは、ガラス等でできた基板101からの不純物が非晶質半導体薄膜103に拡散するのを防止し、また、前記SiO2膜102bは、SiN膜102aからの窒素が非晶質半導体薄膜103に拡散するのを防止する。前記非晶質半導体薄膜103は、例えば、厚さが約50nmないし200nmであり、Si,Ge,SiGeのような半導体、この実施の形態ではSiで形成されている。
次に、前記非晶質半導体薄膜103の表面に、図1B並びに図1Cに示されるように、エネルギー線としてエキシマレーザ光104、例えば、KrF,XeClエキシマレーザを、後で詳述するように、各々が照射された領域105(以下に照射領域と称する)と照射されない領域106(以下に非照射領域と称する)とが隣り合わせになった多数のユニット領域を形成するように選択的に照射する(図1Bは、理解を容易にするために、1つの照射領域と1つの非照射領域とからなる1つのユニット領域のみを示す)。このようなレーザ照射により、照射領域105は、アニール処理されて溶融し、非晶質半導体が、多結晶もしくは単結晶に変換され、即ち、結晶度が良くなる。非照射領域106の非晶質半導体はそのままの状態に維持される。例えば、液晶表示装置の製造工程において、照射領域105は、早いスイッチング特性が要求される駆動回路用TFTを形成するための領域である。非照射領域106は、高い耐電圧が要求される画素用TFTを形成するための領域である。
次に、フォトリソグラフィ技術を用いて、照射領域105と非照射領域106とを選択的にエッチングして2つの第1の島状領域105aと1つの第2の島状領域106aとを形成する。これら島状領域105a,106a上を含む基板上、(正確には、下地層102上)に、SiO2からなり、厚さが約20nmないし100nmのゲート絶縁膜107を上記と同様の成膜技術を用いて形成する。このゲート絶縁膜107の、前記島状領域105a,105bの中央部と対向する部分の上に夫々ゲート電極108を形成する。これらゲート電極108は、シリサイドやMoWの層をパターンニングすることにより形成され得る。
次に、図1Dに示されるように、前記ゲート電極108をマスクとして、不純物イオン109を島状領域105a,106aの中に注入し、間にチャネル領域を挟んで、ソース領域とドレイン領域とを形成する。前記不純物イオンは、NチャネルMOSトランジスタを形成するのであれば、N型の不純物、例えばリンであり、PチャネルMOSトランジスタを形成するのであれば、P型の不純物、例えばホウ素である。この結果の装置を窒素雰囲気でアニール(450℃で、1時間)して、注入された不純物を活性化する。
次に、ゲート電極108上も含むゲート絶縁膜107の上に、例えば、SiO2からなる層間絶縁膜110を形成する。この層間絶縁膜110並びにゲート絶縁膜107の、前記島状領域105a,106aの不純物がドープされた領域(ソース領域並びにドレイン領域)上の部分を選択エッチングにより除去してコンタクト孔を形成する。
次に、図1Eに示されるように、前記ゲート絶縁膜107の上に、コンタクト孔を介して前記ソース領域並びにドレイン領域と電気的に接続されたソース電極111a並びにドレイン電極111bを形成して、薄膜半導体装置を完成させる。
次に、図2A並びに図2Bを参照して、図1B並びに図1Cを参照して説明したエキシマレーザ光によるアニール工程を詳しく説明する。
図2Aにおいて、符号401は、エネルギー線の射出装置であるエキシマレーザ光源を示す。このエキシマレーザ光源は、KrF,ArF,XeCl等公知のもので良い。また、このレーザ光源のパワーは、半導体薄膜を結晶化するのに必要な任意のものが使用され得る。例えば、非晶質シリコンを多結晶シリコンにする場合には、低いパワーのものが使用され、また、非晶質シリコンを単結晶にする場合には、高いパワーのものが使用され得る。エキシマレーザ光源から射出されたレーザ光401aは、ミラー400で反射されて、ビームホモジナイザ402に入射される。この結果、ビームホモジナイザ402は、レーザ光401aを、強度が均一で断面が長方形状(例えば、150mmx200μm)となるように整形して、このビームホモジナイザ402と基板101との間に固定されたマスク404に入射させる。このマスク404は、図2Bに示されるように、幅が約5ないし10μの多数の正方形の透孔、即ち、微孔404aがマトリックス状に、即ち、X方向とY方向とに整列して形成されたほぼ正方形の金属プレート404bにより形成されている。このマスク404は、マスク404への入射光のうち微孔404aに入射した部分が、この微孔404aを通って、基板101の前面近くに配置され。後で詳述される位相シフトマスク450を介して、基板101に入射し、微孔404a以外の部分の面、即ち、プレート404bの面に入射した部分は、反射されて基板101に入射しないように設定されている。このプレート404bは、入射光を反射する以外の他の方法、例えば、吸収により、光を基板101に入射させないように、構成することも可能である。前記微孔404aの形は、この実施の形態では正方形となっているが、他の形状、例えば、長方形、円形、三角形、六角形でも良い。また、微孔404aは、図2Bに示されるような規則正しく配置されていなく、不規則に、または、規則的なのと、不規則的なのと混在した配置並びに/もしくは異なる形状の微孔を混在させても良い。このマスク404は、ほぼ正方形をしているが、必ずしもこの必要はなく、入射エネルギー線の断面とほぼ同じ形状並びにディメンションを持っていれば良く、基板101とほぼ同じ形状並びにディメンションを有している必要はない。例えば、この実施の形態では、入射するエキシモレーザ光が、150mmx200μmの断面のスリット状の光であるので、これと同じかこれより小さいディメンションを有していれば良い。この実施の形態では、基板101がX方向とY方向とに移動されるので、基板よりもはるかに小さいディメンションを有していれば良い。
上記構成のマスク404を介してレーザ光403を基板101、正確には、基板101上の半導体薄膜103に入射させることにより、半導体薄膜103は、マスク404の微孔404aのパターンに対応したパターンのレーザ光により照射される。即ち、互いに独立した多数の微孔404aを通った多数のレーザ光により、半導体薄膜103が照射されて、多数の矩形の照射領域と、マスク404により反射されたレーザ光の部分に対応する非照射領域とが形成される。前述したように、照射領域の半導体薄膜の非晶質半導体は、多結晶半導体もしくは単結晶半導体となり、非照射領域の半導体は非晶質のままとなっている。本発明では、各々が、少なくとも1つの照射領域と、この照射領域と隣接した少なくとも1つの非照射領域とで1つのユニット領域、即ち、LCDでは、画素領域(厳密には、画素と、画素のための半導体素子とが形成される領域)を形成し、これらユニット領域が基板上に多数規則的もしくは不規則的に配設された構成となっている。
上記のようにしてアニール工程で形成された各ユニット領域の多結晶領域(照射領域)と非晶質領域(非照射領域)との双方もしくは一方を、パターンニング、即ち、所謂島きり加工して、少なくとも1つの単結晶の島状の薄膜と、少なくとも1つの非晶質の島状の薄膜とを形成する。即ち、各ユニット領域に互いに近接した単結晶の島状の薄膜と、非晶質の島状の薄膜とが形成されるように、半導体薄膜をパターンニングする。この後は、図1D並びに図1Eを参照して説明したように、各島状の半導体薄膜を基本としたTFTを形成して、薄膜半導体装置を完成させる。
このようにして製造された薄膜半導体装置は、基層(基板単独もしくは実施の形態のように基板とこの上に何らかの層が形成されたものの総称)上に、複数、好ましくは多数のユニット領域が互いに近接するようにして形成され、各ユニットには、エネルギー線によりアニール処理された半導体薄膜を基礎とする少なくとも1つの第1の半導体素子と、アニール処理されていない半導体薄膜を基礎とする少なくとも1つの第2の半導体素子とが形成されている。この結果、第1の半導体素子と第2の半導体素子とは、結晶度が異なるが同じ物質でできた半導体薄膜を基礎としているので、これら素子の特性は異なる。例えば、第1の半導体素子は、これの多結晶半導体薄膜が電子又は正孔の移動度が高いので、スイッチング速度が速い。第2の半導体素子は。非晶質半導体は高耐圧となる。このために、この半導体装置をLCD基板アレイとして使用する場合には、第1の半導体素子を駆動回路用TFTとし、第2の半導体素子を画素用TFTとすれば、液晶表示装置(LCD)に要求されている特性を満たすことができる。この場合、駆動回路用TFTと画素用TFTとは、極めて接近して配置とすることができるので、両者を電気的に接続するラインの長さを短くすることができて、応答性を高めることができる。マスク404を用いた照射領域は、第1の半導体素子を製造するときの位置決めとしても、有効である。
前記実施の形態では、エネルギー線を多数のビームに分割して、半導体薄膜に選択的に照射させるための手段として、微孔404aが形成されたマスク404を使用したが、本発明は、これに限定されるものではない。以下にその例を、前記実施の形態と実質的に同じ部材は同一符号を付して説明を省略して、説明する。
図3は、前記マスク404に代えて、図4に示すようなミラーアレイ402をビームホモジナイザ302と基板101との間に配設して前記アニール工程を説明する図である。このミラーアレイ402は、第1並びに第2のグループの、互いに角度の異なる正方形の第1並びに第2の微小ミラー401a,401bが同一平面上にマトリックス状に配設されて、構成されている。これら微小ミラー401a,401bは、微細加工技術を使用して同一基板の一面を加工して形成しても良いし、予め個々に形成した微小ミラー401a,401b相互を接着して形成しても良い。第1の微小ミラー401a(図4では区別を容易にするためにハッチングで示されている)は、入射するレーザ光の部分303を基板101の方向に反射するようにレーザ光に対する入射角度が設定されており、また、第2の微小ミラー401b(図4では白色で示されている)は、入射するレーザ光303の部分を基板101(位相シフトマク450)から外れた方向に反射するようにレーザ光に対する入射角度が設定されている。この結果、各第1の微小ミラー401aにより反射されたレーザ光の部分303aは、位相シフトマク450を通って、基板101上の半導体薄膜103に互いに離間して入射して各照射領域を形成し、各第2の微小ミラー401bにより反射されたレーザ光の部分303bは、基板101上の半導体薄膜103に入射しないので、非照射領域を形成する。この結果、半導体薄膜103には、図4に示す微小ミラー401a,401bの配置に対応した配置の照射領域と非照射領域とが形成される。本発明では、少なくとも1つの照射領域と非照射領域とがユニット領域に形成されている。例えば、Y方向もしくはX方向に互いに隣接した1つの照射領域と、1つの非照射領域とが1つのユニット領域に形成されても良いし、図4に太線で区切って示すように2つの照射領域と2つの非照射領域とが1つのユニット領域に形成されても良いし、異なる数の照射領域と非照射領域とが1つのユニット領域に形成されても良い。この実施の形態では、第1のグループの微小ミラー401aと、第2のグループの微小ミラー401bとは、X方向とY方向とも交互に規則正しく配設して、同じ大きさの照射領域と非照射領域とを交互に位置するようにして形成したが、これら微小ミラー401a,401bは、必ずしも同じサイズにする必要もなく、規則正しく配設する必要もない。この結果、微小ミラー401a,401bのサイズ並びに配置を選定することにより、各々の照射領域と非照射領域とが所望の形状で、所望の配置となったユニット領域を、半導体薄膜に形成することができる。この結果、半導体薄膜に、照射領域に対応したサイズの結晶領域と、非照射領域に対応したサイズの非晶質領域とを所望のパターンで形成することができる。
図3に矢印で示すように、基板101をX方向に移動させる場合には、図4に示したように多数の微小ミラー401a,401bをX方向とY方向に配置させる必要は無く、X方向には、最低1つの第1のミラー401aと第2のミラー401bとが配設されていれば良いことは,理解できるであろう。
前記ミラーアレイ402を構成する微小ミラー401a,401bの形状は、必ずしも図4に示したような正方形に限定されることはなく、如何なる形状でも良い。例えば、図5に示すように、三角形でも、また、六角形状(この場合には、例えば、図5に示した三角形の微小ミラーを6枚を合わせた領域に、1枚の六角形の微小ミラーが配置され得る)でも良い。この場合には、照射領域と非照射領域とは、三角形もしくは六角形に形成されることは、理解できよう。
上記ミラーアレイ402は、反射角度が固定された微小ミラー401a,401bにより構成したが、第1の微小ミラー401aと第2のミラー401bとの少なくとも一方を回動可能として、反射角度を任意に調節することができる。このようなミラーアレイの一例を図6Aないし図6Cを参照して説明する。これら図では、第1の微小ミラー401aと第2の微小ミラー401bとの両者を総称的に符号401で示す。
図6Aに示されるように、CMOS基板405の一面上には、多数の正方形の微小ミラー401(図6Cでは三角形の微小ミラー401)がマトリックス状に配設されている。各微小ミラー401は、反射性の優れた金属、例えば、アルミニウムの薄板で形成されている。図6B並びに図6Cに示されるように、前記CMOS基板405の一面には、互いに所定間隔を有して離間した1対の支持ポスト406が各微小ミラーに対して突設されている。これら支持ポスト406には、微小ミラー401を所定の回動範囲で回動可能に支持した回動軸407の端部が支持されている。前記CMOS基板405の前記一面には、回動させる微小ミラー401に対向するようにして、複数のミラー電極408が配置されている。これらミラー電極408は、図示していない電源並びに制御回路からなる駆動源に接続されている。この結果、任意のミラー電極408に任意のレベルの駆動信号(駆動電流)を供給することにより、静電力により任意の微小ミラー401が任意の角度となるように回動される。即ち、所望の微小ミラー401の反射角度が調節される。このようなミラーの回動機構は、テキサスインストルメント社より販売されているDLP(商標名;Digital Light Processing)の技術を応用して形成されている。
上記のように、反射角度が調節される微小ミラー401を有するミラーアレイ402を使用することにより、所望のパターンの照射領域と非照射領域とを有する所望の形状のユニット領域を1つの半導体薄膜に、もしくは半導体薄膜相互に形成することができるので、異なるユニット領域にする場合でも、ミラーアレイ402を交換する必要がない。
図7A並びに図7Bは、本発明の薄膜半導体製造方法により製造され得る液晶表示装置のLCD基板アレイ500の半完成品を示す。このアレイは、透明な矩形の基板の上に必要に応じて形成された下地膜の上に、形成された均一な厚さの半導体薄膜510を有する。この半導体薄膜510は、下地膜の上に、全体に渡って均一な厚さの非晶質半導体、例えば、シリコンを堆積し、次に、前に詳述したアニール技術を使用して所定の領域に選択的にレーザ光を照射して第1並びに第2の結晶化領域(照射領域)502a,502bを、非晶質領域(非照射領域)502cと共に各ユニット領域、即ち画素領域503に形成して、構成されている。
各ユニット領域503に形成された第1並びに第2の結晶化領域502a,502bは、共に多結晶でも、単結晶でも、また、一方が多結晶で、他方が単結晶でも良い。非晶質半導体から多結晶半導体並びに単結晶半導体への結晶化は、後者のためには、エネルギー線のパワーを高く設定するか、アニール工程を複数回繰り返すことにより、任意になされ得る。例えば、第1のマスクもしくはミラーアレイを使用して各ユニッット領域503の一方の照射領域502aのみを低パワーのレーザ光で照射して多結晶にし、次に異なる開口パターンもしくは微小ミラーパターンの異なるマスクもしくはミラーアレイを使用して高いパワーのレーザ光で他方の照射領域502bのみを照射して単結晶にすることが可能である。ここでは、非晶質から多結晶領域と単結晶結晶とを形成する場合について説明したが、これは、説明を容易にするためであり、必ずしも多結晶もしくは単結晶へと結晶化されている必要がなく、結晶度の異なる複数の照射領域を各ユニット領域に形成可能であることを、本発明では意図している。
次に、図8A並びに図8Bを参照しては、本発明の方法により形成され得るLCD基板アレイを説明する。
ガラスの基板の上に形成された下地層602の上には、多数の画素電極603と、TFT604とがマトリックス状に配設されている。各TFT604は、チャネル領域と、この領域の両端側に位置したドレイン領域とソース領域とを有する。これらドレイン領域とソース領域の上には、ドレイン電極605とソース電極606とが形成されており、ソース電極606は前記画素電極603と電気的に接続されている。前記チャネル領域の上には、ゲート絶縁膜を介してゲート電極607が形成されている。各行に配設されたTFT604のゲート電極607は、ゲート配線608により互いに電気的に接続されている。各列に配設されたTFT604のドレイン電極605は、信号配線609により互いに電気的に接続されている。
前記下地層102の上には、各TFT604に対応するようにして、信号を一時記憶するためのSRAM回路610が、前記ソース電極606と電気的に接続されて形成されている。このSRAM回路610は、図8Bに示されるように4つのTFT611を使用した、公知の構造を有する。 上記のような構造のLCD基板アレイにおいては、画素用のTFT604と、DRAM610のTFT611とは、図1Aないし図1Eを参照して説明した製造方法により同時に、同一工程で形成され得る。即ち、図1Bに示すアニール工程で、エキシマレーザ光が照射されて、多結晶となった半導体薄膜を有するTFTがSRAM回路610のTFT611として形成され、エキシマレーザ光が照射されないで、非晶質のままの半導体薄膜を有するTFTが画素用のTFT604として使用され得る。このように、同一工程で、半導体薄膜(チャネル領域)の結晶度が異なる2種類以上のTFTが互いに近接して(各ユニット領域内)形成され得る。
前記SRAM回路610に代えて、半導体素子を使用した他の回路、例えば、DRAM回路を本発明の方法を使用して形成しても良い。このDRAM回路を構成するTFTは、単結晶のシリコン薄膜によりチャネル領域を形成することが好ましい。このためには、図1Bを参照して説明したアニール工程において、パワーの強い光源を使用するか、照射を複数回するかにより、非晶質シリコンを単結晶シリコンとすることができる。
次に、前記位相シフトマク450を、図9Aを参照して説明する。
位相シフトマスク450は、透明媒質、例えば、石英基材に厚さの異なる互いに隣合う領域を設け、これら領域間の段差(位相シフト部)の境界で、入射するレーザ光線を回折並びに干渉させて、入射したレーザ光線の強度に周期的な空間分布を付与するものである。この位相シフトマスク450は、隣接するパターンが逆位相(180°のずれ)となるように、交互に並べられた位相がπの第1のストリップ領域(位相領域)450bと、位相が0の第2のストリップ領域(位相領域)450cとを有する。これらストリップ領域(位相シフト線領域)は10μmの幅を有する。具体的には、位相シフトマスク450は、屈折率が1.5の矩形の石英基板を248nmの光に対して位相がπに相当する深さ、即ち248nmの深さにパターンエッチングして作製した。このエッチングにより薄く形成された領域が第1のストリップ領域450bとなり、エッチングされない領域が第2のストリップ領域450cとなっている。
このような構成の位相シフトマスク450においては、厚い第2の位相領域450cを通過したレーザ光は、薄い第1の位相領域450bを通過したレーザ光に比較して180°遅れる。この結果、レーザ光間で、干渉と回折とが生じ、図9Dに示すようなレーザ光の強度分布が得られる。即ち、位相シフト部を通過した光は隣接する透過光相互が逆位相であるため、これら領域間に対応する位置で光強度が最小、例えば0となる。この最小となった領域もしくはこれの近傍の領域が半導体を結晶化する際の核になる。前記具体例では、位相シフトマスク450は、図9Aに示されたように位相シフト部が互いに平行な複数の直線状になっているものを使用したが、これに限定されることはない。
例えば、位相シフト線を直交し、位相0とπを市松格子状に配列させることも可能である。この場合は、位相シフト線に沿って格子状の光強度0の領域ができる。このために、結晶の核はこの線上の任意の位置で発生するので、結晶粒の位置・形の制御が難しくなる問題を有する。このため結晶核の発生を制御するためには強度0領域は点状であることが望ましい。このため、直交する位相シフト線の位相シフト量を180°未満にし、これにより、位相シフト線の対応する位置では強度は(減少するものの)完全には0にはならないと同時に、交点の周囲の複素透過率の和を0にすることにより、交点に対応する位置の強度は0にできる。
この一例を図9B並びに9Cを参照して説明する。このマスク450は、図9Bに示されるように、各組が厚さの異なる4つの正方形の領域450e,450f,450g,450hにより構成されている正方形のパターンからなる複数の組を有する。各組において、図9Cに示されるように、第1の領域450eが一番薄く、位相が0となっている。第4の領域450hは一番厚く、位相が第1の領域450eとは3π/2ずれている。これら領域450e,450hの厚さとの間の厚さを有する第2、第3の領域450f,450gは、第1の領域に対して位相がπ/2、πと夫々ずれている。
このようなマスクにおいては、第1ないし第4の領域が隣り合う部分、例えば、正方形のパターンの中心点が、強度0の領域となる。従って、この点が結晶の核となるので、結晶粒の位置・形を容易に制御できる。このような位相シフトマスクを使用した技術は、日本出願(特願2002−120312)を基礎シャツ願とし、本願人と同じ出願人による2003年,3月19日出願の国際出願の明細書に記載されている。
図10A並びに10Bは、本発明の技術を使用して製造される液晶表示装置の一例を示す。
液晶表示装置700は、前後1対の透明基体(基層)721,722、液晶層723、画素電極724、走査配線725、信号配線726、対向電極727、及びTFT730等を備えている。
1対の透明基体721,722としては、例えば1対のガラス板を用いることができる。これら透明基体721,722は、枠状のシール材を介して接合されている。液晶層723は、1対の透明基体721,722の間のシール材により囲まれた領域に設けられている。
1対の透明基体721,722のうちの一方の透明基体、例えば後側の透明基体722の内面には、行方向および列方向にマトリックス状に設けられた複数の画素電極724と、複数の画素電極724と夫々電気的に接続された複数のTFT730と、複数のTFT730と電気的に接続された走査配線725及び信号配線726とが設けられている。
走査配線725は、画素電極724の行方向に夫々沿わせて設けられている。これら走査配線725の一端は、後側の透明基体722の一側縁部に設けられた複数の走査配線端子(図示せず)に夫々接続されている。複数の走査配線端子は夫々走査線駆動回路41に接続されている。
信号配線726は、画素電極724の列方向に夫々沿わせて設けられている。これら信号配線726の一端は、後側の透明基体722の一端縁部に設けられた複数の信号配線726の端子(図示せず)に夫々接続されている。複数の信号配線726端子は夫々信号線駆動回路742に接続されている。
走査線駆動回路741および信号線駆動回路742は夫々液晶コントローラ743に接続されている。液晶コントローラ743は、例えば外部から供給される画像信号及び同期信号を受け取り、画素映像信号Vpix、垂直祖歌制御信号YCT、及び水平走査制御信号XCTを発生する。
他方の透明基体である前側の透明基体721の内面には、複数の画素電極724に対向する一枚膜状の透明な対向電極727が設けられている。前側の透明基体721の内面には、複数の画素電極724と対向電極727とが互いに対向する複数の画素部に対応させてカラーフィルタを設けるとともに、前記画素部の間の領域に対応させて遮光膜を設けてもよい。
1対の透明基体721,722の外側には、図示しない偏光板が設けられている。また、透過型の液晶表示装置700では、後側の透明基体722の後側に図示しない面光源が設けられている。なお、液晶表示装置700は、反射型或いは半透過反射型であってもよい。
以上説明した実施の形態においては、半導体素子としてTFTについて説明したが、半導体薄膜を基礎とする他の半導体素子、例えば、ダイオードについても本発明は適用可能である。また、エネルギー線としてエキシマレーザ光を使用したが、照射により、半導体の結晶度を改良することができるような放射線であれば、エキシマレーザ光に限定されることはない。また、複数本のエネルギー線を形成するために、実施の形態では、透孔を有するマスクもしくはミラーアレイを使用したが、これらに限定されることしはなく、他の技術により得た複数のエネルギー線を使用しても良い。
半導体素子を使用する表示装置として液晶表示装置について説明したが、これに限定されることはなく、例えば、有機EL表示装置にも適用できる。
産業上の利用可能性
本発明に係わる薄膜半導体装置に製造方法によれば、各ユニット領域に結晶度の異なる少なくとも2種類の半導体薄膜を基礎とする半導体素子を互いに隣接させて容易に形成することができる。この結果、各ユニット領域において、異なる性能が要求される少なくとも2種類の半導体素子が形成され、各々の性能に応じた使用が可能になる。また、各ユニットで異なる特性を有する半導体素子が近接して設けられているので、これらの間の配線を短くすることができ、動作速度を早くすることができるし、信号ロスを抑えることもできる。
【図面の簡単な説明】
図1Aないし図1Eは、本発明の一実施の形態に係わる薄膜半導体装置の製造方法を工程ごとに説明するための図である。
図2Aは、上記方法のアニール工程を説明するための図、図2Bは、この工程で使用される透孔を有するマスクの一部の平面図である。
図3は、アニール工程の変形例を説明するための図である。
図4は、図3に示すアニール工程で使用されるミラーアレイを示す平面図である。
図5は,図4に示すミラーアレイの変形例を示す平面図である。
図6Aは、図4に示すミラーアレイの変形例を示す平面図、図6Bは、このミラーアレイの1つの微小ミラーを概略的に示す斜視図、図6Cは、図6Bに示す微小ミラーの変形例を示す斜視図である。
図7Aは、本発明の方法により製造された薄膜半導体装置としてのLCD基板の一例を概略的に示す図であり、図7Bは、図7Aの一画素領域、即ちユニット領域を拡大して示す図である。
図8Aは、本発明の方法により製造された薄膜半導体装置としてのLCD基板の他の例の一部を概略的に示す図であり、図8Bは、図8Aに示す装置に形成されているSRAM回路の一例を示す図である。
図9Aは、位相シフトマスクの一例を示す平面図である。
図9B並びに9Cは、位相シフトマスクの他の例を示す斜視図並びに平面図である。
図9Dは、位相シフトマスクを使用して得られる基板への入射レーザ光の光強度分布のグラフである。
図10A並びに10Bは、本発明の方法で製造された液晶表示装置のLCD基板ユニットを示す平面図、並びに液晶表示装置の断面図である。
図11Aないし11Eは、従来技術での薄膜半導体装置の製造方法を工程ごとに説明するための図である。
図12は、上記方法の従来のアニール工程を説明するための図である。
図13は、画素用のTFTの配置される範囲と駆動回路用のTFTが設けられる範囲とを示す図である。
Claims (14)
- 基層上に非単結晶半導体薄膜を形成する工程と、
この非単結晶半導体薄膜にレーザ光を照射して非単結晶半導体薄膜を構成している非単結晶半導体の結晶度を向上させるアニール工程とを具備し、
前記アニール工程は、複数の前記レーザ光を、非単結晶半導体薄膜に同時に照射して、レーザ光が照射される少なくとも1つの照射領域と、レーザ光が照射されない少なくとも1つの非照射領域とを各々が有する多数のユニット領域を形成する、薄膜半導体装置基板の製造方法。 - 前記非単結晶半導体薄膜は、非晶質半導体薄膜である請求項1の薄膜半導体装置基板の製造方法。
- 前記非単結晶半導体薄膜は、多結晶半導体薄膜である請求項1の薄膜半導体装置基板の製造方法。
- 複数の前記レーザ光の照射は、非単結晶半導体薄膜に、規則的配置で行う請求項1、2もしくは3の薄膜半導体装置基板の製造方法。
- 前記アニール工程は、1本のレーザ光を、プレートと、このプレートに形成された複数の透孔とを有するマスクに入射させて、これらの透孔を通ったレーザ光を前記非単結晶半導体薄膜に照射させる請求項1ないし4のいずれか1の薄膜半導体装置基板の製造方法。
- 前記複数の透孔は、プレートに規則的に配設されている請求項5の薄膜半導体装置基板の製造方法。
- 前記アニール工程は、1本のレーザ光を、第1の反射角度を各々が有する第1のグループの第1のミラーと、第1の反射角度とは異なる反射角度を各々が有する第2のグループの第2のミラーとが平面上に配置されたミラーアレイに入射させて、第1のミラーにより反射されたレーザ光を前記非単結晶半導体薄膜に照射させ、第2のミラーにより反射されたレーザ光を前記非単結晶半導体薄膜の外に入射させる請求項1ないし4のいずれか1の薄膜半導体装置基板の製造方法。
- 前記第1のミラーと前記第2のミラーとは、前記平面上の第1の方向と、これとは異なる第2の方向とに各々交互に並べられて配設されている、請求項7の薄膜半導体装置基板の製造方法。
- 前記第1ならびに第2のミラーは、四角形状の反射面を有する請求項7もしくは8の薄膜半導体装置基板の製造方法。
- 前記第1ならびに第2のミラーは、三角形状の反射面を有する請求項7もしくは8の薄膜半導体装置基板の製造方法。
- 前記第1のミラーと前記第2のミラーとは、同じ大きさである請求項7ないし10のいずれか1の薄膜半導体装置基板の製造方法。
- 前記第1のミラーの少なくとも1つは反射角度を変更するように調整可能である請求項7ないし10のいずれか1の薄膜半導体装置基板の製造方法。
- 基層上に非晶質シリコン薄膜を形成する工程と、
この非晶質シリコン薄膜にエキシマレーザ光を照射して非晶質シリコンを多結晶もしくは単結晶シリコンにするアニール工程とを具備し、
前記アニール工程は、1本のエキシマレーザ光を互いに離間した多数のエキシマレーザ光部分に分けて、これらエキシマレーザ光部分を非晶質シリコン薄膜に照射して、エキシマレーザ光部分が照射されるすくなくとも1つの照射領域と、エキシマレーザ光部分が照射されない少なくとも1つの非照射領域とを各々が有し、互いに隣接された多数のユニット領域を形成する、薄膜半導体装置基板の製造方法。 - 第1の基層の一面上に非単結晶半導体薄膜を形成する工程と、
前記非単結晶半導体薄膜に、複数本のレーザ光を同時に照射して、レーザ光が照射された照射領域の半導体の結晶度を向上させる工程と、
前記結晶度が向上された照射領域の半導体と、レーザ光が照射されない非照射領域の半導体を基礎にして互いに分離した多数の第1の半導体素子と第2の半導体素子とを形成する工程と、
前記第1の基層の前記一面側に第1の電極を形成する工程と、
第2の電極が一面に形成された第2の基層を準備する工程と、
前記第1の基層と第2の基層とをこれらの間に液晶層を介在させ、かつ第1の電極と第2の電極とが対向するようにして組合わせる工程とを具備する液晶表示装置の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002112215 | 2002-04-15 | ||
JP2002112215 | 2002-04-15 | ||
PCT/JP2003/004717 WO2003088331A1 (fr) | 2002-04-15 | 2003-04-14 | Dispositif semi-conducteur comprenant des films minces semi-conducteurs de differentes cristallinites, substrat d'un tel dispositif, son procede de production, unite d'affichage a cristaux liquides et son procede de production |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2003088331A1 JPWO2003088331A1 (ja) | 2005-08-25 |
JP4616557B2 true JP4616557B2 (ja) | 2011-01-19 |
Family
ID=29243309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003585165A Expired - Fee Related JP4616557B2 (ja) | 2002-04-15 | 2003-04-14 | 薄膜半導体装置基板の製造方法及びそれを用いた液晶表示装置の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US7087505B2 (ja) |
JP (1) | JP4616557B2 (ja) |
KR (1) | KR20040097113A (ja) |
CN (2) | CN1963998A (ja) |
TW (1) | TWI276179B (ja) |
WO (1) | WO2003088331A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI276179B (en) | 2002-04-15 | 2007-03-11 | Adv Lcd Tech Dev Ct Co Ltd | Semiconductor device having semiconductor films of different crystallinity, substrate unit, and liquid crystal display, and their manufacturing method |
JP4347546B2 (ja) * | 2002-06-28 | 2009-10-21 | 株式会社 液晶先端技術開発センター | 結晶化装置、結晶化方法および光学系 |
JP4347545B2 (ja) * | 2002-06-28 | 2009-10-21 | 株式会社 液晶先端技術開発センター | 結晶化装置および結晶化方法 |
TWI301295B (en) * | 2002-07-24 | 2008-09-21 | Adv Lcd Tech Dev Ct Co Ltd | Crystallization apparatus, crystallization method, thim film transistor and display apparatus |
US7002727B2 (en) * | 2003-03-31 | 2006-02-21 | Reflectivity, Inc. | Optical materials in packaging micromirror devices |
US7968461B2 (en) * | 2003-10-28 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming wiring, method for manufacturing thin film transistor and droplet discharging method |
US7309900B2 (en) * | 2004-03-23 | 2007-12-18 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film transistor formed on insulating substrate |
CN100485868C (zh) * | 2004-03-31 | 2009-05-06 | 日本电气株式会社 | 半导体薄膜制造方法及装置、光束成形掩模及薄膜晶体管 |
JP4834853B2 (ja) | 2004-06-10 | 2011-12-14 | シャープ株式会社 | 薄膜トランジスタ回路、薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、及び表示装置 |
US7055756B2 (en) * | 2004-10-25 | 2006-06-06 | Lexmark International, Inc. | Deposition fabrication using inkjet technology |
JP5034360B2 (ja) * | 2006-08-08 | 2012-09-26 | ソニー株式会社 | 表示装置の製造方法 |
KR20080109409A (ko) * | 2007-06-13 | 2008-12-17 | 삼성전자주식회사 | 투사형 디스플레이장치 및 그에 적용된 디스플레이방법 |
KR20120107772A (ko) * | 2011-03-22 | 2012-10-04 | 삼성디스플레이 주식회사 | 감광성 패턴의 형성 방법, 이를 이용한 표시 기판의 제조 방법 및 표시 기판 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6445162A (en) * | 1987-08-13 | 1989-02-17 | Hitachi Ltd | Manufacture of semiconductor device |
JPH0346374A (ja) * | 1989-07-14 | 1991-02-27 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
JPH06104432A (ja) * | 1992-09-18 | 1994-04-15 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体装置およびその作製方法 |
JPH06102530A (ja) * | 1992-09-18 | 1994-04-15 | Sharp Corp | 液晶表示装置 |
JPH09191114A (ja) * | 1997-01-21 | 1997-07-22 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
JP2000299470A (ja) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2002132184A (ja) * | 2000-10-20 | 2002-05-09 | Sanyo Electric Co Ltd | エレクトロルミネッセンス表示装置及びその製造方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4531700A (en) * | 1984-06-11 | 1985-07-30 | International Business Machines Corporation | Electric motor mounting arrangement |
US5553002A (en) * | 1990-04-06 | 1996-09-03 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, using milestone matrix incorporated into user-interface |
US5555201A (en) * | 1990-04-06 | 1996-09-10 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information |
US5598344A (en) * | 1990-04-06 | 1997-01-28 | Lsi Logic Corporation | Method and system for creating, validating, and scaling structural description of electronic device |
US5870308A (en) * | 1990-04-06 | 1999-02-09 | Lsi Logic Corporation | Method and system for creating and validating low-level description of electronic design |
KR920010885A (ko) * | 1990-11-30 | 1992-06-27 | 카나이 쯔또무 | 박막반도체와 그 제조방법 및 제조장치 및 화상처리장치 |
US5452239A (en) * | 1993-01-29 | 1995-09-19 | Quickturn Design Systems, Inc. | Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system |
JPH0764051A (ja) * | 1993-08-27 | 1995-03-10 | Sharp Corp | 液晶表示装置およびその駆動方法 |
JPH07135323A (ja) * | 1993-10-20 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路およびその作製方法 |
JP3630489B2 (ja) * | 1995-02-16 | 2005-03-16 | 株式会社東芝 | 液晶表示装置 |
US5875196A (en) * | 1997-01-03 | 1999-02-23 | Nec Usa, Inc. | Deriving signal constraints to accelerate sequential test generation |
US6295626B1 (en) * | 1997-10-20 | 2001-09-25 | Nortel Networks Limited | Symbol based algorithm for hardware implementation of cyclic redundancy check |
CN2323466Y (zh) * | 1998-05-15 | 1999-06-09 | 中国科学院物理研究所 | 简易激光光束扫描器 |
US6163876A (en) * | 1998-11-06 | 2000-12-19 | Nec Usa, Inc. | Method for verification of RTL generated from scheduled behavior in a high-level synthesis flow |
JP2000321600A (ja) * | 1999-05-13 | 2000-11-24 | Internatl Business Mach Corp <Ibm> | 液晶表示装置及びこれの製造方法 |
US7019883B2 (en) * | 2001-04-03 | 2006-03-28 | Cidra Corporation | Dynamic optical filter having a spatial light modulator |
TWI276179B (en) | 2002-04-15 | 2007-03-11 | Adv Lcd Tech Dev Ct Co Ltd | Semiconductor device having semiconductor films of different crystallinity, substrate unit, and liquid crystal display, and their manufacturing method |
US7164152B2 (en) * | 2003-09-16 | 2007-01-16 | The Trustees Of Columbia University In The City Of New York | Laser-irradiated thin films having variable thickness |
-
2003
- 2003-04-11 TW TW092108483A patent/TWI276179B/zh not_active IP Right Cessation
- 2003-04-14 CN CNA2006101280857A patent/CN1963998A/zh active Pending
- 2003-04-14 JP JP2003585165A patent/JP4616557B2/ja not_active Expired - Fee Related
- 2003-04-14 WO PCT/JP2003/004717 patent/WO2003088331A1/ja active Application Filing
- 2003-04-14 KR KR10-2004-7000572A patent/KR20040097113A/ko not_active Application Discontinuation
- 2003-04-14 CN CNB038006596A patent/CN1306559C/zh not_active Expired - Fee Related
-
2004
- 2004-01-13 US US10/755,303 patent/US7087505B2/en not_active Expired - Lifetime
-
2006
- 2006-04-14 US US11/403,938 patent/US7352002B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6445162A (en) * | 1987-08-13 | 1989-02-17 | Hitachi Ltd | Manufacture of semiconductor device |
JPH0346374A (ja) * | 1989-07-14 | 1991-02-27 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
JPH06104432A (ja) * | 1992-09-18 | 1994-04-15 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体装置およびその作製方法 |
JPH06102530A (ja) * | 1992-09-18 | 1994-04-15 | Sharp Corp | 液晶表示装置 |
JPH09191114A (ja) * | 1997-01-21 | 1997-07-22 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
JP2000299470A (ja) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2002132184A (ja) * | 2000-10-20 | 2002-05-09 | Sanyo Electric Co Ltd | エレクトロルミネッセンス表示装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060197093A1 (en) | 2006-09-07 |
CN1306559C (zh) | 2007-03-21 |
TWI276179B (en) | 2007-03-11 |
CN1963998A (zh) | 2007-05-16 |
TW200308026A (en) | 2003-12-16 |
WO2003088331A1 (fr) | 2003-10-23 |
CN1533591A (zh) | 2004-09-29 |
KR20040097113A (ko) | 2004-11-17 |
US20040142544A1 (en) | 2004-07-22 |
US7087505B2 (en) | 2006-08-08 |
US7352002B2 (en) | 2008-04-01 |
JPWO2003088331A1 (ja) | 2005-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7352002B2 (en) | Semiconductor device including semiconductor thin films having different crystallinity, substrate of the same, and manufacturing method of the same, and liquid crystal display and manufacturing method of the same | |
JP4211967B2 (ja) | マスクを利用したシリコンの結晶化方法 | |
US7927936B2 (en) | Laser mask and crystallization method using the same | |
JP4008716B2 (ja) | フラットパネル表示装置およびその製造方法 | |
US6355940B1 (en) | Display device and semiconductor device having laser annealed semiconductor elements | |
US7033434B2 (en) | Mask for crystallizing, method of crystallizing amorphous silicon and method of manufacturing array substrate using the same | |
US20080029769A1 (en) | Laser mask and method of crystallization using the same | |
JP2000315652A (ja) | 半導体薄膜の結晶化方法及びレーザ照射装置 | |
JPH05175235A (ja) | 多結晶半導体薄膜の製造方法 | |
JP2004349699A (ja) | 多結晶シリコンの製造方法及びこれを利用したスイッチング素子 | |
JP2005101530A (ja) | 多結晶シリコン層の製造方法及びこれを利用したスイッチング素子 | |
KR100486676B1 (ko) | 위상변이 레이저 마스크 및 이를 이용한 순차측면고상결정화 방법 | |
US6265290B1 (en) | Method for fabricating a thin film transistor and a substrate and thin film transistor manufactured using the same | |
JPH06104432A (ja) | 薄膜状半導体装置およびその作製方法 | |
JPH0540278A (ja) | 駆動回路一体型アクテイブマトリクスアレイの製造方法 | |
KR100833956B1 (ko) | 비정질 실리콘 결정화용 광학 마스크 | |
JP3921384B2 (ja) | 半導体装置の製造方法 | |
JPH09237767A (ja) | 半導体装置の製造方法 | |
JPH0566422A (ja) | 液晶表示装置の製造方法及びセンサの製造方法 | |
JPH1098192A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2005116558A (ja) | 半導体薄膜の結晶化方法並びに結晶化装置、及び、半導体装置並びに製造方法、及び表示装置 | |
JP2000216390A (ja) | 多結晶薄膜の形成方法及び多結晶薄膜トランジスタの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060314 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20091210 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091211 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100903 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101005 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101022 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4616557 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |