JP3386031B2 - 同期遅延回路及び半導体集積回路装置 - Google Patents
同期遅延回路及び半導体集積回路装置Info
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Description
クロック制御技術に関し、特に、クロック信号を制御す
る同期遅延回路、及び、該同期遅延回路を備えた半導体
集積回路装置に関する。
除去する同期遅延回路が、回路構成の単純さと、消費電
流の少なさから、高速クロック同期回路に用いられるに
至っている。この種の同期遅延回路として例えば下記記
載の文献等が参照される。
Minimization Techinique f
or 256M−bit Synchronous D
RAM and beyond.” 1996 Sym
p.on VLSI Circ.pp.192−193、
pp.192−193. [4]Richard B.Watsonその他,“C
lock Buffer Chip with Abs
olute Delay Regulation Ov
er Pricrss and Environmen
t Variations.” Proc.of IE
EE 1992 CICC(Custum Integ
rated Circuits Conferenc
e),25.2. [5]Yoshihiro OKAJIMAその他.、
“Digital Delay Locked Loo
p and Design Technique fo
r High−Speed Synchronous
Interface.” IEICE TRANS.E
LECTRON..,VOL. E79−C、N0.6
JUNE 1996 pp.798−807.
体集積回路装置の構成の一例を示す図である。なお、図
5に示した構成は、文献[2](特開平11−7323
8号公報)に記載された同期遅延回路の構成に基づくも
のである。
て、クロックのパルスまたはパルスエッジを進行させ
る、周期(遅延)測定用の第1の遅延回路列11と、第
1の遅延回路列中をパルスまたはパルスエッジが進行し
た長さと対応した長さ分パルスまたはパルスエッジを通
過させることが可能な、遅延再現用の第2の遅延回路列
12とを備えている。
伝搬遅延時間のばらつき等を考慮して、クロックツリー
4の遅延量tCTS(tCTSは後述するように遅延検
知回路5で検知される)を、入力クロック3のクロック
周期tCKから取り除いた時間tCK−tCTSを同期
遅延回路100で測定することで、クロックツリー4の
伝搬遅延時間tCTSが変化しても、入力クロック3と
実質的にスキューのないクロックを得るようにしたもの
である。
ク信号の遅延時間の差を最小化するために、クロック信
号配線網に遅延を均等化するためのバッファを最適に挿
入して、ツリー状にレイアウトして、クロック信号を、
フリップフロップ等各クロック使用回路に分配するとい
うクロックツリーシンセシス(Clock Tree Synthesi
s:CTS)法等による設計等が用いられており、クロ
ックツリー4は、ツリー状にレイアウトされたクロック
配線経路よりなる。なお、図5において、クロックツリ
ー4の三角形の記号は、クロックツリーにおいて、遅延
を均等化して負荷を駆動するために挿入されるバッファ
を模式的に表している。なお、図において、クロックツ
リー4は模式的に示したものであり、クロックツリー4
に含まれるバッファ回路の段数は4段に限定されるもの
でないことは勿論である。また図5において、Aはクロ
ックツリー4の入力ノード、Bはクロックツリー4のう
ち制御対象として選択された所定の出力ノード(例えば
クロックツリー4の最大遅延ノード等)を表している。
ただし、クロックツリー4の位置に配置されるクロック
伝搬経路は、CTS法配線等によるクロック伝搬用信号
配線経路に限定されるものでなく、半導体集積回路内に
おける任意のクロック信号配線経路であってよい。
おいて、不図示のクロックドライバー等から供給される
入力クロック3(IN)は、切替器10を介して、クロ
ックツリー4の入力ノードAに入力された際に、該クロ
ック信号を第1の入力端に入力する遅延検知回路5はそ
の出力D(「モニタ信号」ともいう)をリセットし(イ
ンアクティブと)、遅延回路列11はクロック信号の進
行を停止する。
クロックが、伝搬遅延時間tCTS後にノードBに達し
た際に、該クロック信号を第2の入力端に入力する遅延
検知回路5はその出力Dをセットし(アクティブと
し)、この出力Dを受けて、遅延回路列11はクロック
を進行させる。
及び遅延検知回路5の構成の一例を示す図である。図6
を参照すると、同期遅延回路100は、複数の単位遅延
素子よりなり、入力クロック(IN)のパルス又はパル
スエッジを伝達し伝達経路の任意の位置から出力を取り
出し得る第1の遅延回路列11と、複数の単位遅延素子
よりなり、クロックのパルス又はパルスエッジを伝達経
路の任意の位置から入力を入れて伝達する第2の遅延回
路列12と、信号の入力端子と出力端子と入出力制御端
子とを有する複数の制御回路からなる制御回路列18
と、を有し、第1の遅延回路列11と第2の遅延回路列
12は、それぞれ信号伝達経路が逆向きになるように配
置され、制御回路列18を介して、第1の遅延回路列1
1のクロック(IN)の入力端に近い側と、第2の遅延
回路列12のクロック出力端に近い側とが順次接続さ
れ、第1の遅延回路列11にクロック信号を入力した後
一定時間進行した位置(次のクロック信号が入力された
時点)で、該位置に対応する制御回路18の入出力制御
端子に信号を入力し、第1の遅延回路列11内を進行し
たクロック信号を、該進行した位置に対応する位置から
第2の遅延回路列12内に入力して転送する、構成とさ
れている。
延回路列11、遅延再現用の遅延回路列12とが逆向き
に配置される構成とされているが、かかる構成に限定さ
れるものではないことは勿論である。よく知られている
ように、同方向に進行する一対の遅延回路列によって
も、同期遅延回路を構成することができる(同期遅延回
路の他の構成の詳細は上記各文献等が参照される)。
1の遅延回路列11においては、該クロックパルスが第
1の遅延回路列11内を進行してゆき、該クロックパル
スの次のクロックパルスが入力されたときに、次のクロ
ックパルスを受けて制御回路18は活性化され、第1の
遅延回路列11をクロックパルスが進行した位置から、
該位置に対応する制御回路18を通して、第2の遅延回
路列12にクロックパルスを転送し、第2の遅延回路列
12内に転送されたクロックパルスは、第2の遅延回路
列12内を、第1の遅延回路列11のクロックパルスの
進行方向とは、逆向きに進行して、出力される。図7に
示す例では、遅延測定用の遅延回路列11内をハッチン
グを施した遅延回路分(3個の遅延回路分)、一方向
(→)にクロックが進行し、次のクロック入力(IN)
を受けて、ハッチングを施した制御回路18を介して、
遅延の再現用の遅延回路列12に転送され、遅延回路列
12のハッチングを施した3個の遅延回路分、逆方向
(←)を進行して出力される。
力ノードAにリセット(R)端子が接続され、クロック
ツリー4の出力ノードBにセット(S)端子が接続され
たSRフリップフロップ(ラッチ)回路等から構成され
ており、クロックパルスがクロックツリー4の入力ノー
ドAに達した時点で、リセットされて、制御信号(モニ
タ信号)DはLowレベルとなり、クロックパルスがク
ロックツリー4のノードBに達した時点で、セットされ
て、制御信号DはHighレベルとなる。
同期遅延回路の動作について、図7及び図8のタイミン
グ図を参照して以下に説明する。
が、クロック周期tCKよりも小さい場合(tCTS<
tCK)には、図7に示すようなタイミング波形とな
る。図7において、INは入力クロック3、Aはクロッ
クツリー4の入力ノード、Bはクロックツリー4の出力
ノードのクロック信号波形をそれぞれ示している。
を選択し、クロックツリー4のノードAに、クロック信
号が入力された時点から、クロックツリー4の遅延時間
tCTS分、遅延検知回路5の出力がリセット状態とさ
れ、第1の遅延回路列11内の単位遅延素子(クロック
ドインバータ)はオフ状態とされ、tCTS後に、クロ
ック信号がクロックツリー4のノードBに達した時点
で、遅延検知回路5の出力がセット状態とされ、第1の
遅延回路列11内の単位遅延素子を構成するクロックド
インバータはオン状態となる。
のクロックは、第1の遅延回路列11を、時間tCK−
tCTS進行した時点で、クロック入力INの2発目の
クロックを受けて、(tCK−tCTS)の位置から、
制御回路18を介して、第2の遅延回路列12に転送さ
れ、第2の遅延回路列12は、再現時間(tCK−tC
TS)の間、クロックを進行させて出力し、切替器10
を介して、クロックツリー4のノードAに入力される。
クロックの立ち上がりエッジは、入力クロック(IN)
に対して、再現時間(tCK−tCTS)分遅れる。
tCTSが、クロック周期tCKよりも大きい場合の動
作を説明するための図である。
のクロックの入力時点から、クロックツリー4の伝搬遅
延時間tCTS後に、ノードBにクロックが到達する。
すなわち、1クロックサイクル(tCK)を超え、次の
クロックサイクル内に、時間tCTS−tCK食い込だ
期間まで、第1の遅延回路列11は、遅延検知回路5の
出力を受けてクロックの伝搬を停止し、該次のクロック
サイクル内のtCTS−tCKの時点から、第1の遅延
回路列11は、入力したクロック(図8の入力クロック
INの2発目のクロック)の伝搬を開始し、次のクロッ
クパルス(図8の入力クロックINの3発目のクロッ
ク)が同期遅延回路100に入力されるまでの間、同期
遅延回路100の第1の遅延回路列11内をクロックを
進行させる。
ロック(図8の入力クロックINの2発目のクロック)
は、時間、 tCK−(tCTS−tCK)=2tCK−tCTS 進行した時点で、次のクロックパルス(図8の入力クロ
ックINの3発目のクロック)の入力を受けて、第1の
遅延回路列11における測定時間2tCK−tCTSの
位置から、再現用の第2の遅延回路列12に転送され、
該クロックは、第2の遅延回路列12を、再現時間2t
CK−tCTS転送して第2の遅延回路列12から出力
され、切替器10を介してクロックツリー4のノードA
に入力される(図8のAの2発目のクロック)。なお、
図8のノードAにおける3発目のクロックは、図8の入
力クロックINの2発目のクロックパルスが、第1の遅
延回路列11に入力され測定時間で折り返し、再現時間
を伝搬して第2の遅延回路列12から出力されクロック
ツリー4のノードAに達したクロック信号である。
ードAには、入力クロック(IN)の立ち上がりエッジ
から、tCK−(2tCK−tCTS)=tCTS−t
CKの時間分、進んだタイミング(位相)でクロック信
号が供給される。
に、一対の遅延回路列よりなる一組で構成されている。
られているが、二組の同期遅延回路において、周期検知
量は、等しい遅延量が用いられている。同期遅延回路を
二組備えた構成として、例えば図10に示すような構成
が知られている(例えば特開平11−73238号公報
参照)。図10に示した回路は、クロックパルスエッジ
を用いて、クロック周期を測定するものであり、遅延回
路列を2組用意し、クロック3を分周器24で分周し、
1周期ごと交互に動作させるものである。
来の同期遅延回路は、クロックツリー4の遅延時間tC
TSが、クロック周期tCKと同じ程度とされ、ジッタ
ー等によりクロックツリーの遅延量よりもクロック周期
が長くなったり、短くなったりする時に、クロックに不
連続点が生じる、という問題点を有している。
に伴いクロック周期tCKは短くなり、一方、クロック
使用回路の増大に伴い、クロックツリー4の遅延時間t
CTSは増大しており、クロックツリー4の遅延時間t
CTSがクロック周期tCKと同程度となる場合が、今
後、ますます多くなる。このため、クロックツリーの遅
延量よりもクロック周期が長くなったり短くなったりす
る時に生じるクロック抜けによる、回路の誤動作等を、
確実に回避する、ことが要請される。以下に、詳説す
る。
同期遅延回路において、クロックツリー4の伝搬遅延時
間tCTSと、入力クロック3(IN)のクロック周期
tCKがほぼ等しく、ジッター等により、例えば、同期
後等において、tCTS>tCKとなったり、tCTS
≦tCKと変動した場合のタイミング動作を説明するた
めの図である。
態の場合には、クロックツリー4のノードAには、クロ
ック入力(IN)の立ち上がりエッジから、再現時間t
CK−tCTS遅れて立ち上がるクロックが供給されて
おり、ジッタ等により、tCTS>tCKと変化した際
に、第1の遅延回路列11(図5参照)の測定時間は、
前述した通り、2tCK−tCTSとなり、第1の遅延
回路列11に入力されるクロック信号を受けて、この進
行位置から再現用の第2の遅延回路列12に転送され、
再現時間2tCK−tCTSの後に、第2の遅延回路列
12から出力され、切替回路10を介して、クロックツ
リー4のノードAに供給される。
クロックの供給を受ける、クロックツリー4の入力ノー
ドAにおいて、クロックの抜け(不連続性)が生じる。
が生じた場合、同期回路において、回路の誤動作を引き
起こすことになる。
なされたものであって、その主たる目的は、クロック周
期とクロック伝搬経路の遅延時間が同程度のとき、ジッ
タ、スキューばらつき等の影響で、クロックツリーの遅
延時間がクロック周期と比較し長くなったり短くなった
りするような場合でも、クロックが不連続となることを
確実に回避可能とする同期遅延回路装置を提供すること
にある。これ以外の本発明の目的、特徴、利点等は、以
下の実施の形態に記載等から、当業者には、直ちに明ら
かとされるであろう。
明は、入力クロック信号を進行させる遅延測定用の第1
の遅延回路列で、クロックを伝搬出力する所定の回路又
は経路の遅延時間と、前記入力クロック信号の周期との
差を測定し、前記測定された時間差を第2の遅延回路列
で再現して出力する同期遅延回路が、複数組並置され、
前記複数組の同期遅延回路のうちの少なくとも1組の同
期遅延回路に遅延回路を設け、前記遅延回路が設けられ
た前記少なくとも1組の同期遅延回路では、前記所定の
回路又は経路の出力と入力の一方を前記遅延回路で遅延
させ前記所定の回路又は経路の遅延時間を可変させた遅
延時間と、前記入力クロック信号の周期との時間差を前
記第1の遅延回路列で測定し、前記測定された時間差を
前記第2の遅延回路列で再現して出力する構成とされ、
前記遅延回路が設けられた前記少なくとも1組の同期遅
延回路での前記測定された時間差は、他の組の同期遅延
回路と相違し、前記複数組の同期遅延回路の出力のうち
の1つの出力が切替器を介して前記所定の回路又は経路
に供給され、前記所定の回路又は経路の遅延時間と前記
入力クロック信号の周期との大小関係が変化した場合に
も、前記複数組の同期遅延回路のうちの1組の同期遅延
回路から出力され前記所定の回路又は経路に供給される
クロックに不連続が生じないようにしたものである。
周期測定用の第1の遅延回路列と、前記第1の遅延回路
列中をクロック信号が進行した長さに対応した長さ分、
クロック信号を通過させる周期再現用の第2の遅延回路
列と、を含む同期遅延回路を複数組備え、所定のクロッ
ク伝搬経路の入力ノードから所定の出力ノードまでクロ
ックが伝搬するに要する伝搬遅延時間を検知し、前記伝
搬遅延時間に対応させて前記各同期遅延回路に対してそ
れぞれクロック信号の進行を停止させるように制御する
制御信号を出力する遅延検知回路を前記複数組の各同期
遅延回路に対応させて備え、前記複数の遅延検知回路の
うち、少なくとも一つの遅延検知回路の入力に遅延を挿
入することで、前記一つの遅延検知回路で検知する遅延
時間を、他の遅延検知回路で検知する遅延時間と相違さ
せ、前記一つの遅延検知回路に対応する同期遅延回路に
おける周期検知量を、前記他の遅延検知回路の各々に対
応する同期遅延回路における周期検知量と異ならせし
め、前記クロック伝搬経路には、切替器を介して、前記
複数組の同期遅延回路のうちの1組の同期遅延回路の出
力が供給され、前記クロック伝搬経路の伝搬遅延時間が
クロック周期と比較し長くなったり短くなったりするよ
うな場合でも、前記複数組の同期遅延回路のうちの1組
から前記クロック伝搬経路に供給されるクロックに不連
続点が生じないようにしている。
する。本発明のクロック制御回路は、その好ましい一実
施の形態において、図1を参照すると、クロックが所定
のクロック伝搬経路(4)の入力ノード(A)へ入力し
た時からクロック伝搬経路(4)のあるノード(B)か
ら出力される時点まで制御信号(D)を出力する周期
(遅延)測定用の第1の遅延検知回路(5)と、クロッ
ク信号を進行させる第1の遅延回路列(11)と、第1
の遅延回路列中を進行したクロック信号を入力し、第1
の遅延回路列を前記クロック信号が進行した長さに対応
した長さ分だけ、前記入力したクロック信号を通過させ
る周期(遅延)再現用の第2の遅延回路列(12)を備
え、第1の遅延検知回路(5)から出力される制御信号
(D)により、第1の遅延回路列(11)中においてク
ロック信号の進行を止める、ように構成されてなる第1
の同期遅延回路(100)と、クロックがクロック伝搬
経路(4)の入力ノード(A)へ入力した時からクロッ
ク伝搬経路のノード(B)から出力された時点までの伝
搬遅延時間に、遅延回路(6)の遅延時間加算した期
間、制御信号(D′)を出力する第2の遅延検知回路
(7)と、クロック信号を進行させる周期測定用第3の
遅延回路列(13)と、第3の遅延回路列中を進行した
クロック信号を入力し、第3の遅延回路列を前記クロッ
ク信号が進行した長さに対応した長さ分だけ、前記入力
したクロック信号を通過させる周期再現用の第4の遅延
回路列(14)を備え、第2の遅延検知回路(7)から
出力される制御信号(D′)により、第3の遅延回路列
(13)中においてクロック信号の進行を止める、よう
に構成されてなる第2の同期遅延回路(101)と、第
2、第4の遅延回路列(12、14)の出力と、入力ク
ロック(3)とを切替える切替器(10)と、を備え、
切替器(10)の出力が、クロック伝搬経路(4)の入
力ノード(A)に接続されている。第4の遅延回路列
(14)の出力端と切替器(10)の間には所定の遅延
時間の遅延回路(8)が挿入されている。
第2の遅延検知回路(5、7)は、クロック伝搬経路
(4)への入力クロック及び前記クロック伝搬経路から
の出力クロックでそれぞれ、リセット、及びセットされ
るSRフリップフロップで構成してもよい。
遅延検知回路(7)の遅延検知量を、第1の遅延検知回
路(5)の遅延検知量(=クロック伝搬経路の伝搬遅延
時間)と異ならせることで、同期遅延回路(100、1
01)における周期検知量(測定用遅延回路列における
測定遅延量)を異ならせ、クロック伝搬経路(4)の伝
搬遅延時間(tCTS)が入力クロックのクロック周期
(tCK)と比較し、長くなったり短くなったりするよ
うな場合でも、同期遅延回路(100、101)からク
ロック伝搬経路(4)に供給されるクロックに不連続点
が生じないようにしている。
詳細に説明すべく、本発明の実施例について説明する。
図1は、本発明の一実施例の構成を示す図である。図1
を参照すると、本発明の一実施例は、クロック信号のパ
ルスまたはパルスエッジを進行させる周期測定用の第1
の遅延回路列11と、第1の遅延回路列11中をクロッ
ク信号のパルスまたはパルスエッジが進行した長さと対
応した長さ分、クロック信号のパルスまたはパルスエッ
ジを通過させる周期再現用の第2の遅延回路列12と含
む同期遅延回路100と、クロック信号のパルスまたは
パルスエッジを進行させる周期測定用の第3の遅延回路
列13と、第3の遅延回路列13中をクロック信号のパ
ルスまたはパルスエッジが進行した長さと対応した長さ
分、クロック信号のパルスまたはパルスエッジを通過さ
せる周期再現用の第4の遅延回路列14と含む同期遅延
回路101と、を備え、これら二組の同期遅延回路10
0、101に対応させて、クロックがクロックツリー4
を伝搬する伝搬遅延時間分、第1、第3の遅延回路列1
1、13中のパルスまたはパルスエッジの進行を停止さ
せる遅延検知回路5、7をそれぞれ備えている。
検知回路7と間に、固定遅延時間(td)の遅延回路6
を挿入し、遅延検知回路7で検出する遅延時間は、クロ
ックツリー4の伝搬遅延時間(tCTS)に、遅延回路
6の遅延時間(td)を加算したものとなり、制御信号
(「モニタ信号」ともいう)(D′)も、tCTS+t
dの間Lowレベルとされる。
が、クロック周期tCKよりも長くなった時点(変化時
点)で、同期遅延回路100からの出力に、クロックに
抜けが生じる場合(図9参照)でも、同期遅延回路10
1からはコンスタントにクロックが出力されてクロック
ツリー4の入力ノードAに供給され、クロックツリー4
の入力ノードAに供給されるクロックに抜け(不連続
点)が生じないようにしている。
4の出力は、固定遅延時間(=td)の遅延回路8を介
して、切替回路10に入力され、切替回路10を介し
て、入力クロック3、同期遅延回路100、101から
の出力クロックの一がクロックツリー4の入力ノードA
に供給される。
5と、同期遅延回路100は、図5、図6を参照して説
明した従来の回路構成と同じ構成で実現することができ
る。また遅延検知回路7と同期遅延回路101も、遅延
検知回路5と同期遅延回路100の構成と同じ構成とさ
れている。
ックツリー4の遅延時間tCTSと入力クロックのクロ
ック周期tCKがほぼ等しく、ジッター等により、同期
後において、tCTS>tCKとなったり、tCTS≦
tCKと変動した場合のタイミング動作を説明するため
の図である。
態のときには、同期遅延回路100からは、入力クロッ
ク(IN)の立ち上がりエッジから所定の時間tCK−
tCTS遅れて、クロックを出力し、同期遅延回路10
1からは、入力クロック(IN)の立ち上がりエッジか
ら、2tCK−(tCTS+td)+td遅れて、クロ
ックを出力する。
た場合、前述したように、同期遅延回路100の第1の
遅延回路列11における測定時間は、2tCK−tCT
Sとなり、同期遅延回路100に入力されるクロック信
号を受けて、この進行位置から、制御回路18を介し
て、遅延再現用の第2の遅延回路列12に転送され、再
現時間2tCK−tCTSの時間後に、第2の遅延回路
列12から出力される。この場合、同期遅延回路100
の出力には、クロックの抜け(不連続性)が生じる。
ては、遅延時間tdの遅延回路7により(ここでは、遅
延時間tdは、tCTS+td>tCKとする)、図7
を参照して説明した通り、入力クロック3の立ち上がり
エッジから、再現時間2tCK−(tCTS+td)遅
れて、遅延回路列13からクロックを出力し、クロック
抜けは生じない。
4から出力されたクロックFは遅延回路8(遅延時間t
d)で遅延され、入力クロックINの立ち上がりエッジ
から、再現時間2tCK−(tCTS+td)に遅延時
間tdを加えた分、すなわち時間2tCK−tCTS遅
れ、同期遅延回路101からのクロックがクロックツリ
ー4の入力ノードAに供給されることになる。
ける周期検知量を短縮させて、同期遅延回路100の周
期検知量と相違させるために、遅延検知回路7の入力に
挿入された遅延回路6の遅延時間(td)分、増加した
再現時間2tCK−(tCTS+td)に対して、遅延
時間(td)を相殺したタイミング2tCK−tCTS
で立ち上がるクロックを、切替回路10を介してクロッ
クツリー4の入力ノードAに供給する。なお、遅延回路
8は、応用回路において、必要なければ省略してもよ
い。
場合、ジッタ等によりtCTS<tCK、tCTS>t
CKと変化すると、同期遅延回路100の出力クロック
には不連続点が生じるが、この場合も、遅延検知回路8
の遅延検知時間がtCTS+tdである同期遅延回路1
01からは、入力クロック3に同期したクロックが出力
され、切替回路10を介してクロックツリー4の入力ノ
ードAに供給される。
もよい。この場合、ジッタ等により、tCTS+td>
tCKに変化した時点で、同期遅延回路101の出力ク
ロックには不連続点が生じるが、この場合には、同期遅
延回路100からは、入力クロック3に同期したクロッ
クが出力され切替回路10を介してクロックツリー4の
入力ノードAに供給される。
は、tCTSがtCKと同程度のとき、tCTS>tC
KからtCTS<tCKに変化した時点で、一方の同期
遅延回路からのクロックが不連続となった場合にも、周
期検出量が異なる他の同期遅延回路からはクロックが出
力されるため、同期遅延回路から供給されるクロックが
途絶えることはない。
の遅延回路列11(第3の遅延回路列13)、制御回路
18、及び第2の遅延回路列12(第4の遅延回路列1
4)の構成の一例を示す図である。遅延回路列の単位遅
延素子としては、クロックドインバータから構成され、
クロックパルスがクロックツリー4を通過する期間は、
クロックツリー4の入力ノードAに達したクロックを受
けて遅延検知回路5、7で発生される制御信号DがLo
wレベルとなり、遅延回路列11(13)のMOSトラ
ンジスタMNll、MN12、MP11、MP12をO
FFさせ、クロックパルスが、遅延回路列11(13)
中を進行しないようにする。
ー4のノードAに入力する際に、SRフリップフロップ
よりなる遅延検知回路5(7)がリセットされて、信号
D(D′)はLowレベルとされ、クロックパルスのエ
ッジがノードBに達した時点で、遅延検知回路5のSR
フリップフロップ5はセットされ(遅延検知回路7では
さらに遅延時間tdの後、SRフリップフロップがセッ
トされ)、信号D(D′)はHighレベルとなり、遅
延回路列11(13)のMOSトランジスタMNll、
MN12、MP11、MP12がON状態となる。
クロックツリー4を通過する期間、信号DはLowレベ
ルとされ、遅延回路列11のクロックドインバータはO
FF状態となり、クロックの進行を停止する。またクロ
ックパルス又はエッジがクロックツリー4を通過する期
間(tCTS)+遅延回路6の遅延時間(td)の間、
信号D′はLowレベルとされ、遅延回路列13のクロ
ックドインバータはOFF状態となり、クロックの進行
を停止する。
バータの構成については、遅延回路列11(13)との
遅延時間を等しくするために配置してあり、常に、ON
状態になっている。すなわちMOSトランジスタMNl
3、MN14、MP13、MP14はON状態に設定さ
れている。
素子について説明しておくと、遅延回路列11のn−1
番目のインバータの出力FInは、NANDゲート(N
AND11)に入力するとともに、制御回路18のNA
NDゲートの2つの入力端子のうち、制御端子C(制御
端子Cは入力クロックの入力端INに接続される)と接
続されていない入力端子と接続され、制御回路18のN
ANDゲートの出力MNnは、遅延回路列11のn+1
番目のNANDゲート(不図示)の2つの入力端子の1
つでn番目のインバータINV12の出力FIn+1の
出力と接続されていない入力端子と接続されると共に、
遅延回路列12のNANDゲート(NAND14)の2
つの入力端子の1つで前段のインバータの出力BIn+
1の出力と接続されていない入力端子と接続されてい
る。遅延回路列12のNANDゲート(NAND14)
の出力は、遅延回路列12のインバータINV13の入
力に接続されている。遅延回路列12のNANDゲート
(NAND14)の前段のインバータに出力BIn+1
はNANDゲート(NAND14)に入力するととも
に、負荷調整素子であるNANDゲート(NAND1
5)の2つの入力端子の1つで接地線と接続されていな
い入力端子と接続されている。なお、負荷調整素子のN
AND15の出力はどこにも接続されていない。第3、
第4の遅延回路列13、14の構成も同様とされる。
回路100、101における周期検知量を互いに異なら
せることで、tCTS<tCKからtCTS>tCKへ
の変化により生じるクロック抜けを防ぐものである。遅
延回路6は、例えば図4に示すように、クロックツリー
4のノードAと遅延検知回路7の入力端(リセット端子
R)との間に挿入してもよい。
Kの状態のときには、同期遅延回路100は、前記実施
例と同様、入力クロック3(IN)の立ち上がりエッジ
から所定の時間tCK−tCTS遅れて、クロックを出
力し、遅延検知回路7は、クロックツリー4のノードA
にクロックが入力された時点から遅延時間td遅れて、
制御信号(モニタ)D′をLowレベルとし、tCTS
−tdの期間、すなわちクロックツリー4のノードBに
クロックが達する時点まで、制御信号(モニタ)D′を
Lowレベルとして、第3の遅延回路列13のクロック
の進行を停止させる。このため、第3の遅延回路列13
の測定遅延量は、tCK−(tCTS−td)となり、
第4の遅延回路列14の再現遅延量は、tCK−(tC
TS−td)となり、入力クロック3の立ち上がりエッ
ジから、tCK−(tCTS−td)=tCK−tCT
S+td遅れて、クロックがクロックツリー4の入力ノ
ードAに供給される。
よりtCTS>tCKに変化したことにより、同期遅延
回路100から出力されるクロックに抜けが生じても、
tCTS−td<tCKである場合、同期遅延回路10
1からは入力クロック3の立ち上がりエッジからtCK
−tCTS+td遅れてクロックFが出力され、これに
よりクロックツリー4の入力ノードAに供給されるクロ
ックに抜け(不連続性)が生じることはない。
組備えた構成を例に説明したが、本発明において、同期
遅延回路は二組に限定されるものでないことは勿論であ
る。例えば同期遅延回路を3組以上備え、それぞれの同
期遅延回路に対応させて遅延検知回路を備え、遅延検知
回路に遅延を挿入することで、同期遅延回路における周
期検知量を相違させる構成としてもよいことは勿論であ
る。
クロック進行方向が逆向きの1対の遅延回路列の構成に
限定されるものでなく、クロック進行方向が同一方向の
1対の遅延回路列の構成(特開平11−73238号公
報参照)にも、そのまま適用可能であることは勿論であ
る。
同期遅延回路を複数組備え、各同期遅延回路における周
期検知量を異ならせるようにしたため、ジッタ、スキュ
ーのばらつき等により、遅延時間の検知を行うクロック
伝搬経路の伝搬遅延時間がクロック周期に比べてその大
小が変化し、一方の同期遅延回路からのクロック出力に
抜けが生じる場合にも、他方の同期遅延回路からは入力
クロックに同期してクロックが出力されるため、同期遅
延回路からクロック伝搬経路に供給されるクロックに不
連続点は生じないようにすることができる、という効果
を奏する。本発明によれば、動作周波数の高速化及び回
路規模の増大の一途をたどる半導体集積回路装置におい
て、確実なクロック制御動作を保証するものであり、そ
の実用的価値は極めて高い。
ミング図である。
を示す図である。
る。
イミング図である。
イミング図である。
イミング図である。
である。
Claims (12)
- 【請求項1】入力クロック信号を進行させる遅延測定用
の第1の遅延回路列で、クロックを伝搬出力する所定の
回路又は経路の遅延時間と、前記入力クロック信号の周
期との差を測定し、前記測定された時間差を第2の遅延
回路列で再現して出力する同期遅延回路が、複数組並置
され、 前記複数組の同期遅延回路のうちの少なくとも1組の同
期遅延回路に遅延回路を設け、 前記遅延回路が設けられた前記少なくとも1組の同期遅
延回路では、前記所定の回路又は経路の出力と入力の一
方を前記遅延回路で遅延させ前記所定の回路又は経路の
遅延時間を可変させた遅延時間と、前記入力クロック信
号の周期との時間差を前記第1の遅延回路列で測定し、
前記測定された時間差を前記第2の遅延回路列で再現し
て出力する構成とされ、前記遅延回路が設けられた前記
少なくとも1組の同期遅延回路での前記 測定された時間
差は、他の組の同期遅延回路と相違し、前記複数組の同期遅延回路の出力のうちの1つの出力が
切替器を介して前記所定の回路又は経路に供給され、 前
記所定の回路又は経路の遅延時間と前記入力クロック信
号の周期との大小関係が変化した場合にも、前記複数組
の同期遅延回路のうちの1組の同期遅延回路から出力さ
れ前記所定の回路又は経路に供給されるクロックに不連
続が生じないようにしたことを特徴とする同期遅延回路
装置。 - 【請求項2】入力クロック信号を進行させる周期測定用
の第1の遅延回路列と、前記第1の遅延回路列中をクロ
ック信号が進行した長さに対応した長さ分、クロック信
号を通過させる周期再現用の第2の遅延回路列と、を含
む同期遅延回路を複数組備え、 所定のクロック伝搬経路の入力ノードから所定の出力ノ
ードまでクロックが伝搬するに要する伝搬遅延時間を検
知し、前記伝搬遅延時間に対応させて前記各同期遅延回
路に対してそれぞれクロック信号の進行を停止させるよ
うに制御する制御信号を出力する遅延検知回路を前記複
数組の各同期遅延回路に対応させて備え、 前記複数の遅延検知回路のうち、少なくとも一つの遅延
検知回路の入力に遅延を挿入することで、前記一つの遅
延検知回路で検知する遅延時間を、他の遅延検知回路で
検知する遅延時間と相違させ、前記一つの遅延検知回路
に対応する同期遅延回路における周期検知量を、前記他
の遅延検知回路の各々に対応する同期遅延回路における
周期検知量と異ならせしめ、前記クロック伝搬経路には、切替器を介して、前記複数
組の同期遅延回路のうち1組の同期遅延回路の出力が供
給され、 前記クロック伝搬経路の伝搬遅延時間がクロッ
ク周期と比較し長くなったり短くなったりするような場
合でも、前記複数組の同期遅延回路のうちの1組から前
記クロック伝搬経路に供給されるクロックに不連続点が
生じないようにしたことを特徴とする同期遅延回路装
置。 - 【請求項3】入力クロック信号のパルスまたはパルスエ
ッジを進行させる周期測定用の第1の遅延回路列と、前
記第1の遅延回路列中をクロック信号のパルスまたはパ
ルスエッジが進行した長さに対応した長さ分、クロック
信号のパルスまたはパルスエッジを通過させる周期再現
用の第2の遅延回路列とを含む同期遅延回路を二組備
え、 クロックがクロック伝搬経路の入力ノードから所定の出
力ノードまで伝搬する伝搬遅延時間を検知し、前記検知
した伝搬遅延時間に対応させて、前記各同期遅延回路に
対して、それぞれ、入力したクロック信号のパルスまた
はパルスエッジの進行を停止させるように制御する制御
信号を出力する遅延検知回路を前記各同期遅延回路に対
応させて二つ備え、 前記二つの遅延検知回路のうち一方の遅延検知回路の入
力に遅延を挿入することで、前記一方の遅延検知回路で
検知する遅延時間を、他方の前記遅延検知回路で検知す
る遅延時間と相違させ、前記一方の遅延検知回路に対応
する同期遅延回路で測定される周期を、前記他方の前記
遅延検知回路に対応する同期遅延回路で測定される周期
と異ならせしめ、前記クロック伝搬経路には、切替器を介して、前記複数
組の同期遅延回路のうちの1組の同期遅延回路の出力が
供給され、 前記クロック伝搬経路の伝搬遅延時間がクロ
ック周期と比較し長くなったり短くなったりするような
場合でも、前記複数組の同期遅延回路のうちの1組か
ら、前記クロック伝搬経路に供給される前記クロックに
不連続点が生じないようにしたことを特徴とする同期遅
延回路装置。 - 【請求項4】前記第1の遅延回路列を構成する遅延回路
素子が、前記制御信号でそのオン及びオフが制御される
クロックドインバータからなることを特徴とする請求項
2又は3記載の同期遅延回路。 - 【請求項5】前記切替器が、前記複数組の同期遅延回路
の前記各第2の遅延回路列の出力と前記入力クロックと
を入力し、前記切替器の出力が、前記クロック伝搬経路
の入力ノードに接続されてなる、ことを特徴とする請求
項2又は3記載の同期遅延回路装置。 - 【請求項6】前記遅延検知回路が、前記クロック伝搬経
路の入力ノードへのクロックの入力を受けてリセットさ
れ、前記クロック伝搬経路の出力ノードからの前記クロ
ックの出力を受けてセットされるフリップフロップから
なる、ことを特徴とする請求項2又は3記載の同期遅延
回路装置。 - 【請求項7】クロック伝搬経路に供給されるクロック信
号を同期遅延回路を用いて制御する半導体集積回路装置
において、 入力クロック信号を進行させる周期測定用の第1の遅延
回路列と、前記第1の遅延回路列中をクロック信号が進
行した長さに対応した長さ分、クロック信号を通過させ
る周期再現用の第2の遅延回路列とを含む同期遅延回路
を複数組備え、 所定のクロック伝搬経路の入力ノードから所定の出力ノ
ードまでクロックが伝搬するに要する遅延時間を検知
し、検知された遅延時間に対応させて、前記各同期遅延
回路に対してそれぞれクロック信号の進行を停止させる
ように制御する制御信号を出力する複数の遅延検知回路
を前記各同期遅延回路にそれぞれ対応させて備え、 前記複数の遅延検知回路のうち、少なくとも一つの遅延
検知回路の入力に遅延(td)を挿入することで、前記
一つの遅延検知回路で検知する遅延時間を、他の遅延検
知回路で検知する遅延時間と相違させ、前記一つの遅延
検知回路に対応する同期遅延回路における周期検知量
を、前記他の遅延検知回路の各々に対応する同期遅延回
路における周期検知量と異ならせしめ、前記クロック伝搬経路の伝搬遅延時間(tCTS)が前
記入力クロック信号の周期(tCK)より小の場合、前
記複数組の同期遅延回路のうち前記遅延検知回路の入力
に遅延(td)が挿入されない前記同期遅延回路からの
出力が、切替器を介して、前記クロック伝搬経路に供給
され、前記クロック伝搬経路の伝搬遅延時間(tCT
S)が前記入力クロック信号の周期(tCK)より大の
場合には、前記複数組の同期遅延回路のうち前記遅延検
知回路の入力に遅延(td)が挿入された前記同期遅延
回路からの出力が、前記切替器を介して、前記クロック
伝搬経路に供給され、 前記クロック伝搬経路の伝搬遅延
時間(tCTS)と入力クロック信号の周期(tCK)
との大小関係が変化し、前記複数組の同期遅延回路のう
ち、ある前記同期遅延回路からのクロックに不連続点が
生じる場合でも、他の前記同期遅延回路からは前記入力
クロック信号に同期したクロックが出力され、前記切替
器を介して前記クロック伝搬経路に供給される、ことを
特徴とする半導体集積回路装置。 - 【請求項8】クロック伝搬経路に供給されるクロック信
号を同期遅延回路を用いて制御する半導体集積回路装置
において、 入力されたクロック信号を進行させる周期測定用の第1
の遅延回路列と、前記第1の遅延回路列中をクロック信
号が進行した長さに対応した長さ分クロック信号を通過
させる周期再現用の第2の遅延回路列とを含む第1の同
期遅延回路と、 クロックが前記クロック伝搬経路の入力ノードから所定
の出力ノードまで伝搬する伝搬遅延時間(tCTS)を
検知し、前記伝搬遅延時間分、前記第1の同期遅延回路
に対して前記クロック信号の進行を停止させるように制
御する第1の制御信号を出力する第1の遅延検知回路
と、 入力されたクロック信号を進行させる周期測定用の第3
の遅延回路列と、前記第3の遅延回路列中をクロック信
号が進行した長さと対応した長さ分クロック信号を通過
させる周期再現用の第4の遅延回路列とを含む第2の同
期遅延回路と、 前記クロックがクロック伝搬経路の入力ノードから所定
の出力ノードまで伝搬する伝搬遅延時間(tCTS)を
検知し、前記伝搬遅延時間に、所定の遅延時間(td)
を加算した期間、前記第2の同期遅延回路に対して前記
クロック信号の進行を停止させるように制御する第2の
制御信号を出力する第2の遅延検知回路を備え、 前記第2及び第4の遅延回路列の出力は、切替回路を介
して、前記クロック伝搬経路の前記入力ノードに入力さ
れる構成とされてなる、ことを特徴とする半導体集積回
路装置。 - 【請求項9】前記クロック伝搬経路に出力ノードと前記
第2の遅延検知回路の入力端の間には固定遅延時間の第
1の遅延回路が挿入されており、前記第4の遅延回路列
の出力と前記切替器の入力端の間には前記固定遅延時間
の第2の遅延回路が挿入されている、ことを特徴とする
請求項8記載の半導体集積回路装置。 - 【請求項10】前記第1の遅延回路列を構成する遅延回
路素子が、前記制御信号でそのオン及びオフが制御され
るクロックドインバータからなることを特徴とする請求
項7又は8記載の半導体集積回路装置。 - 【請求項11】前記第1、第2の遅延検知回路が、前記
クロック伝搬経路への入力クロック及び前記クロック伝
搬経路からの出力クロックでそれぞれ、リセット、及び
セットされるフリップフロップからなる、ことを特徴と
する請求項8記載の半導体集積回路装置。 - 【請求項12】前記クロック伝搬経路の出力ノードと前
記第2の遅延検知回路のセット入力端の間には固定遅延
時間の第1の遅延回路が挿入されており、前記第4の遅
延回路列の出力端と前記切替器の入力端の間には前記固
定遅延時間の第2の遅延回路が挿入されている、ことを
特徴とする請求項10記載の半導体集積回路装置。
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