JP4606810B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4606810B2 JP4606810B2 JP2004240408A JP2004240408A JP4606810B2 JP 4606810 B2 JP4606810 B2 JP 4606810B2 JP 2004240408 A JP2004240408 A JP 2004240408A JP 2004240408 A JP2004240408 A JP 2004240408A JP 4606810 B2 JP4606810 B2 JP 4606810B2
- Authority
- JP
- Japan
- Prior art keywords
- type mos
- mos transistor
- data signal
- signal
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
うなダイナミック型FFを図13に示す。
ゲートが前記クロック信号に接続され、ソースが接地された第1のN型MOSトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第1のプリチャージノードに接続された第2のN型MOSトランジスタと、
ゲートが前記第1の制御信号に接続され、ドレインが前記第2のN型MOSトランジスタのソースに接続され、ソースが前記第1のN型MOSトランジスタのドレインに接続された第3のN型MOSトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、前記ドレインが前記第2のプリチャージノードに接続された第2のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ドレインが前記第2のプリチャージノードに接続された第4のN型MOSトランジスタと、
ゲートが前記第2の制御信号に接続され、ドレインが前記第4のN型MOSトランジスタのソースに接続され、ソースが前記第1のN型MOSトランジスタのドレインに接続された第5のN型MOSトランジスタと、
入力端子が前記第2のプリチャージノードに接続された第1のインバータと、
ゲートが前記第1のインバータの出力端子に接続され、ソースが電源に接続された第3のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ソースが前記第3のP型MOSトランジスタのドレインに接続された第4のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ソースが接地され、ドレインが前記第4のP型MOSトランジスタのドレインに接続された第6のN型MOSトランジスタと、
ゲートが前記第2のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第1の出力データ信号に接続された第5のP型MOSトランジスタと、
ゲートが前記第6のN型MOSトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第1の出力データ信号に接続された第7のN型MOSトランジスタと、
ゲートが前記第1のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第2のプリチャージノードに接続された第6のP型MOSトランジスタと、
ゲートが前記第2のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第1のプリチャージノードに接続された第7のP型MOSトランジスタと
を具備している。
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第8のP型MOSトランジスタと、
ゲートが前記出力データ信号に接続され、ソースが接地され、ドレインが前記第8のP型MOSトランジスタのドレインに接続された第8のN型MOSトランジスタと、
ゲートが前記第8のN型MOSトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第1の出力データ信号および前記第1の制御信号に接続された第9のP型MOSトランジスタと、
ゲートが前記第8のN型MOSトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第1の出力データ信号および前記第1の制御信号に接続された第9のN型MOSトランジスタと
を具備している。
ゲートが前記入力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが前記第8のP型MOSトランジスタのドレインに接続された第10のP型MOSトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが接地された第10のN型MOSトランジスタと、
ゲートが前記出力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが接地された第11のN型MOSトランジスタと
を具備している。
前記入力データ信号選択信号が前記第1の入力データ信号を選択している場合において、
前記第1の入力データ信号と前記出力データ信号に基づいて前記第1の入力データ信号と反転極性であるように出力された第1の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第1のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第1の入力データ信号および前記第1の制御信号がともに“H”レベルの場合、前記第1のプリチャージノードの電荷を放電し、前記第1の入力データ信号および前記第1の制御信号がいずれか一方が“L”レベルの場合、前記第1のプリチャージノードの電荷を保持する。
前記第2の入力データ信号が“H”レベルの場合、前記第1のプリチャージノードの電荷を放電し、
前記第2の入力データ信号が“L”レベルの場合、前記第1のプリチャージノードの電荷を保持する。
前記入力データ信号選択信号が前記第1の入力データ信号を選択している場合において、
前記第1のプリチャージノードと前記出力データ信号に基づいて前記第1の入力データ信号と同一極性であるように出力される信号と前記第1の入力データ信号の論理和である第2の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、前記第2のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第1のプリチャージノードおよび前記第2の制御信号がともに“H”レベルの場合、前記第2のプリチャージノードの電荷を放電し、前記第1のプリチャージノードおよび前記第2の制御信号がいずれか一方が“L”レベルの場合、前記第2のプリチャージノードの電荷を保持する。
前記入力データ信号選択信号が“H”レベルの場合において、前記第1のプリチャージノードが“H”レベルの場合、
前記第2のプリチャージノードの電荷を放電し、前記第1のプリチャージノードが“L”レベルの場合、前記第2のプリチャージノードの電荷を保持する。
ゲートが前記クロック信号に接続され、ソースが接地された第1のN型MOSトランジスタと、
ゲートが前記第1の入力データ信号に接続され、ドレインが前記第1のプリチャージノードに接続された第2のN型MOSトランジスタと、
ゲートが前記第1の制御信号に接続され、ドレインが前記第2のN型MOSトランジスタのソースに接続され、ソースが前記第1のN型MOSトランジスタのドレインに接続された第3のN型MOSトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第2のプリチャージノードに接続された第2のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ドレインが前記第2のプリチャージノードに接続された第4のN型MOSトランジスタと、
ゲートが前記第2の制御信号に接続され、ドレインが前記第4のN型MOSトランジスタのソースに接続され、ソースが前記第1のN型MOSトランジスタのドレインに接続された第5のN型MOSトランジスタと、
入力端子が前記第2のプリチャージノードに接続された第1のインバータと、
ゲートが前記第1のインバータの出力端子に接続され、ソースが電源に接続された第3のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ソースが前記第3のP型MOSトランジスタのドレインに接続された第4のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ソースが接地され、ドレインが前記第4のP型MOSトランジスタのドレインに接続された第6のN型MOSトランジスタと、
ゲートが前記第2のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第1の出力データ信号に接続された第5のP型MOSトランジスタと、
ゲートが前記第6のN型MOSトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第1の出力データ信号に接続された第7のN型MOSトランジスタと、
ゲートが前記第1のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第2のプリチャージノードに接続された第6のP型MOSトランジスタと、
ゲートが前記第2のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第1のプリチャージノードに接続された第7のP型MOSトランジスタと、
ゲートが前記第2の入力データ信号に接続され、ドレインが第1のプリチャージノードに接続された第17のN型MOSトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ドレインが前記第17のN型MOSトランジスタのソースに接続され、ソースが第1のN型MOSトランジスタのドレインに接続された第18のN型MOSトランジスタと
を具備している。
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第8のP型MOSトランジスタと、
ゲートが前記第1の入力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが前記第8のP型MOSトランジスタのドレインに接続された第10のP型MOSトランジスタと、
ゲートが前記第1の入力データ信号に接続され、ドレインが前記第2の制御信号に接続された第10のN型MOSトランジスタと、ゲートが前記出力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが前記第10のN型MOSトランジスタのソースに接続された第11のN型MOSトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが電源に接続された第11のP型MOSトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが接地され、ドレインが前記第11のP型MOSトランジスタのドレインと接続された第12のN型MOSトランジスタと、
ゲートが前記第12のN型MOSトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第10のN型MOSトランジスタのソースに接続された第13のN型MOSトランジスタと、
ゲートが前記第12のN型MOSトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第2の制御信号に接続された第12のP型MOSトランジスタと、
ゲートがデータ保持ノードに接続され、ソースが前記第11のP型MOSトランジスタのドレインに接続され、ドレインが前記第1の制御信号に接続された第13のP型MOSトランジスタと、
ゲートが前記入力データ信号選択信号に接続されドレインが前記第1の制御信号に接続され、ソースが接地された第14のN型MOSトランジスタと、
ゲートが前記データ保持ノードに接続され、ドレインが前記第1の制御信号に接続され、ソースが接地された第15のN型MOSトランジスタと
を具備している。
図1は本発明の実施の形態1における半導体集積回路の概略構成を示すブロック図である。A1はラッチ回路、A2はデータ保持回路、A3は帰還回路であり、これらは上記[1]の通りの構成となっている。なお、帰還回路A3への入力については、信号ラインL1に代えて、二点鎖線のようにデータ保持回路A2からの信号ラインL2としてもよい。I02はインバータである。
8.に示されるものを図13に掲げ、これを参照し、次のように仮定した。
図4は本発明の実施の形態2における半導体集積回路の概略構成を示すブロック図である。A11はラッチ回路、A12はデータ保持回路、A13は帰還回路であり、これらは上記[11]の通りの構成となっている。なお、帰還回路A13への入力については、信号ラインL11に代えて、二点鎖線のようにデータ保持回路A12からの信号ラインL12としてもよい。
図7は本発明の実施の形態3における半導体集積回路の一例を部分的に示す平面図である。本実施の形態3は、NchトランジスタN104,N105とNchトランジスタN117,N118との競合(レイシング)を防止するための技術である。第1のプリチャージノードC101の電荷のディスチャージを早くし、第2のプリチャージノードC102の電荷のディスチャージを遅くするように制御する。
図9、図10は本発明の実施の形態4における半導体集積回路の構成を示す構成図である。
図11、図12は、本発明の実施の形態5における半導体集積回路の構成を示す構成図である。
図15は、本発明の実施の形態6における半導体集積回路の1構成例を示す回路図である。図15において、P501〜P511はP型MOSトランジスタであり、N501〜N512はN型MOSトランジスタであり、I501は第1のインバータ、I502は第2のインバータであり、I503は第3のインバータ、I504は第4のインバータであり、I505は第5のインバータ、入力データ信号D、クロック信号CKを入力して、第1の出力データ信号Q、第1の出力データ信号Qの反転論理である第2の出力データ信号NQを出力する。C501は第1のプリチャージノード、C502は第2のプリチャージノード、C503はデータ保持ノードであり、S501は第1の帰還信号、S502は第2の帰還信号である。500は帰還回路である。なお、図15は実施の形態1で示した図2にパスゲート回路およびパスゲート回路の出力を保持する回路を追加した構成となっている。
A2,A12 データ保持回路
A3,A13,500 帰還回路
a1 第1のNAND型ダイナミック回路
a2 第2のNAND型ダイナミック回路
a11 ダイナミック回路
a12 NAND型ダイナミック回路
CK クロック信号
C01,C101,C501 第1のプリチャージノード
C02,C102,C502 第2のプリチャージノード
D 入力データ信号
D1 第1の入力データ信号
D2 第2の入力データ信号
I01 第1のインバータ
I02 第2のインバータ
I101〜I104 インバータ
N01〜N11 Nchトランジスタ
N101〜N113 Nchトランジスタ
P01〜P18 Pchトランジスタ
P101〜P113 Pchトランジスタ
I501〜I505 インバータ
N501〜N512 Nchトランジスタ
P501〜P511 Pchトランジスタ
Q 第1の出力データ信号
NQ 第2の出力データ信号
SEL 入力データ信号選択信号
S01,S101,S501 第1の帰還信号(制御信号)
S02,S102,S502 第2の帰還信号(制御信号)
VBS1 第1の基板電位
VBS2 第2の基板電位
200,300 ラッチ回路
201,301 帰還回路およびデータ保持回路
202 AND回路
203 電源制御回路
302 基板電位制御回路
Claims (23)
- 入力データ信号とクロック信号と制御信号とを入力し、出力データ信号を出力するラッチ回路と、
前記出力データ信号を保持する保持回路と、
前記入力データ信号と前記出力データ信号とを入力し、前記入力データ信号と前記出力データ信号との論理の組み合わせにより前記制御信号を生成する帰還回路とを備え、
前記制御信号により前記ラッチ回路の内部動作をオン/オフ制御することを特徴とする半導体集積回路。 - 前記帰還回路は、前記入力データ信号と前記出力データ信号とが入力され、前記出力データ信号に基づいて生成される第1の制御信号と、前記出力データ信号に基づいて生成される信号と前記入力データ信号とから合成される第2の制御信号とを生成するように構成されていることを特徴とする請求項1に記載の半導体集積回路。
- 前記ラッチ回路は、第1のNAND型ダイナミック回路と第2のNAND型ダイナミック回路とを有し、
前記第1のNAND型ダイナミック回路は、
前記入力データ信号と前記クロック信号と前記第1の制御信号とが入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第1のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記入力データ信号および前記第1の制御信号がともに“H”レベルの場合、前記第1のプリチャージノードの電荷を放電し、前記入力データ信号および前記第1の制御信号の少なくともいずれか一方が“L”レベルの場合、前記第1のプリチャージノードの電荷を保持するように構成され、
前記第2のNAND型ダイナミック回路は、
前記第1のプリチャージノードと前記クロック信号と前記第2の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、第2のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第1のプリチャージノードおよび前記第2の制御信号がともに“H”レベルの場合、前記第2のプリチャージノードの電荷を放電し、前記第1のプリチャージノードおよび前記第2の制御信号の少なくともいずれか一方が“L”レベルの場合、前記第2のプリチャージノードの電荷を保持するように構成されていることを特徴とする請求項2に記載の半導体集積回路。 - 前記ラッチ回路は、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第1のプリチャージノードに接続された第1のP型MOSトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第1のN型MOSトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第1のプリチャージノードに接続された第2のN型MOSトランジスタと、
ゲートが前記第1の制御信号に接続され、ドレインが前記第2のN型MOSトランジスタのソースに接続され、ソースが前記第1のN型MOSトランジスタのドレインに接続された第3のN型MOSトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第2のプリチャージノードに接続された第2のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ドレインが前記第2のプリチャージノードに接続された第4のN型MOSトランジスタと、
ゲートが前記第2の制御信号に接続され、ドレインが前記第4のN型MOSトランジスタのソースに接続され、ソースが前記第1のN型MOSトランジスタのドレインに接続された第5のN型MOSトランジスタと、
入力端子が前記第2のプリチャージノードに接続された第1のインバータと、
ゲートが前記第1のインバータの出力端子に接続され、ソースが電源に接続された第3のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ソースが前記第3のP型MOSトランジスタのドレインに接続された第4のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ソースが接地され、ドレインが前記第4のP型MOSトランジスタのドレインに接続された第6のN型MOSトランジスタと、
ゲートが前記第2のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第1の出力データ信号に接続された第5のP型MOSトランジスタと、
ゲートが前記第6のN型MOSトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第1の出力データ信号に接続された第7のN型MOSトランジスタと、
ゲートが前記第1のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第2のプリチャージノードに接続された第6のP型MOSトランジスタと、
ゲートが前記第2のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第1のプリチャージノードに接続された第7のP型MOSトランジスタと
を具備したことを特徴とする請求項3に記載の半導体集積回路。 - 前記ラッチ回路は、
前記第1の制御信号および前記第2の制御信号が反転論理であれば、P型MOSトランジスタをN型MOSトランジスタに置き換え、N型MOSトランジスタをP型MOSトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成されていることを特徴とする請求項4に記載の半導体集積回路。 - 前記保持回路は、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第8のP型MOSトランジスタと、
ゲートが前記出力データ信号に接続され、ソースが接地され、ドレインが前記第8のP型MOSトランジスタのドレインに接続された第8のN型MOSトランジスタと、
ゲートが前記第8のN型MOSトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第1の出力データ信号および前記第1の制御信号に接続された第9のP型MOSトランジスタと、
ゲートが前記第8のN型MOSトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第1の出力データ信号および前記第1の制御信号に接続された第9のN型MOSトランジスタと
を具備したことを特徴とする請求項4に記載の半導体集積回路。 - 前記帰還回路は、
ゲートが前記入力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが前記第8のP型MOSトランジスタのドレインに接続された第10のP型MOSトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが接地された第10のN型MOSトランジスタと、
ゲートが前記出力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが接地された第11のN型MOSトランジスタと
を具備したことを特徴とする請求項4に記載の半導体集積回路。 - 複数の入力データ信号と入力データ信号選択信号とクロック信号と制御信号を入力し、出力データ信号を出力するラッチ回路と、
前記出力データ信号を保持する保持回路と、
前記入力データ信号と前記入力データ信号選択信号と前記出力データ信号とを入力し、前記入力データ信号選択信号が選択している前記入力データ信号と前記出力データ信号との論理の組み合わせにより前記制御信号を生成する帰還回路とを備え、
前記入力データ信号選択信号が選択している前記入力データ信号に応じて、前記制御信号により前記ラッチ回路の内部動作をオン/オフ制御することを特徴とする半導体集積回路。 - 第1の入力データ信号と第2の入力データ信号と入力データ信号選択信号とクロック信号と制御信号とを入力し、出力データ信号を出力するラッチ回路と、
前記出力データ信号を保持する保持回路と、
前記第1の入力データ信号と前記入力データ信号選択信号と前記出力データ信号とを入力し、前記入力データ信号選択信号が前記第1の入力データ信号を選択している場合においては、前記第1の入力データ信号と前記出力データ信号との論理の組み合わせにより前記制御信号を制御し、かつ、前記入力データ信号選択信号が前記第2の入力データ信号を選択している場合においては、前記制御信号として常に一定値を出力する帰還回路とを備え、
前記入力データ信号選択信号が前記第1の入力データ信号を選択している場合において、前記制御信号により前記ラッチ回路の内部動作をオン/オフ制御し、前記入力データ信号選択信号が前記第2の入力データ信号を選択している場合において、前記ラッチ回路の内部動作を常に動作状態に制御することを特徴とする半導体集積回路。 - 前記ラッチ回路は、ダイナミック回路とNAND型ダイナミック回路とを有し、
前記ダイナミック回路は、
前記入力データ信号選択信号が前記第1の入力データ信号を選択している場合において、
前記第1の入力データ信号と前記出力データ信号に基づいて前記第1の入力データ信号と反転極性であるように出力された第1の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第1のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第1の入力データ信号および前記第1の制御信号がともに“H”レベルの場合、前記第1のプリチャージノードの電荷を放電し、前記第1の入力データ信号および前記第1の制御信号がいずれか一方が“L”レベルの場合、前記第1のプリチャージノードの電荷を保持し、
かつ、前記入力データ信号選択信号が前記第2の入力データ信号を選択している場合において、
前記第2の入力データ信号が“H”レベルの場合、前記第1のプリチャージノードの電荷を放電し、
前記第2の入力データ信号が“L”レベルの場合、前記第1のプリチャージノードの電荷を保持するように構成され、
前記NAND型ダイナミック回路は、
前記入力データ信号選択信号が前記第1の入力データ信号を選択している場合において、
前記第1のプリチャージノードと前記出力データ信号に基づいて前記第1の入力データ信号と同一極性であるように出力される信号と前記第1の入力データ信号の論理和である第2の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、前記第2のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第1のプリチャージノードおよび前記第2の制御信号がともに“H”レベルの場合、前記第2のプリチャージノードの電荷を放電し、前記第1のプリチャージノードおよび前記第2の制御信号がいずれか一方が“L”レベルの場合、前記第2のプリチャージノードの電荷を保持し、
かつ、前記入力データ信号選択信号が前記第2の入力データ信号を選択している場合において、
前記入力データ信号選択信号が“H”レベルの場合において、前記第1のプリチャージノードが“H”レベルの場合、
前記第2のプリチャージノードの電荷を放電し、前記第1のプリチャージノードが“L”レベルの場合、前記第2のプリチャージノードの電荷を保持するように構成されていることを特徴とする請求項9に記載の半導体集積回路。 - 前記ラッチ回路は、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第1のプリチャージノードに接続された第1のP型MOSトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第1のN型MOSトランジスタと、
ゲートが前記第1の入力データ信号に接続され、ドレインが前記第1のプリチャージノードに接続された第2のN型MOSトランジスタと、
ゲートが前記第1の制御信号に接続され、ドレインが前記第2のN型MOSトランジスタのソースに接続され、ソースが前記第1のN型MOSトランジスタのドレインに接続された第3のN型MOSトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第2のプリチャージノードに接続された第2のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ドレインが前記第2のプリチャージノードに接続された第4のN型MOSトランジスタと、
ゲートが前記第2の制御信号に接続され、ドレインが前記第4のN型MOSトランジスタのソースに接続され、ソースが前記第1のN型MOSトランジスタのドレインに接続された第5のN型MOSトランジスタと、
入力端子が前記第2のプリチャージノードに接続された第1のインバータと、
ゲートが前記第1のインバータの出力端子に接続され、ソースが電源に接続された第3のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ソースが前記第3のP型MOSトランジスタのドレインに接続された第4のP型MOSトランジスタと、
ゲートが前記第1のプリチャージノードに接続され、ソースが接地され、ドレインが前記第4のP型MOSトランジスタのドレインに接続された第6のN型MOSトランジスタと、
ゲートが前記第2のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第1の出力データ信号に接続された第5のP型MOSトランジスタと、
ゲートが前記第6のN型MOSトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第1の出力データ信号に接続された第7のN型MOSトランジスタと、
ゲートが前記第1のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第2のプリチャージノードに接続された第6のP型MOSトランジスタと、
ゲートが前記第2のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第1のプリチャージノードに接続された第7のP型MOSトランジスタと、
ゲートが前記第2の入力データ信号に接続され、ドレインが第1のプリチャージノードに接続された第17のN型MOSトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ドレインが前記第17のN型MOSトランジスタのソースに接続され、ソースが第1のN型MOSトランジスタのドレインに接続された第18のN型MOSトランジスタと
を具備したことを特徴とする請求項9に記載の半導体集積回路。 - 前記帰還回路は、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第8のP型MOSトランジスタと、
ゲートが前記第1の入力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが前記第8のP型MOSトランジスタのドレインに接続された第10のP型MOSトランジスタと、
ゲートが前記第1の入力データ信号に接続され、ドレインが前記第2の制御信号に接続された第10のN型MOSトランジスタと、
ゲートが前記出力データ信号に接続され、ドレインが前記第2の制御信号に接続され、ソースが前記第10のN型MOSトランジスタのソースに接続された第11のN型MOSトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが電源に接続された第11のP型MOSトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが接地され、ドレインが前記第11のP型MOSトランジスタのドレインと接続された第12のN型MOSトランジスタと、
ゲートが前記第12のN型MOSトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第10のN型MOSトランジスタのソースに接続された第13のN型MOSトランジスタと、
ゲートが前記第12のN型MOSトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第2の制御信号に接続された第12のP型MOSトランジスタと、
ゲートがデータ保持ノードに接続され、ソースが前記第11のP型MOSトランジスタのドレインに接続され、ドレインが前記第1の制御信号に接続された第13のP型MOSトランジスタと、
ゲートが前記入力データ信号選択信号に接続されドレインが前記第1の制御信号に接続され、ソースが接地された第14のN型MOSトランジスタと、
ゲートが前記データ保持ノードに接続され、ドレインが前記第1の制御信号に接続され、ソースが接地された第15のN型MOSトランジスタと
を具備したことを特徴とする請求項9から請求項11までのいずれかに記載の半導体集積回路。 - 前記ラッチ回路において、物理配置上の空間的距離について、前記第1のN型MOSトランジスタと前記第3のN型MOSトランジスタとの距離は、前記第1のN型MOSトランジスタと前記第5のN型MOSトランジスタとの距離よりも短く設定されていることを特徴とする請求項4または請求項11に記載の半導体集積回路。
- 前記ラッチ回路において、MOSトランジスタの閾値電圧について、前記第2のN型MOSトランジスタおよび前記第3のN型MOSトランジスタの閾値電圧は、前記第4のN型MOSトランジスタおよび前記第5のN型MOSトランジスタの閾値電圧よりも低く設定されていることを特徴とする請求項4または請求項11に記載の半導体集積回路。
- 前記ラッチ回路は、
前記第1のN型MOSトランジスタと前記第2のN型MOSトランジスタと前記第3のN型MOSトランジスタとが1つの回路ブロックとして半導体基板に形成され、
前記第4のN型MOSトランジスタと前記第5のN型MOSトランジスタとが別の1つの回路ブロックとして前記半導体基板に形成され、
前記第1のN型MOSトランジスタと前記第2のN型MOSトランジスタと前記第3のN型MOSトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極と順に形成され、
前記第4のN型MOSトランジスタと前記第5のN型MOSトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極とが順に形成されることを特徴とする請求項4または請求項11に記載の半導体集積回路。 - 前記ラッチ回路は、前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が劣化する場合、前記第4のN型MOSトランジスタのソースおよび前記第5のN型MOSトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されることを特徴とする請求項15に記載の半導体集積回路。
- 前記ラッチ回路は、
前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が良化する場合、前記第1のN型MOSトランジスタおよび前記第2のN型MOSトランジスタおよび前記第3のN型MOSトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されることを特徴とする請求項15に記載の半導体集積回路。 - 前記ラッチ回路は、クロック停止時に、前記第1のN型MOSトランジスタのソースの電位と前記第6のN型MOSトランジスタのソースの電位と前記第7のN型MOSトランジスタのソースの電位を上昇させるように構成されていることを特徴とする請求項4または請求項11に記載の半導体集積回路。
- 前記ラッチ回路の電源と前記保持回路および帰還回路の電源とが互いに独立し、個別的に制御可能に構成されていることを特徴とする請求項1から請求項18までのいずれかに記載の半導体集積回路。
- 前記ラッチ回路は、前記第1の制御信号が“L”レベルの場合、前記第2のN型MOSトランジスタの基板電位と前記第3のN型MOSトランジスタの基板電位を接地電位に比べて低くし、
前記第1の制御信号が“H”レベルの場合、前記第2のN型MOSトランジスタの基板電位と前記第3のN型MOSトランジスタの基板電位を接地電位に比べて高くし、
前記第2の制御信号が“L”レベルの場合、前記第4のN型MOSトランジスタの基板電位と前記第5のN型MOSトランジスタの基板電位を接地電位に比べて低くし、
前記第2の制御信号が“H”レベルの場合、前記第4のN型MOSトランジスタの基板電位と前記第5のN型MOSトランジスタの基板電位を接地電位に比べて高くすることを特徴とする請求項4または請求項11に記載の半導体集積回路。 - 前記ラッチ回路は、
前記第1の制御信号および前記第2の制御信号が反転論理であれば、P型MOSトランジスタをN型MOSトランジスタに置き換え、N型MOSトランジスタをP型MOSトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成されていることを特徴とする請求項10または請求項11または請求項13から請求項20までのいずれかに記載の半導体集積回路。 - 前記帰還回路は、前記クロック信号が“L”レベルの場合の前記入力データ信号および前記出力データ信号の論理の組み合わせにより生成する前記制御信号を保持し、前記クロック信号が“H”レベルの場合も前記ラッチ回路に前記保持している制御信号を出力するように構成されていることを特徴とする請求項1記載の半導体集積回路。
- 前記帰還回路は、前記クロック信号が“L”レベルの場合ONするパスゲートと前記制御信号を保持する回路を備える制御信号ラッチ回路を備えることを特徴とする請求項1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004240408A JP4606810B2 (ja) | 2003-08-20 | 2004-08-20 | 半導体集積回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003296248 | 2003-08-20 | ||
JP2004223219 | 2004-07-30 | ||
JP2004240408A JP4606810B2 (ja) | 2003-08-20 | 2004-08-20 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006066938A JP2006066938A (ja) | 2006-03-09 |
JP4606810B2 true JP4606810B2 (ja) | 2011-01-05 |
Family
ID=36113067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004240408A Expired - Fee Related JP4606810B2 (ja) | 2003-08-20 | 2004-08-20 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4606810B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7282957B2 (en) * | 2004-07-27 | 2007-10-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
US11909397B2 (en) | 2018-10-25 | 2024-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Detecting device and semiconductor device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000232339A (ja) * | 1998-08-26 | 2000-08-22 | Toshiba Corp | クロック信号制御機能付フリップフロップ回路、及び、クロック制御回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS592438A (ja) * | 1982-06-28 | 1984-01-09 | Toshiba Corp | ダイナミツク型論理回路 |
JPH0815252B2 (ja) * | 1991-03-27 | 1996-02-14 | 松下電器産業株式会社 | フリップフロップ回路 |
US5831451A (en) * | 1996-07-19 | 1998-11-03 | Texas Instruments Incorporated | Dynamic logic circuits using transistors having differing threshold voltages |
-
2004
- 2004-08-20 JP JP2004240408A patent/JP4606810B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000232339A (ja) * | 1998-08-26 | 2000-08-22 | Toshiba Corp | クロック信号制御機能付フリップフロップ回路、及び、クロック制御回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2006066938A (ja) | 2006-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6208170B1 (en) | Semiconductor integrated circuit having a sleep mode with low power and small area | |
US6556071B2 (en) | Semiconductor integrated circuit | |
US6031778A (en) | Semiconductor integrated circuit | |
US6246266B1 (en) | Dynamic logic circuits using selected transistors connected to absolute voltages and additional selected transistors connected to selectively disabled voltages | |
US7218160B2 (en) | Semiconductor integrated circuit | |
KR19990030115A (ko) | 3상태 논리 게이트 회로를 갖는 반도체 집적회로 | |
JP2001156619A (ja) | 半導体回路 | |
JP3147079B2 (ja) | 半導体回路 | |
KR960008136B1 (ko) | 반도체 소자의 고전위 발생장치 | |
JP2001216780A (ja) | 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置 | |
JP2002217708A (ja) | 半導体回路 | |
JP4606810B2 (ja) | 半導体集積回路 | |
US20200274532A1 (en) | Power-on clear circuit and semiconductor device | |
JP2000138348A (ja) | 半導体装置 | |
JP3071408B2 (ja) | 半導体集積回路の駆動方法及び半導体集積回路 | |
JPH04239221A (ja) | 半導体集積回路 | |
KR100255519B1 (ko) | 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법 | |
US20200274531A1 (en) | Power-on clear circuit and semiconductor device | |
JP2937592B2 (ja) | 基板バイアス発生回路 | |
JPH1197984A (ja) | ラッチ回路 | |
CN113541675B (zh) | 用于控制电路的输入节点处的电压的半导体器件 | |
JPH09245478A (ja) | 基板バイアス発生回路 | |
JP3373179B2 (ja) | 半導体集積回路 | |
JP2001237685A (ja) | 半導体集積回路 | |
KR20050052644A (ko) | 플로우팅 방지회로를 구비하는 mtcmos 반도체집적회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070806 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100126 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100319 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100928 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101006 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4606810 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |