JP4606810B2

JP4606810B2 - Semiconductor integrated circuit

Info

Publication number: JP4606810B2
Application number: JP2004240408A
Authority: JP
Inventors: 享和田; 昌哉炭田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-08-20
Filing date: 2004-08-20
Publication date: 2011-01-05
Anticipated expiration: 2024-08-20
Also published as: JP2006066938A

Description

本発明は半導体集積回路にかかわり、特には、フリップフロップ回路において無駄な電力消費を抑制するとともに、必要時の高速動作を確保するための技術に関する。 The present invention relates to a semiconductor integrated circuit, and more particularly to a technique for suppressing unnecessary power consumption in a flip-flop circuit and ensuring high-speed operation when necessary.

従来のＤ型フリップフロップ回路（以下ＦＦと記す）は、ダイナミック型、スタティック型、センスアンプ型などがある。 Conventional D-type flip-flop circuits (hereinafter referred to as FF) include a dynamic type, a static type, and a sense amplifier type.

回路の高速化を実現する回路例として、例えば、IEEE JOURNAL OFSOLID-STATE CIRCUITS,VOL.34,NO.4,APRIL.1999 のＦｉｇ．１８に記載されているSemiDynamic fli-flopのよ
うなダイナミック型ＦＦを図１３に示す。 As a circuit example for realizing high-speed circuit, for example, Fig. 1 of IEEE JOURNAL OFSOLID-STATE CIRCUITS, VOL.34, NO.4, APRIL.1999. FIG. 13 shows a dynamic FF such as a SemiDynamic fli-flop described in FIG.

また、消費電力の低減を実現する回路例として、例えば、特許文献１に記載されているクロック信号制御機能付きのフリップフロップ回路のようなスタティック型ＦＦを図１４に示す。このクロック信号制御機能付きのフリップフロップ回路は、入力データ信号Ｄと第１の出力データ信号Ｑが同一状態のときに内部クロックを停止し、内部動作を停止させ消費電力の低減を図るものである。
特開２００１−２６７８８９号公報（第２−３頁、第５図） FIG. 14 shows a static FF such as a flip-flop circuit with a clock signal control function described in Patent Document 1, for example, as a circuit example for realizing reduction in power consumption. This flip-flop circuit with a clock signal control function stops the internal clock when the input data signal D and the first output data signal Q are in the same state, stops the internal operation, and reduces power consumption. .
JP 2001-267889 A (page 2-3, FIG. 5)

しかしながら、ダイナミック型ＦＦは、入力データ信号Ｄと第１の出力データ信号Ｑが同一状態である場合も消費電力が大きく、このため平均電流が大きいという問題がある。 However, the dynamic FF has a problem that the power consumption is large even when the input data signal D and the first output data signal Q are in the same state, and thus the average current is large.

また、スタティック型ＦＦは、入力データ信号Ｄと第１の出力データ信号Ｑが同一状態のときに内部クロックを停止してＦＦの動作を停止させ、低消費電力化を実現することができるが、セットアップ時間が大きく、高速動作がむずかしいという問題がある。 In addition, the static FF can realize low power consumption by stopping the internal clock and stopping the operation of the FF when the input data signal D and the first output data signal Q are in the same state. There is a problem that setup time is large and high-speed operation is difficult.

ところで、半導体の微細化に伴って別の問題が生じる。すなわち、各トランジスタ間または各回路ブロック間を分離するために、半導体基板に浅いトレンチ分離領域（ＳＴＩ：Sharow TreＮｃｈ Isolation）を形成する際に、ＭＯＳ型トランジスタのソースまたはドレインを構成する拡散領域の特性である分子構造の格子定数が歪むということが現在のところ問題となっている。これにより、ＳＴＩに近い領域に形成されるトランジスタの拡散領域にストレスがかかり、電荷移動度が低下し、電流能力（Ｉds）が低下し、閾値電圧（Ｖth）が上昇することになる。つまり、ＳＴＩに近いトランジスタ、トランジスタ−トランジスタ間の拡散容量部の間隔が狭いトランジスタは特性が劣化することになる。 Incidentally, another problem arises with the miniaturization of semiconductors. That is, when forming a shallow trench isolation region (STI: Sharow TreNch Isolation) in a semiconductor substrate in order to isolate each transistor or each circuit block, the characteristics of the diffusion region constituting the source or drain of the MOS transistor At present, the problem is that the lattice constant of the molecular structure is distorted. As a result, stress is applied to the diffusion region of the transistor formed in the region close to the STI, the charge mobility is lowered, the current capability (Ids) is lowered, and the threshold voltage (Vth) is raised. That is, the characteristics of a transistor close to the STI and a transistor having a narrow space between the diffusion capacitors between the transistors are deteriorated.

本発明は、上記の問題点を鑑みてなされたものであり、その目的は、従来、矛盾するとされていた低消費電力化と高速動作性の両立を実現することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to realize both low power consumption and high-speed operability, which are conventionally contradictory.

本発明は、上記の課題を解決するために次のような手段を講じる。 The present invention takes the following means in order to solve the above problems.

［１］本発明による半導体集積回路は、入力データ信号とクロック信号と制御信号を入力し、出力データ信号を出力するラッチ回路と、前記出力データ信号を保持する保持回路と、前記入力データ信号と前記出力データ信号を入力し、前記入力データ信号と前記出力データ信号の論理の組み合わせにより前記制御信号を生成する帰還回路とを備える。そして、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御することを特徴とする。 [1] A semiconductor integrated circuit according to the present invention receives an input data signal, a clock signal, and a control signal and outputs an output data signal, a holding circuit holding the output data signal, and the input data signal A feedback circuit that inputs the output data signal and generates the control signal by a combination of logics of the input data signal and the output data signal; The internal operation of the latch circuit is on / off controlled by the control signal.

この構成による作用は次のとおりである。入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合に、ラッチ回路の内部動作をオンにすると、その内部動作は結果的に無駄な動作となる。そこで、入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合に相当するときは、帰還回路はその論理の組み合わせに基づいてラッチ回路の内部動作をＯＦＦにする制御信号を生成する。ラッチ回路は、その制御信号に基づいて内部動作を停止する。ただし、ラッチ回路に供給されているクロック信号を停止することはない。このクロック信号を停止することなくラッチ回路の内部動作を停止させるところがポイントである。これにより、消費電力を削減することが可能になる。次いで、入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わる場合に相当するときは、帰還回路からの制御信号はラッチ回路の内部動作をアサートするものとなり、ラッチ回路は内部動作を再開し、入力データ信号の変化を出力データ信号の変化へと導く。このとき、クロック信号は発振継続中であるため、セットアップの応答性が高く、高速動作が可能となる。すなわち、従来、矛盾するとされていた消費電力削減と高速動作との両立を実現することができる。 The effect | action by this structure is as follows. When the logic combination of the input data signal and the output data signal does not change before and after the clock signal is asserted, if the internal operation of the latch circuit is turned on, the internal operation results in a useless operation. Therefore, when the logic combination of the input data signal and the output data signal does not change before and after the clock signal is asserted, the feedback circuit controls to turn off the internal operation of the latch circuit based on the logic combination. Generate a signal. The latch circuit stops the internal operation based on the control signal. However, the clock signal supplied to the latch circuit is not stopped. The point is to stop the internal operation of the latch circuit without stopping the clock signal. Thereby, power consumption can be reduced. Next, when the combination of the logic of the input data signal and the output data signal changes before and after the clock signal is asserted, the control signal from the feedback circuit asserts the internal operation of the latch circuit. The internal operation is resumed, and the change in the input data signal is led to the change in the output data signal. At this time, since the clock signal is continuing to oscillate, the setup response is high and high-speed operation is possible. That is, it is possible to realize both reduction of power consumption and high-speed operation, which have been conventionally contradictory.

ここで、出力データ信号について補足する。例えば、Ｄ‐ＦＦの場合、入力データ信号Ｄ、クロック信号ＣＫに対して、出力データ信号は、第１の出力データ信号Ｑとその反転論理の第２の出力データ信号ＮＱとがある。本発明においては、出力データ信号というときは、第１の出力データ信号Ｑまたは第２の出力データ信号ＮＱのいずれか一方、または両方を指すものである。この点は、以下の説明にも該当するものである。 Here, the output data signal will be supplemented. For example, in the case of the D-FF, with respect to the input data signal D and the clock signal CK, the output data signal includes a first output data signal Q and a second output data signal NQ having its inverted logic. In the present invention, the output data signal refers to one or both of the first output data signal Q and the second output data signal NQ. This point also applies to the following description.

上記の「入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合」とは、例えば、入力データ信号Ｄに対して第１の出力データ信号Ｑを考えるとき、Ｄ＝“Ｈ”、Ｑ＝“Ｈ”の場合と、Ｄ＝“Ｌ”、Ｑ＝“Ｌ”の場合とがある。また、入力データ信号Ｄに対して第２の出力データ信号ＮＱを考えるとき、Ｄ＝“Ｈ”、ＮＱ＝“Ｌ”の場合と、Ｄ＝“Ｌ”、Ｑ＝“Ｈ”の場合とがある。 The above “when the combination of the logic of the input data signal and the output data signal does not change before and after the assertion of the clock signal” means, for example, when considering the first output data signal Q with respect to the input data signal D, = “H” and Q = “H”, and D = “L” and Q = “L”. Further, when considering the second output data signal NQ with respect to the input data signal D, there are a case where D = “H” and NQ = “L” and a case where D = “L” and Q = “H”. is there.

［２］上記の［１］の半導体集積回路における前記帰還回路については、次のように構成することが好ましい。すなわち、その帰還回路は、前記入力データ信号と前記出力データ信号とが入力される。そして、前記出力データ信号に基づいて第１の制御信号を生成する。また、前記出力データ信号に基づいて生成される信号と前記入力データ信号とから合成される第２の制御信号を生成する。なお、これについては、後述する実施の形態１（図２）の帰還回路Ａ３を参考にすることができる。 [2] The feedback circuit in the semiconductor integrated circuit of [1] is preferably configured as follows. That is, the input data signal and the output data signal are input to the feedback circuit. Then, a first control signal is generated based on the output data signal. Further, a second control signal synthesized from the signal generated based on the output data signal and the input data signal is generated. For this, reference can be made to a feedback circuit A3 of the first embodiment (FIG. 2) described later.

［３］上記の［１］の半導体集積回路における前記ラッチ回路については、次のように構成することが好ましい。すなわち、このラッチ回路は、第１のＮＡＮＤ型ダイナミック回路と第２のＮＡＮＤ型ダイナミック回路とを有する。 [3] The latch circuit in the semiconductor integrated circuit of [1] is preferably configured as follows. In other words, this latch circuit has a first NAND type dynamic circuit and a second NAND type dynamic circuit.

第１のＮＡＮＤ型ダイナミック回路は、前記入力データ信号と前記クロック信号と前記第１の制御信号とが入力され、第１のプリチャージノードの充放電を制御するものである。第２のＮＡＮＤ型ダイナミック回路は、前記第１のプリチャージノードと前記クロック信号と前記第２の制御信号が入力され、第２のプリチャージノードの充放電を制御するものである。 The first NAND type dynamic circuit receives the input data signal, the clock signal, and the first control signal, and controls charging / discharging of the first precharge node. The second NAND type dynamic circuit receives the first precharge node, the clock signal, and the second control signal and controls charging / discharging of the second precharge node.

第１のＮＡＮＤ型ダイナミック回路は、前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第１のプリチャージノードに充電され、前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記入力データ信号および前記第１の制御信号がともに“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、前記入力データ信号および前記第１の制御信号のいずれか一方が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持する。 The first NAND type dynamic circuit charges the first precharge node in a period from the falling edge to the rising edge of the clock signal, and the input data in a period from the rising edge to the falling edge of the clock signal. When both the signal and the first control signal are at “H” level, the charge at the first precharge node is discharged, and either the input data signal or the first control signal is at “L” level. In this case, the charge of the first precharge node is held.

第２のＮＡＮＤ型ダイナミック回路は、前記クロック信号の立ち下がりから立ち上がりまでの期間で、第２のプリチャージノードに充電され、前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１のプリチャージノードおよび前記第２の制御信号がともに“Ｈ”レベルの場合、前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードおよび前記第２の制御信号の少なくともいずれか一方が“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持する。 The second NAND type dynamic circuit is charged in the second precharge node in a period from the falling edge to the rising edge of the clock signal, and the first precharge node in the period from the rising edge to the falling edge of the clock signal. When both the charge node and the second control signal are at “H” level, the charge of the second precharge node is discharged, and at least one of the first precharge node and the second control signal Is at the “L” level, the charge of the second precharge node is held.

なお、これについては、後述する実施の形態１（図２）の第１のＮＡＮＤ型ダイナミック回路ａ１および第２のＮＡＮＤ型ダイナミック回路ａ２を参考にすることができる。 For this, reference can be made to a first NAND type dynamic circuit a1 and a second NAND type dynamic circuit a2 of the first embodiment (FIG. 2) to be described later.

［４］上記の［１］の半導体集積回路における前記ラッチ回路については、次のように構成することが好ましい。すなわち、そのラッチ回路は、複数のＰ型ＭＯＳトランジスタと複数のＮ型ＭＯＳトランジスタと１つのインバータとから構成されている。具体的には次のとおりである。 [4] The latch circuit in the semiconductor integrated circuit of [1] is preferably configured as follows. That is, the latch circuit includes a plurality of P-type MOS transistors, a plurality of N-type MOS transistors, and one inverter. Specifically, it is as follows.

ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第１のＰ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第１のプリチャージノードに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の制御信号に接続され、ドレインが前記第２のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第３のＮ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、前記ドレインが前記第２のプリチャージノードに接続された第２のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ドレインが前記第２のプリチャージノードに接続された第４のＮ型ＭＯＳトランジスタと、
ゲートが前記第２の制御信号に接続され、ドレインが前記第４のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第５のＮ型ＭＯＳトランジスタと、
入力端子が前記第２のプリチャージノードに接続された第１のインバータと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが前記第３のＰ型ＭＯＳトランジスタのドレインに接続された第４のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが接地され、ドレインが前記第４のＰ型ＭＯＳトランジスタのドレインに接続された第６のＮ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号に接続された第５のＰ型ＭＯＳトランジスタと、
ゲートが前記第６のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号に接続された第７のＮ型ＭＯＳトランジスタと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第６のＰ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第７のＰ型ＭＯＳトランジスタと
を具備している。 A first P-type MOS transistor having a gate connected to the clock signal, a source connected to a power supply, and a drain connected to the first precharge node;
A first N-type MOS transistor having a gate connected to the clock signal and a source grounded;
A second N-type MOS transistor having a gate connected to the input data signal and a drain connected to the first precharge node;
A third N-type MOS having a gate connected to the first control signal, a drain connected to the source of the second N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor A transistor,
A second P-type MOS transistor having a gate connected to the clock signal, a source connected to a power supply, and a drain connected to the second precharge node;
A fourth N-type MOS transistor having a gate connected to the first precharge node and a drain connected to the second precharge node;
A fifth N-type MOS having a gate connected to the second control signal, a drain connected to the source of the fourth N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor A transistor,
A first inverter having an input terminal connected to the second precharge node;
A third P-type MOS transistor having a gate connected to the output terminal of the first inverter and a source connected to a power source;
A fourth P-type MOS transistor having a gate connected to the first precharge node and a source connected to the drain of the third P-type MOS transistor;
A sixth N-type MOS transistor having a gate connected to the first precharge node, a source grounded, and a drain connected to the drain of the fourth P-type MOS transistor;
A fifth P-type MOS transistor having a gate connected to the second precharge node, a source connected to a power supply, and a drain connected to the first output data signal;
A seventh N-type MOS transistor having a gate connected to the drain of the sixth N-type MOS transistor, a source grounded, and a drain connected to the first output data signal;
A sixth P-type MOS transistor having a gate connected to the output terminal of the first inverter, a source connected to the power supply, and a drain connected to the second precharge node;
And a seventh P-type MOS transistor having a gate connected to the second precharge node, a source connected to a power supply, and a drain connected to the first precharge node.

なお、これについては、後述する実施の形態１（図２）のラッチ回路Ａ１を参考にすることができる。 For this, reference can be made to a latch circuit A1 of the first embodiment (FIG. 2) described later.

［５］上記において、前記ラッチ回路を次のように構成してもよい。すなわち、前記第１の制御信号および前記第２の制御信号が反転論理であれば、Ｐ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタに置き換え、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成する。 [5] In the above, the latch circuit may be configured as follows. That is, if the first control signal and the second control signal are inverted logic, the P-type MOS transistor is replaced with an N-type MOS transistor, the N-type MOS transistor is replaced with a P-type MOS transistor, and the power supply is grounded. Replace and configure by replacing the ground with a power supply.

［６］上記において、前記保持回路を次のように構成することが好ましい。すなわち、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第８のＰ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ソースが接地され、ドレインが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第８のＮ型ＭＯＳトランジスタと、
ゲートが前記第８のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号および前記第１の制御信号に接続された第９のＰ型ＭＯＳトランジスタと、
ゲートが前記第８のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号および前記第１の制御信号に接続された第９のＮ型ＭＯＳトランジスタと
を具備している。 [6] In the above, the holding circuit is preferably configured as follows. That is,
An eighth P-type MOS transistor having a gate connected to the output data signal and a source connected to the power supply;
An eighth N-type MOS transistor having a gate connected to the output data signal, a source grounded, and a drain connected to the drain of the eighth P-type MOS transistor;
A ninth P-type MOS transistor having a gate connected to the drain of the eighth N-type MOS transistor, a source connected to a power supply, and a drain connected to the first output data signal and the first control signal When,
A ninth N-type MOS transistor having a gate connected to the drain of the eighth N-type MOS transistor, a source grounded, and a drain connected to the first output data signal and the first control signal; It has.

なお、これについては、後述する実施の形態１（図２）のデータ保持回路Ａ２を参考にすることができる。 This can be referred to the data holding circuit A2 of the first embodiment (FIG. 2) described later.

［７］上記において、前記帰還回路を次のように構成することが好ましい。すなわち、
ゲートが前記入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第１０のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが接地された第１０のＮ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが接地された第１１のＮ型ＭＯＳトランジスタと
を具備している。 [7] In the above, the feedback circuit is preferably configured as follows. That is,
A tenth P-type MOS transistor having a gate connected to the input data signal, a drain connected to the second control signal, and a source connected to the drain of the eighth P-type MOS transistor;
A tenth N-type MOS transistor having a gate connected to the input data signal, a drain connected to the second control signal, and a source grounded;
And an eleventh N-type MOS transistor having a gate connected to the output data signal, a drain connected to the second control signal, and a source grounded.

なお、これについては、後述する実施の形態１（図２）の帰還回路Ａ３を参考にすることができる。 For this, reference can be made to a feedback circuit A3 of the first embodiment (FIG. 2) described later.

［８］本発明による半導体集積回路は、また、次のように構成されている。すなわち、複数の入力データ信号と入力データ信号選択信号とクロック信号と制御信号を入力し、出力データ信号を出力するラッチ回路と、前記出力データ信号を保持する保持回路と、前記入力データ信号と前記入力データ信号選択信号と前記出力データ信号を入力し、前記入力データ信号選択信号と前記入力データ信号選択信号が選択している前記入力データ信号と前記出力データ信号の論理の組み合わせにより前記制御信号を生成する帰還回路とを備える。そして、前記入力データ信号選択信号と前記入力データ信号選択信号が選択している前記入力データ信号に応じて、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御することを特徴とする。 [8] The semiconductor integrated circuit according to the present invention is also configured as follows. That is, a plurality of input data signals, an input data signal selection signal, a clock signal, and a control signal are input, a latch circuit that outputs an output data signal, a holding circuit that holds the output data signal, the input data signal, and the The input data signal selection signal and the output data signal are input, and the control signal is determined by a combination of the logic of the input data signal and the output data signal selected by the input data signal selection signal and the input data signal selection signal. And a feedback circuit to be generated. The internal operation of the latch circuit is controlled to be turned on / off by the control signal in accordance with the input data signal selection signal and the input data signal selected by the input data signal selection signal.

これは、入力データ信号が複数ある場合のものである。例えば、フリップフロップ群からなる論理回路において、通常動作時の入力データ信号と、スキャンチェーンとしてのテスト動作時の入力データ信号のように、複数の入力データ信号を切り換えて入力することがある。この場合に、第１の入力データ信号のときは、その入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合に相当するときに、ラッチ回路の内部動作を停止させ、消費電力を削減するとともに、ラッチ回路の内部動作を再開するときには、セットアップの応答性を高くして、高速動作を可能とする。また、第２の入力データ信号のときは、通常のダイナミック型と同様の動作となり、高速動作が保証される。 This is a case where there are a plurality of input data signals. For example, in a logic circuit composed of flip-flop groups, a plurality of input data signals may be switched and input, such as an input data signal during a normal operation and an input data signal during a test operation as a scan chain. In this case, the internal operation of the latch circuit is stopped when the first input data signal corresponds to the case where the logic combination of the input data signal and the output data signal does not change before and after the clock signal is asserted. Thus, power consumption is reduced, and when the internal operation of the latch circuit is resumed, the responsiveness of the setup is increased to enable high-speed operation. In the case of the second input data signal, the operation is the same as the normal dynamic type, and high-speed operation is guaranteed.

［９］本発明による半導体集積回路は、第１の入力データ信号と第２の入力データ信号と入力データ信号選択信号とクロック信号と制御信号を入力し、出力データ信号を出力するラッチ回路と、前記出力データ信号を保持する保持回路と、前記第１の入力データ信号と前記入力データ信号選択信号と前記出力データ信号を入力し、前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合においては、前記第１の入力データ信号と前記出力データ信号の論理の組み合わせにより前記制御信号を制御し、かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合においては、前記制御信号として常に一定値を出力する帰還回路とを備える。そして、前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御し、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、前記ラッチ回路の内部動作を常に動作状態に制御することを特徴とする。 [9] A semiconductor integrated circuit according to the present invention receives a first input data signal, a second input data signal, an input data signal selection signal, a clock signal, and a control signal, and outputs an output data signal; A holding circuit for holding the output data signal, the first input data signal, the input data signal selection signal, and the output data signal are input, and the input data signal selection signal selects the first input data signal The control signal is controlled by a logic combination of the first input data signal and the output data signal, and the input data signal selection signal selects the second input data signal. A feedback circuit that always outputs a constant value as the control signal. When the input data signal selection signal selects the first input data signal, on / off control of the internal operation of the latch circuit is performed by the control signal, and the input data signal selection signal is When the second input data signal is selected, the internal operation of the latch circuit is always controlled to be in an operating state.

この構成による作用は次のとおりである。入力データ信号選択信号が第１の入力データ信号を選択している状態では、上記の［１］と同様の機能を発揮する。すなわち、第１の入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わらない場合に相当するときは、帰還回路はその論理の組み合わせに基づいてラッチ回路の内部動作をＯＦＦにする制御信号を生成する。ラッチ回路は、その制御信号に基づいて内部動作を停止する。ただし、ラッチ回路に供給されているクロック信号を停止することはない。このクロック信号を停止することなくラッチ回路の内部動作を停止させるところがポイントである。これにより、消費電力を削減することが可能になる。次いで、第１の入力データ信号と出力データ信号の論理の組み合わせがクロック信号のアサートの前後で変わる場合に相当するときは、帰還回路からの制御信号はラッチ回路の内部動作をアサートするものとなり、ラッチ回路は内部動作を再開し、入力データ信号の変化を出力データ信号の変化へと導く。このとき、クロック信号は発振継続中であり、セットアップの応答性が高く、高速動作が可能となる。すなわち、従来、矛盾するとされていた消費電力削減と高速動作との両立を実現することができる。 The effect | action by this structure is as follows. In a state where the input data signal selection signal selects the first input data signal, the same function as [1] is exhibited. That is, when the logic combination of the first input data signal and the output data signal does not change before and after the clock signal is asserted, the feedback circuit turns off the internal operation of the latch circuit based on the logic combination. A control signal is generated. The latch circuit stops the internal operation based on the control signal. However, the clock signal supplied to the latch circuit is not stopped. The point is to stop the internal operation of the latch circuit without stopping the clock signal. Thereby, power consumption can be reduced. Next, when the combination of the logic of the first input data signal and the output data signal changes before and after the clock signal is asserted, the control signal from the feedback circuit asserts the internal operation of the latch circuit. The latch circuit resumes internal operation and guides the change in the input data signal to the change in the output data signal. At this time, the clock signal is continuing to oscillate, the setup response is high, and high-speed operation is possible. That is, it is possible to realize both reduction of power consumption and high-speed operation, which have been conventionally contradictory.

また、入力データ信号選択信号が第２の入力データ信号を選択している状態では、通常のダイナミック型と同様の動作となり、高速動作が保証される。 Further, in a state where the input data signal selection signal selects the second input data signal, the operation is the same as the normal dynamic type, and high-speed operation is guaranteed.

この場合において、第１の入力データ信号としては遷移確率が低い信号を設定し、第２の入力データ信号としては遷移確率が高い信号を設定すればよい。例えば、フリップフロップ群からなる論理回路において、通常動作時の入力データ信号が第１の入力データ信号に相当し、スキャンチェーンとしてのテスト動作時の入力データ信号が第２の入力データ信号に相当する。 In this case, a signal having a low transition probability may be set as the first input data signal, and a signal having a high transition probability may be set as the second input data signal. For example, in a logic circuit composed of flip-flop groups, an input data signal during normal operation corresponds to a first input data signal, and an input data signal during a test operation as a scan chain corresponds to a second input data signal. .

［１０］上記の［９］の半導体集積回路における前記ラッチ回路については、次のように構成することが好ましい。すなわち、そのラッチ回路は、ダイナミック回路とＮＡＮＤ型ダイナミック回路とを有する。 [10] The latch circuit in the semiconductor integrated circuit of [9] is preferably configured as follows. That is, the latch circuit includes a dynamic circuit and a NAND type dynamic circuit.

ダイナミック回路は、次のように構成されている。すなわち、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、
前記第１の入力データ信号と前記出力データ信号に基づいて前記第１の入力データ信号と反転極性であるように出力された第１の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第１のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１の入力データ信号および前記第１の制御信号がともに“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、前記第１の入力データ信号および前記第１の制御信号がいずれか一方が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持する。 The dynamic circuit is configured as follows. That is,
In the case where the input data signal selection signal selects the first input data signal,
A first control signal that is output based on the first input data signal and the output data signal so as to have an inverted polarity with respect to the first input data signal is input,
In the period from the falling edge to the rising edge of the clock signal, the charge is charged to the first precharge node,
When the first input data signal and the first control signal are both at the “H” level during the period from the rising edge to the falling edge of the clock signal, the charge of the first precharge node is discharged, When one of the first input data signal and the first control signal is at “L” level, the charge of the first precharge node is held.

かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、
前記第２の入力データ信号が“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、
前記第２の入力データ信号が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持する。 And when the input data signal selection signal selects the second input data signal,
When the second input data signal is at “H” level, the charge of the first precharge node is discharged;
When the second input data signal is at “L” level, the charge of the first precharge node is held.

また、ＮＡＮＤ型ダイナミック回路は、次のように構成されている。すなわち、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、
前記第１のプリチャージノードと前記出力データ信号に基づいて前記第１の入力データ信号と同一極性であるように出力される信号と前記第１の入力データ信号の論理和である第２の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、前記第２のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１のプリチャージノードおよび前記第２の制御信号がともに“Ｈ”レベルの場合、前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードおよび前記第２の制御信号がいずれか一方が“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持する。 The NAND type dynamic circuit is configured as follows. That is,
In the case where the input data signal selection signal selects the first input data signal,
A second control which is a logical sum of a signal output so as to have the same polarity as the first input data signal based on the first precharge node and the output data signal and the first input data signal Signal is input,
The second precharge node is charged in the period from the falling edge to the rising edge of the clock signal,
If both the first precharge node and the second control signal are at “H” level during the period from the rising edge to the falling edge of the clock signal, the charge of the second precharge node is discharged, When one of the first precharge node and the second control signal is at “L” level, the charge of the second precharge node is held.

かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、
前記入力データ信号選択信号が“Ｈ”レベルの場合において、前記第１のプリチャージノードが“Ｈ”レベルの場合、
前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードが“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持する。 And when the input data signal selection signal selects the second input data signal,
When the input data signal selection signal is at “H” level and the first precharge node is at “H” level,
The electric charge of the second precharge node is discharged, and when the first precharge node is at “L” level, the electric charge of the second precharge node is held.

なお、これについては、後述する実施の形態２（図５）のダイナミック回路ａ１１およびＮＡＮＤ型ダイナミック回路ａ１２を参考にすることができる。 For this, reference can be made to a dynamic circuit a11 and a NAND-type dynamic circuit a12 of the second embodiment (FIG. 5) described later.

［１１］上記の［９］の半導体集積回路における前記ラッチ回路については、次のように構成することが好ましい。すなわち、そのラッチ回路は、複数のＰ型ＭＯＳトランジスタと複数のＮ型ＭＯＳトランジスタと１つのインバータとから構成されている。具体的には次のとおりである。 [11] The latch circuit in the semiconductor integrated circuit of [9] is preferably configured as follows. That is, the latch circuit includes a plurality of P-type MOS transistors, a plurality of N-type MOS transistors, and one inverter. Specifically, it is as follows.

ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第１のＰ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第１のプリチャージノードに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の制御信号に接続され、ドレインが前記第２のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第３のＮ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第２のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ドレインが前記第２のプリチャージノードに接続された第４のＮ型ＭＯＳトランジスタと、
ゲートが前記第２の制御信号に接続され、ドレインが前記第４のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第５のＮ型ＭＯＳトランジスタと、
入力端子が前記第２のプリチャージノードに接続された第１のインバータと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが前記第３のＰ型ＭＯＳトランジスタのドレインに接続された第４のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが接地され、ドレインが前記第４のＰ型ＭＯＳトランジスタのドレインに接続された第６のＮ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号に接続された第５のＰ型ＭＯＳトランジスタと、
ゲートが前記第６のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号に接続された第７のＮ型ＭＯＳトランジスタと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第６のＰ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第７のＰ型ＭＯＳトランジスタと、
ゲートが前記第２の入力データ信号に接続され、ドレインが第１のプリチャージノードに接続された第１７のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ドレインが前記第１７のＮ型ＭＯＳトランジスタのソースに接続され、ソースが第１のＮ型ＭＯＳトランジスタのドレインに接続された第１８のＮ型ＭＯＳトランジスタと
を具備している。 A first P-type MOS transistor having a gate connected to the clock signal, a source connected to a power supply, and a drain connected to the first precharge node;
A first N-type MOS transistor having a gate connected to the clock signal and a source grounded;
A second N-type MOS transistor having a gate connected to the first input data signal and a drain connected to the first precharge node;
A third N-type MOS having a gate connected to the first control signal, a drain connected to the source of the second N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor A transistor,
A second P-type MOS transistor having a gate connected to the clock signal, a source connected to a power supply, and a drain connected to the second precharge node;
A fourth N-type MOS transistor having a gate connected to the first precharge node and a drain connected to the second precharge node;
A fifth N-type MOS having a gate connected to the second control signal, a drain connected to the source of the fourth N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor A transistor,
A first inverter having an input terminal connected to the second precharge node;
A third P-type MOS transistor having a gate connected to the output terminal of the first inverter and a source connected to a power source;
A fourth P-type MOS transistor having a gate connected to the first precharge node and a source connected to the drain of the third P-type MOS transistor;
A sixth N-type MOS transistor having a gate connected to the first precharge node, a source grounded, and a drain connected to the drain of the fourth P-type MOS transistor;
A fifth P-type MOS transistor having a gate connected to the second precharge node, a source connected to a power supply, and a drain connected to the first output data signal;
A seventh N-type MOS transistor having a gate connected to the drain of the sixth N-type MOS transistor, a source grounded, and a drain connected to the first output data signal;
A sixth P-type MOS transistor having a gate connected to the output terminal of the first inverter, a source connected to the power supply, and a drain connected to the second precharge node;
A seventh P-type MOS transistor having a gate connected to the second precharge node, a source connected to a power supply, and a drain connected to the first precharge node;
A seventeenth N-type MOS transistor having a gate connected to the second input data signal and a drain connected to the first precharge node;
An eighteenth N-type MOS transistor having a gate connected to the input data signal selection signal, a drain connected to the source of the seventeenth N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor It is equipped with.

なお、これについては、後述する実施の形態２（図５）のラッチ回路Ａ１１を参考にすることができる。 For this, reference can be made to a latch circuit A11 of a second embodiment (FIG. 5) described later.

［１２］上記の［９］〜［１１］の半導体集積回路における前記帰還回路については、次のように構成することが好ましい。すなわち、その帰還回路は、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第８のＰ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第１０のＰ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第２の制御信号に接続された第１０のＮ型ＭＯＳトランジスタと、ゲートが前記出力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第１０のＮ型ＭＯＳトランジスタのソースに接続された第１１のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが電源に接続された第１１のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが接地され、ドレインが前記第１１のＰ型ＭＯＳトランジスタのドレインと接続された第１２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１２のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１０のＮ型ＭＯＳトランジスタのソースに接続された第１３のＮ型ＭＯＳトランジスタと、
ゲートが前記第１２のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第２の制御信号に接続された第１２のＰ型ＭＯＳトランジスタと、
ゲートがデータ保持ノードに接続され、ソースが前記第１１のＰ型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第１の制御信号に接続された第１３のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続されドレインが前記第１の制御信号に接続され、ソースが接地された第１４のＮ型ＭＯＳトランジスタと、
ゲートが前記データ保持ノードに接続され、ドレインが前記第１の制御信号に接続され、ソースが接地された第１５のＮ型ＭＯＳトランジスタと
を具備している。 [12] The feedback circuit in the semiconductor integrated circuits of [9] to [11] is preferably configured as follows. That is, the feedback circuit is
An eighth P-type MOS transistor having a gate connected to the output data signal and a source connected to the power supply;
A tenth P-type MOS transistor having a gate connected to the first input data signal, a drain connected to the second control signal, and a source connected to the drain of the eighth P-type MOS transistor;
A tenth N-type MOS transistor having a gate connected to the first input data signal, a drain connected to the second control signal, a gate connected to the output data signal, and a drain connected to the second data signal An eleventh N-type MOS transistor connected to the control signal and having a source connected to the source of the tenth N-type MOS transistor;
An eleventh P-type MOS transistor having a gate connected to the input data signal selection signal and a source connected to a power source;
A twelfth N-type MOS transistor having a gate connected to the input data signal selection signal, a source grounded, and a drain connected to the drain of the eleventh P-type MOS transistor;
A thirteenth N-type MOS transistor having a gate connected to the drain of the twelfth N-type MOS transistor, a source grounded, and a drain connected to the source of the tenth N-type MOS transistor;
A twelfth P-type MOS transistor having a gate connected to the drain of the twelfth N-type MOS transistor, a source connected to a power supply, and a drain connected to the second control signal;
A thirteenth P-type MOS transistor having a gate connected to the data holding node, a source connected to the drain of the eleventh P-type MOS transistor, and a drain connected to the first control signal;
A fourteenth N-type MOS transistor having a gate connected to the input data signal selection signal, a drain connected to the first control signal, and a source grounded;
And a fifteenth N-type MOS transistor having a gate connected to the data holding node, a drain connected to the first control signal, and a source grounded.

なお、これについては、後述する実施の形態２（図５）の帰還回路Ａ１３を参考にすることができる。 This can be referred to the feedback circuit A13 of the second embodiment (FIG. 5) described later.

上記において、第１のプリチャージノードに対する放電経路での放電動作と第２のプリチャージノードに対する放電経路での放電動作が競合（レイシング）すると、誤動作を生じる可能性が残る。そこで、この競合を防止するために、第１のプリチャージノードでの電荷のディスチャージを早くし、第２のプリチャージノードでの電荷のディスチャージを遅くするように制御する。以下、この改良点について説明する。 In the above, if the discharge operation on the discharge path for the first precharge node and the discharge operation on the discharge path for the second precharge node compete (race), there is a possibility that a malfunction occurs. Therefore, in order to prevent this competition, control is performed such that the charge discharge at the first precharge node is accelerated and the charge discharge at the second precharge node is delayed. Hereinafter, this improvement will be described.

［１３］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、物理配置上の空間的距離について、前記第１のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとの距離は、前記第１のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとの距離よりもに短く設定されている構成とする。 [13] In the above, the latch circuit is preferably configured as follows. That is, with respect to the spatial distance on the physical arrangement, the distance between the first N-type MOS transistor and the third N-type MOS transistor is the same as the first N-type MOS transistor and the fifth N-type MOS transistor. It is set as the structure set shorter than the distance.

この構成による作用は次のとおりである。空間的距離が小さい方が動作しやすい。つまり、応答性がより高い。したがって、距離の短い方の第３のＮ型ＭＯＳトランジスタが存在する第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。 The effect | action by this structure is as follows. It is easier to operate when the spatial distance is smaller. That is, the responsiveness is higher. Therefore, the discharge path of the first precharge node in which the third N-type MOS transistor having a shorter distance is present discharges earlier, and the operation stability is increased.

［１４］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、ＭＯＳトランジスタの閾値電圧について、前記第２のＮ型ＭＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジスタの閾値電圧は、前記第４のＮ型ＭＯＳトランジスタおよび前記第５のＮ型ＭＯＳトランジスタの閾値電圧よりも低く設定されている構成とする。 [14] In the above, the latch circuit is preferably configured as follows. That is, regarding the threshold voltage of the MOS transistor, the threshold voltages of the second N-type MOS transistor and the third N-type MOS transistor are the same as the threshold voltages of the fourth N-type MOS transistor and the fifth N-type MOS transistor. The configuration is set lower than the voltage.

この構成による作用は次のとおりである。閾値電圧が低い方が動作しやすい。つまり、応答性がより高い。したがって、閾値電圧の低い方の第２、第３のＮ型ＭＯＳトランジスタが存在する第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。 The effect | action by this structure is as follows. Lower threshold voltage is easier to operate. That is, the responsiveness is higher. Therefore, the discharge path of the first precharge node in which the second and third N-type MOS transistors having lower threshold voltages are present is discharged earlier, and the operation stability is increased.

［１５］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとが１つの回路ブロックとして半導体基板に形成され、また、前記第４のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとが別の１つの回路ブロックとして前記半導体基板に形成されている。そして、前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極と順に形成されている。また、前記第４のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極とが順に形成されている。この方式によっても、第２、第３のＮ型ＭＯＳトランジスタが存在する第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。 [15] In the above, the latch circuit is preferably configured as follows. That is, the first N-type MOS transistor, the second N-type MOS transistor, and the third N-type MOS transistor are formed as one circuit block on a semiconductor substrate, and the fourth N-type MOS transistor A transistor and the fifth N-type MOS transistor are formed on the semiconductor substrate as another circuit block. The first N-type MOS transistor, the second N-type MOS transistor, and the third N-type MOS transistor configure their sources and drains laterally with respect to other adjacent circuit blocks. Diffusion regions to be formed and their gate electrodes are formed in this order. The fourth N-type MOS transistor and the fifth N-type MOS transistor include a diffusion region that forms a source and a drain in a lateral direction with respect to another adjacent circuit block, and a gate electrode thereof. Are formed in order. Also with this method, the discharge path of the first precharge node in which the second and third N-type MOS transistors are present is discharged earlier, and the operation stability is increased.

なお、これについては、後述する実施の形態３（図７）を参考にすることができる。 In this regard, Embodiment 3 (FIG. 7) described later can be referred to.

［１６］上記［１５］において、前記ラッチ回路は次のように構成することが好ましい。すなわち、前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が劣化する場合、前記第４のＮ型ＭＯＳトランジスタのソースおよび前記第５のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されている。この方式によっても、第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。 [16] In the above [15], the latch circuit is preferably configured as follows. That is, when the characteristics of the diffusion region deteriorate due to the shallow trench isolation region formed between the other adjacent circuit blocks, the source of the fourth N-type MOS transistor and the fifth N-type MOS transistor A diffusion region constituting the drain is formed on the shallow trench isolation region side. Also with this method, the discharge path of the first precharge node is discharged earlier, and the operation stability is increased.

なお、これについては、後述する実施の形態３（図８）を参考にすることができる。 In this regard, Embodiment 3 (FIG. 8) to be described later can be referred to.

［１７］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、前記ラッチ回路は、前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が良化する場合、前記第１のＮ型ＭＯＳトランジスタおよび前記第２のＮ型ＭＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されている。この方式によっても、第１のプリチャージノードの放電経路の方がより早くディスチャージし、動作の安定性が増す。 [17] In the above, the latch circuit is preferably configured as follows. In other words, the latch circuit has the first N-type MOS transistor and the second N-type MOS transistor when the characteristics of the diffusion region are improved by the shallow trench isolation region formed between the other adjacent circuit blocks. A diffusion region constituting the drain of the type MOS transistor and the third N type MOS transistor is formed on the shallow trench isolation region side. Also with this method, the discharge path of the first precharge node is discharged earlier, and the operation stability is increased.

比較すると、［１６］はトレンチ分離領域によって拡散領域の特性が劣化する場合であり、［１７］はトレンチ分離領域によって拡散領域の特性が良化する場合であり、互いに逆の関係にあり、［１６］では第４および第５のＮ型ＭＯＳトランジスタの拡散領域をクロック信号入力箇所から離すのに対して、［１７］では第２および第３のＮ型ＭＯＳトランジスタの拡散領域をクロック信号入力箇所から離している。 In comparison, [16] is a case where the characteristics of the diffusion region are deteriorated by the trench isolation region, and [17] is a case where the characteristics of the diffusion region is improved by the trench isolation region, which are in an inverse relationship with each other, 16] separates the diffusion regions of the fourth and fifth N-type MOS transistors from the clock signal input location, whereas [17] separates the diffusion regions of the second and third N-type MOS transistors from the clock signal input location. Away from

［１８］上記において、前記ラッチ回路は次のように構成することが好ましい。すなわち、前記ラッチ回路は、クロック停止時に、前記第１のＮ型ＭＯＳトランジスタのソースの電位と前記第６のＮ型ＭＯＳトランジスタのソースの電位と前記第７のＮ型ＭＯＳトランジスタのソースの電位を上昇させるように構成されている。 [18] In the above, the latch circuit is preferably configured as follows. That is, when the clock is stopped, the latch circuit sets the potential of the source of the first N-type MOS transistor, the potential of the source of the sixth N-type MOS transistor, and the potential of the source of the seventh N-type MOS transistor. It is configured to raise.

これによれば、クロック停止時に接地電位の電位レベルを上げることにより、ラッチ回路のリーク電流を削減することができる。 According to this, the leakage current of the latch circuit can be reduced by raising the potential level of the ground potential when the clock is stopped.

［１９］上記において、前記ラッチ回路、保持回路、帰還回路の電源につき、ラッチ回路の電源と保持回路・帰還回路の電源とを互いに独立させ、個別的に制御可能に構成することが好ましい。このように構成することにより、ラッチ回路に対してクロック停止時は電源をＯＦＦにし、保持回路に保持している情報を保ったまま、ラッチ回路のリーク電流を削減することができる。 [19] In the above, it is preferable that the power supply of the latch circuit, the holding circuit, and the feedback circuit is configured such that the power supply of the latch circuit and the power supply of the holding circuit / feedback circuit are independent from each other and can be individually controlled. With this configuration, when the clock is stopped with respect to the latch circuit, the power is turned off, and the leakage current of the latch circuit can be reduced while maintaining the information held in the holding circuit.

［２０］上記において、前記ラッチ回路におけるＮ型ＭＯＳトランジスタの基板電位を次のように制御することが好ましい。すなわち、前記第１の制御信号が“Ｌ”レベルの場合、前記第２のＮ型ＭＯＳトランジスタの基板電位と前記第３のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて低くし、前記第１の制御信号が“Ｈ”レベルレベルの場合、前記第２のＮ型ＭＯＳトランジスタの基板電位と前記第３のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて高くする。また、前記第２の制御信号が“Ｌ”レベルの場合、前記第４のＮ型ＭＯＳトランジスタの基板電位と前記第５のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて低くし、前記第２の制御信号が“Ｈ”レベルの場合、前記第４のＮ型ＭＯＳトランジスタの基板電位と前記第５のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて高くする。 [20] In the above, it is preferable to control the substrate potential of the N-type MOS transistor in the latch circuit as follows. That is, when the first control signal is at “L” level, the substrate potential of the second N-type MOS transistor and the substrate potential of the third N-type MOS transistor are set lower than the ground potential, and the first When one control signal is at the “H” level, the substrate potential of the second N-type MOS transistor and the substrate potential of the third N-type MOS transistor are set higher than the ground potential. When the second control signal is at “L” level, the substrate potential of the fourth N-type MOS transistor and the substrate potential of the fifth N-type MOS transistor are set lower than the ground potential, and When the second control signal is at “H” level, the substrate potential of the fourth N-type MOS transistor and the substrate potential of the fifth N-type MOS transistor are set higher than the ground potential.

このように構成することにより、Ｎ型ＭＯＳトランジスタの動作時には、基板電位をフォワードバイアス方向に制御して閾値電位を低くし、高速に動作させることができる。また、Ｎ型ＭＯＳトランジスタが静止する場合には、基板電位をバックバイアス方向に制御して閾値電位を高くし、リーク電流を削減することができる。 With this configuration, during the operation of the N-type MOS transistor, the substrate potential can be controlled in the forward bias direction to lower the threshold potential and operate at high speed. When the N-type MOS transistor is stationary, the substrate potential can be controlled in the back bias direction to increase the threshold potential and reduce the leakage current.

［２１］上記において、前記ラッチ回路を次のように構成してもよい。すなわち、前記第１の制御信号および前記第２の制御信号が反転論理であれば、Ｐ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタに置き換え、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成する。 [21] In the above, the latch circuit may be configured as follows. That is, if the first control signal and the second control signal are inverted logic, the P-type MOS transistor is replaced with an N-type MOS transistor, the N-type MOS transistor is replaced with a P-type MOS transistor, and the power supply is grounded. Replace and configure by replacing the ground with a power supply.

［２２］上記において、前記帰還回路は、次のように構成することが好ましい。前記クロック信号が“Ｌ”レベルの場合の前記入力データ信号および前記出力データ信号の論理の組み合わせにより生成する前記制御信号を保持し、前記クロック信号が“Ｈ”レベルの場合も前記ラッチ回路に前記保持している制御信号を出力するように構成する。 [22] In the above, the feedback circuit is preferably configured as follows. The control signal generated by a combination of the logic of the input data signal and the output data signal when the clock signal is at “L” level is held, and the latch circuit also holds the control signal when the clock signal is at “H” level. It is configured to output the retained control signal.

これによれば、前記制御信号を保持することにより前記制御信号を生成している信号のひとつである前記入力データ信号のホールド時間を短縮することができる。 According to this, the holding time of the input data signal which is one of the signals generating the control signal can be shortened by holding the control signal.

［２３］上記において、前記帰還回路は、次のように構成することが好ましい。前記帰還回路は、前記クロック信号が“Ｌ”レベルの場合ＯＮするパスゲートと前記制御信号を保持する回路を備える制御信号ラッチ回路を備えるように構成する。 [23] In the above, the feedback circuit is preferably configured as follows. The feedback circuit is configured to include a control signal latch circuit including a pass gate that is turned on when the clock signal is at “L” level and a circuit that holds the control signal.

以上のように本発明によれば、入力データ信号と出力データ信号の論理の組み合わせが無駄な電力消費を招来するモードのときは、ラッチ回路へのクロック信号供給は継続したままの状態で、ラッチ回路の内部動作をＯＦＦし、無駄な消費電力を削減するとともに、ラッチ回路の内部動作の再開時には、セットアップの応答性を高くして高速動作を可能とすることができる。このように、従来、矛盾するとされていた消費電力削減と高速動作との両立を実現することができる。 As described above, according to the present invention, when the logic combination of the input data signal and the output data signal is in a mode in which wasteful power consumption is caused, the clock signal supply to the latch circuit is continued and the latch is performed. It is possible to turn off the internal operation of the circuit to reduce wasteful power consumption, and at the time of resuming the internal operation of the latch circuit, it is possible to increase the setup response and to enable high-speed operation. In this way, it is possible to realize both reduction in power consumption and high-speed operation, which have been conventionally contradictory.

以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。 Embodiments of a semiconductor integrated circuit according to the present invention will be described below in detail with reference to the drawings.

（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の概略構成を示すブロック図である。Ａ１はラッチ回路、Ａ２はデータ保持回路、Ａ３は帰還回路であり、これらは上記［１］の通りの構成となっている。なお、帰還回路Ａ３への入力については、信号ラインＬ１に代えて、二点鎖線のようにデータ保持回路Ａ２からの信号ラインＬ２としてもよい。Ｉ０２はインバータである。 (Embodiment 1)
FIG. 1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to Embodiment 1 of the present invention. A1 is a latch circuit, A2 is a data holding circuit, and A3 is a feedback circuit. These are configured as described in [1] above. Note that the input to the feedback circuit A3 may be the signal line L2 from the data holding circuit A2 as shown by a two-dot chain line instead of the signal line L1. I02 is an inverter.

図２は、本発明の実施の形態１における半導体集積回路の１構成例を示す回路図である。図２において、図１のＡ１，Ａ２，Ａ３が対応している。Ｐ０１〜Ｐ１０はＰ型ＭＯＳトランジスタであり、Ｎ０１〜Ｎ１１はＮ型ＭＯＳトランジスタであり、Ｉ０１は第１のインバータ、Ｉ０２は第２のインバータであり、入力データ信号Ｄ、クロック信号ＣＫを入力して、第１の出力データ信号Ｑ、第１の出力データ信号Ｑの反転論理である第２の出力データ信号ＮＱを出力する。Ｃ０１は第１のプリチャージノード、Ｃ０２は第２のプリチャージノード、Ｃ０３はデータ保持ノードであり、Ｓ０１は第１の帰還信号、Ｓ０２は第２の帰還信号である。これらの構成要素は、上記［４］で説明した内容に対応している。 FIG. 2 is a circuit diagram showing one configuration example of the semiconductor integrated circuit according to the first embodiment of the present invention. In FIG. 2, A1, A2, and A3 in FIG. 1 correspond. P01 to P10 are P-type MOS transistors, N01 to N11 are N-type MOS transistors, I01 is a first inverter, I02 is a second inverter, and inputs an input data signal D and a clock signal CK. The first output data signal Q and the second output data signal NQ that is the inverted logic of the first output data signal Q are output. C01 is a first precharge node, C02 is a second precharge node, C03 is a data holding node, S01 is a first feedback signal, and S02 is a second feedback signal. These components correspond to the contents described in [4] above.

第１のＮＡＮＤ型ダイナミック回路ａ１は、ＰｃｈトランジスタＰ０１、ＮｃｈトランジスタＮ０２、ＮｃｈトランジスタＮ０３およびＮｃｈトランジスタＮ０１の直列接続として構成されている。第２のＮＡＮＤ型ダイナミック回路ａ２は、ＰｃｈトランジスタＰ０２、ＮｃｈトランジスタＮ０４、ＮｃｈトランジスタＮ０５およびＮｃｈトランジスタＮ０１の直列接続として構成されている。 The first NAND type dynamic circuit a1 is configured as a series connection of a Pch transistor P01, an Nch transistor N02, an Nch transistor N03, and an Nch transistor N01. The second NAND type dynamic circuit a2 is configured as a series connection of a Pch transistor P02, an Nch transistor N04, an Nch transistor N05, and an Nch transistor N01.

帰還回路Ａ３が生成出力する第１の帰還信号Ｓ０１は、第２の出力データ信号ＮＱの論理反転に伴って論理反転する信号である。これは、第１のＮＡＮＤ型ダイナミック回路ａ１の放電の許可／禁止を制御するためのもので、ＮｃｈトランジスタＮ０３のゲートに接続されている。 The first feedback signal S01 generated and output by the feedback circuit A3 is a signal that is logically inverted in accordance with the logical inversion of the second output data signal NQ. This is for controlling permission / prohibition of discharge of the first NAND type dynamic circuit a1, and is connected to the gate of the Nch transistor N03.

帰還回路Ａ３が生成出力する第２の帰還信号Ｓ０２は、入力データ信号Ｄと第２の出力データ信号ＮＱとに基づいて生成される。これは、第２のＮＡＮＤ型ダイナミック回路ａ２の放電の許可／禁止を制御するためのもので、ＮｃｈトランジスタＮ０５のゲートに接続されている。第２の帰還信号Ｓ０２は、第１の出力データ信号Ｑが“Ｌ”レベルのときは必ず“Ｌ”レベルで、第１の出力データ信号Ｑが“Ｈ“レベルのときは入力データ信号Ｄが“Ｈ”レベルならやはり“Ｌ”レベルで、入力データ信号Ｄが“Ｌ”レベルなら“Ｈ”レベルとなる信号である。 The second feedback signal S02 generated and output by the feedback circuit A3 is generated based on the input data signal D and the second output data signal NQ. This is for controlling permission / prohibition of discharge of the second NAND type dynamic circuit a2, and is connected to the gate of the Nch transistor N05. The second feedback signal S02 is always “L” level when the first output data signal Q is “L” level, and the input data signal D is when the first output data signal Q is “H” level. If the input data signal D is “L” level, the signal is “H” level if the “H” level.

なお、図２では、第１の出力データ信号Ｑと第２の出力データ信号ＮＱが記述されているが、第１の出力データ信号Ｑしかない場合でも、第２の出力データ信号ＮＱしかない場合でも問題ない。 In FIG. 2, the first output data signal Q and the second output data signal NQ are described. However, even when only the first output data signal Q is present, only the second output data signal NQ is present. But no problem.

図３は、図２の構成の半導体集積回路の動作を示す波形図である。 FIG. 3 is a waveform diagram showing the operation of the semiconductor integrated circuit having the configuration of FIG.

（１）時刻Ｔ０において、クロック信号ＣＫが“Ｌ”レベルであり、ＰｃｈトランジスタＰ０１，Ｐ０２はＯＮとなり、一方、ＮｃｈトランジスタＮ０１がＯＦＦとなる。このとき、入力データ信号Ｄも第１の出力データ信号Ｑも“Ｌ”レベルである。第２の出力データ信号ＮＱは“Ｈ”レベルであり、データ保持ノードＣ０３は“Ｌ”レベルであり、第１の帰還信号Ｓ０１は“Ｈ”レベルであるので、ＮｃｈトランジスタＮ０３はＯＮ状態となっている。しかし、入力データ信号Ｄが“Ｌ”レベルのためＮｃｈトランジスタＮ０２はＯＦＦ状態であり、“Ｌ”レベルのクロック信号ＣＫのためにＮｃｈトランジスタＮ０１もＯＦＦ状態であり、したがって、第１のプリチャージノードＣ０１は“Ｈ”レベルにプリチャージされる。また、第２の出力データ信号ＮＱが“Ｈ”レベルのためＮｃｈトランジスタＮ１１はＯＮ状態であり、第２の帰還信号Ｓ０２は“Ｌ”レベルのため、ＮｃｈトランジスタＮ０５はＯＦＦ状態である。第１のプリチャージノードＣ０１が“Ｈ”レベルでＮｃｈトランジスタＮ０４がＯＮ状態であるが、ＮｃｈトランジスタＮ０５がＯＦＦ状態であるので、第２のプリチャージノードＣ０２は“Ｈ”レベルにプリチャージされる。 (1) At time T0, the clock signal CK is at "L" level, the Pch transistors P01 and P02 are turned on, and the Nch transistor N01 is turned off. At this time, both the input data signal D and the first output data signal Q are at the “L” level. Since second output data signal NQ is at “H” level, data holding node C03 is at “L” level, and first feedback signal S01 is at “H” level, Nch transistor N03 is turned on. ing. However, the Nch transistor N02 is OFF because the input data signal D is at "L" level, and the Nch transistor N01 is also OFF because of the clock signal CK at "L" level. Therefore, the first precharge node C01 is precharged to "H" level. Further, since the second output data signal NQ is “H” level, the Nch transistor N11 is in the ON state, and since the second feedback signal S02 is “L” level, the Nch transistor N05 is in the OFF state. The first precharge node C01 is at “H” level and the Nch transistor N04 is in the ON state, but the Nch transistor N05 is in the OFF state, so the second precharge node C02 is precharged to the “H” level. .

上記のように、時刻Ｔ０で第１のプリチャージノードＣ０１および第２のプリチャージノードＣ０２がともに“Ｈ”レベルにプリチャージされる。このとき、他の状態がどのようになっているかを示す。第１のインバータＩ０１の出力は、第２のプリチャージノードＣ０２が“Ｈ”レベルのため“Ｌ”レベルであり、その結果、ＰｃｈトランジスタＰ０６，Ｐ０３はＯＮ状態である。また、ＰｃｈトランジスタＰ０７，Ｐ０５はＯＦＦである。ＮｃｈトランジスタＮ０６は、第１のプリチャージノードＣ０１が“Ｈ”レベルであるのでＯＮ状態であり、ＰｃｈトランジスタＰ０４はＯＦＦである。ＮｃｈトランジスタＮ０７は、ＮｃｈトランジスタＮ０６がＯＮでグランドへの接続状態であるので、ＯＦＦである。ＰｃｈトランジスタＰ０８は第２の出力データ信号ＮＱが“Ｈ”レベルであるのでＯＦＦであり、ＮｃｈトランジスタＮ０８はＯＮ状態である。ＰｃｈトランジスタＰ１０は入力データ信号Ｄが“Ｌ”であるのでＯＮ、ＮｃｈトランジスタＮ１０はＯＮ状態である。ＮｃｈトランジスタＮ０８がＯＮでグランドへの接続状態であるので、ＰｃｈトランジスタＰ０９はＯＮ、ＮｃｈトランジスタＮ０９はＯＦＦである。データ保持回路Ａ２におけるデータ保持ノードＣ０３は“Ｌ”レベルとなっている。 As described above, both the first precharge node C01 and the second precharge node C02 are precharged to the “H” level at time T0. At this time, it shows how other states are. The output of the first inverter I01 is “L” level because the second precharge node C02 is “H” level. As a result, the Pch transistors P06 and P03 are in the ON state. Further, the Pch transistors P07 and P05 are OFF. The Nch transistor N06 is in an ON state because the first precharge node C01 is at “H” level, and the Pch transistor P04 is OFF. The Nch transistor N07 is OFF because the Nch transistor N06 is ON and connected to the ground. The Pch transistor P08 is OFF because the second output data signal NQ is at “H” level, and the Nch transistor N08 is ON. The Pch transistor P10 is ON because the input data signal D is “L”, and the Nch transistor N10 is ON. Since the Nch transistor N08 is ON and connected to the ground, the Pch transistor P09 is ON and the Nch transistor N09 is OFF. The data holding node C03 in the data holding circuit A2 is at the “L” level.

（２）時刻Ｔ１でクロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。このとき、入力データ信号Ｄは“Ｌ”レベル、第１の出力データ信号Ｑは“Ｌ”レベルである。すなわち、入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｌ”レベルのラッチ回路内部動作の停止条件となっている。ＰｃｈトランジスタＰ０１，Ｐ０２はＯＦＦに反転し、ＮｃｈトランジスタＮ０１がＯＮに反転するが、ＮｃｈトランジスタＮ０２は入力データ信号Ｄが“Ｌ”レベルのままであるためＯＦＦ状態を保つことから、第１のプリチャージノードＣ０１に対する放電は起こらず、第１のプリチャージノードＣ０１は電荷は保持し“Ｈ”レベルのままである。一方、ＮｃｈトランジスタＮ０５は第２の帰還信号Ｓ０２が“Ｌ”レベルのままであるためＯＦＦ状態を保つことから、第２のプリチャージノードＣ０２に対する放電は起こらず、第２のプリチャージノードＣ０２は電荷は保持し“Ｈ”レベルのままである。ラッチ回路Ａ１の出力段のＰｃｈトランジスタＰ０５、ＮｃｈトランジスタＮ０７はともにＯＦＦ状態のままである。したがって、第２の出力データ信号ＮＱおよび第１の出力データ信号Ｑの状態は変わらず、第１の帰還信号Ｓ０１および第２の帰還信号Ｓ０２も変わらない。 (2) Assume that the clock signal CK rises to the “H” level at time T1. At this time, the input data signal D is at “L” level, and the first output data signal Q is at “L” level. That is, both the input data signal D and the first output data signal Q are conditions for stopping the internal operation of the latch circuit at the “L” level. The Pch transistors P01 and P02 are inverted to OFF and the Nch transistor N01 is inverted to ON, but the Nch transistor N02 maintains the OFF state because the input data signal D remains at the “L” level. Discharge to the charge node C01 does not occur, and the first precharge node C01 retains electric charge and remains at the “H” level. On the other hand, the Nch transistor N05 maintains the OFF state because the second feedback signal S02 remains at “L” level, so that the second precharge node C02 does not discharge and the second precharge node C02 The charge is retained and remains at the “H” level. Both the Pch transistor P05 and the Nch transistor N07 at the output stage of the latch circuit A1 remain in the OFF state. Therefore, the states of the second output data signal NQ and the first output data signal Q do not change, and the first feedback signal S01 and the second feedback signal S02 do not change.

第１の出力データ信号Ｑが“Ｌ”レベルのときに入力データ信号Ｄが“Ｌ”であれば、クロック信号ＣＫの立ち上がりで得られる結果は、元の第１の出力データ信号Ｑの状態と同じ“Ｌ”レベルである。したがって、ラッチ回路内部動作を停止しても結果は同じである。ラッチ回路内部動作を停止したので、消費電力を削減できる。しかも、ラッチ回路内部動作の停止をクロック信号ＣＫの供給停止で実現するのではなく、論理回路内での信号伝播の制御によって行っている。そのため、後述（３）でラッチ回路内部動作の停止条件が解除されたのちの（４）での応答速度が速いものとなる。 If the input data signal D is “L” when the first output data signal Q is at “L” level, the result obtained at the rising edge of the clock signal CK is the state of the original first output data signal Q. The same “L” level. Therefore, the result is the same even if the internal operation of the latch circuit is stopped. Since the internal operation of the latch circuit is stopped, power consumption can be reduced. In addition, the internal operation of the latch circuit is not stopped by stopping the supply of the clock signal CK, but is performed by controlling signal propagation in the logic circuit. For this reason, the response speed in (4) after the stop condition of the internal operation of the latch circuit is canceled in (3) described later is high.

（３）時刻Ｔ２において、入力データ信号Ｄが“Ｌ”レベルから“Ｈ”レベルに立ち上がったとする。これで、入力データ信号Ｄと第１の出力データ信号Ｑとの論理の組み合わせが不一致となり、ラッチ回路内部動作の停止条件が解除される。 (3) Assume that the input data signal D rises from the “L” level to the “H” level at time T2. As a result, the logical combination of the input data signal D and the first output data signal Q does not match, and the condition for stopping the internal operation of the latch circuit is released.

（４）次いで時刻Ｔ３において、クロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。入力データ信号Ｄが“Ｈ”レベルに反転すると、ＮｃｈトランジスタＮ１０がＯＮし、第２の帰還信号Ｓ０２は“Ｌ”レベルに保たれている。また、入力データ信号Ｄの“Ｈ”レベルへの反転により、ＮｃｈトランジスタＮ０２がＯＮし、このとき、すでに第１の帰還信号Ｓ０１が“Ｈ”レベルでＮｃｈトランジスタＮ０３はＯＮ状態にあり、クロック信号ＣＫの立ち上がりでＮｃｈトランジスタＮ０１もＯＮ状態であるため、第１のプリチャージノードＣ０１がグランドに接続され、放電が行われる。 (4) Next, it is assumed that the clock signal CK rises to the “H” level at time T3. When the input data signal D is inverted to the “H” level, the Nch transistor N10 is turned on, and the second feedback signal S02 is kept at the “L” level. Further, the Nch transistor N02 is turned ON by the inversion of the input data signal D to the “H” level. At this time, the first feedback signal S01 is already at the “H” level, and the Nch transistor N03 is already in the ON state. Since the Nch transistor N01 is also in the ON state at the rising edge of CK, the first precharge node C01 is connected to the ground, and discharging is performed.

放電のために第１のプリチャージノードＣ０１が“Ｌ”レベルになると、ＮｃｈトランジスタＮ０６，Ｎ０４に影響が伝播する。 When the first precharge node C01 becomes “L” level due to discharge, the influence propagates to the Nch transistors N06 and N04.

ＮｃｈトランジスタＮ０６がＯＦＦ状態に反転し、ＰｃｈトランジスタＰ０４がＯＮ状態に反転する。ＰｃｈトランジスタＰ０３はＯＮ状態であったので、ＮｃｈトランジスタＮ０７のゲートが“Ｈ”レベルに反転し、ＮｃｈトランジスタＮ０７がＯＮ状態となる。これで、ラッチ回路Ａ１の出力状態が切り換えられる。すなわち、ＮｃｈトランジスタＮ０７がグランドに接続されることから、第２の出力データ信号ＮＱはそれまでの“Ｈ”レベルから“Ｌ”レベルへと反転する。これに伴って、第１の出力データ信号Ｑが“Ｌ”レベルから“Ｈ”レベルに反転する。第１の出力データ信号Ｑは入力データ信号Ｄとともに“Ｈ”レベルとなったことになる。同時に、第１の帰還信号Ｓ０１が“Ｌ”レベルへ反転する。第１の帰還信号Ｓ０１が“Ｌ”レベルになると、ＮｃｈトランジスタＮ０３がＯＦＦ状態に戻り、第１のプリチャージノードＣ０１は充電許可待機状態となる。 The Nch transistor N06 is inverted to the OFF state, and the Pch transistor P04 is inverted to the ON state. Since the Pch transistor P03 is in the ON state, the gate of the Nch transistor N07 is inverted to “H” level, and the Nch transistor N07 is turned on. Thus, the output state of the latch circuit A1 is switched. That is, since the Nch transistor N07 is connected to the ground, the second output data signal NQ is inverted from the previous “H” level to the “L” level. Accordingly, the first output data signal Q is inverted from the “L” level to the “H” level. The first output data signal Q becomes “H” level together with the input data signal D. At the same time, the first feedback signal S01 is inverted to the “L” level. When the first feedback signal S01 becomes “L” level, the Nch transistor N03 returns to the OFF state, and the first precharge node C01 enters the charge permission standby state.

また、第１のプリチャージノードＣ０１が“Ｌ”レベルへ反転したことに伴い、ＮｃｈトランジスタＮ０４はＯＦＦとなる。第２のプリチャージノードＣ０２は電荷は保持したままで“Ｈ”レベルである。 Further, as the first precharge node C01 is inverted to the “L” level, the Nch transistor N04 is turned off. The second precharge node C02 is at “H” level while holding the charge.

第２の出力データ信号ＮＱが“Ｌ”レベルへ反転したことは、データ保持回路Ａ２に保持される。インバータ（Ｐ０８，Ｎ０８）の出力が反転し、データ保持ノードＣ０３が“Ｈ”レベルへ反転する。なお、インバータ（Ｐ０９，Ｎ０９）の出力が“Ｌ”レベルに保持される。 The fact that the second output data signal NQ is inverted to the “L” level is held in the data holding circuit A2. The output of the inverter (P08, N08) is inverted, and the data holding node C03 is inverted to the “H” level. Note that the outputs of the inverters (P09, N09) are held at the “L” level.

以上のように、入力データ信号Ｄが“Ｌ”レベルから“Ｈ”レベルに反転し、その状態でクロック信号ＣＫが立ち上がると、第１の出力データ信号Ｑが“Ｌ”レベルから“Ｈ”レベルに反転する。すなわち、ラッチ回路内部動作の停止条件が解除されたのちのクロック信号ＣＫの立ち上がりにより、ラッチ回路内部動作の再開が高速に立ち上がっている。それは、クロック信号ＣＫの発振を継続していたからである。 As described above, when the input data signal D is inverted from the “L” level to the “H” level and the clock signal CK rises in this state, the first output data signal Q is changed from the “L” level to the “H” level. Invert. That is, the restart of the internal operation of the latch circuit is started at a high speed by the rising edge of the clock signal CK after the condition for stopping the internal operation of the latch circuit is released. This is because the oscillation of the clock signal CK was continued.

この期間の動作により、入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｈ”レベルのラッチ回路内部動作の停止条件が成立したことになる。 By the operation during this period, the stop condition for the internal operation of the latch circuit in which both the input data signal D and the first output data signal Q are at “H” level is established.

（５）時刻Ｔ４において、クロック信号ＣＫが“Ｌ”レベルに立ち下がると、ＰｃｈトランジスタＰ０１，Ｐ０２はＯＮとなり、直前まで“Ｌ”レベルにあった第１のプリチャージノードＣ０１は“Ｈ”レベルにプリチャージされる。なお、このとき、ＮｃｈトランジスタＮ０３は第１の帰還信号Ｓ０１が“Ｌ”レベルのためＯＦＦ状態であり、プリチャージを補償する。第２のプリチャージノードＣ０２に対しても電荷補充が行われる。 (5) When the clock signal CK falls to the “L” level at time T4, the Pch transistors P01 and P02 are turned on, and the first precharge node C01 that has been at the “L” level until immediately before is at the “H” level. Is precharged. At this time, the Nch transistor N03 is in an OFF state because the first feedback signal S01 is at "L" level, and compensates for precharge. Charge replenishment is also performed on the second precharge node C02.

（６）時刻Ｔ５においてクロック信号ＣＫが“Ｈ”レベルに立ち上がる。このとき、入力データ信号Ｄも第１の出力データ信号Ｑも“Ｈ”レベルである。これは、ラッチ回路内部動作の停止条件が成立していることを意味する。クロック信号ＣＫの立ち上がりにより、ＰｃｈトランジスタＰ０１，Ｐ０２はＯＦＦに反転し、ＮｃｈトランジスタＮ０１がＯＮに反転する。また、入力データ信号Ｄが“Ｈ”レベルであるので、ＮｃｈトランジスタＮ０２はＯＮ状態となっている。しかし、第１の帰還信号Ｓ０１が“Ｌ”レベルのままで、ＮｃｈトランジスタＮ０３がＯＦＦ状態を保つため、第１のプリチャージノードＣ０１に対する放電は起こらず、第１のプリチャージノードＣ０１は電荷は保持し“Ｈ”レベルのままである。一方、ＮｃｈトランジスタＮ０５は第２の帰還信号Ｓ０２が“Ｌ”レベルのままであるためＯＦＦ状態を保つことから、第２のプリチャージノードＣ０２に対する放電は起こらず、第２のプリチャージノードＣ０２は電荷は保持し“Ｈ”レベルのままである。よって、ラッチ回路Ａ１の出力段のＰｃｈトランジスタＰ０５、ＮｃｈトランジスタＮ０７はともにＯＦＦ状態のままである。したがって、第２の出力データ信号ＮＱおよび第１の出力データ信号Ｑの状態は変わらず、第１の帰還信号Ｓ０１および第２の帰還信号Ｓ０２も変わらない。 (6) At time T5, the clock signal CK rises to the “H” level. At this time, both the input data signal D and the first output data signal Q are at the “H” level. This means that the stop condition for the internal operation of the latch circuit is established. As the clock signal CK rises, the Pch transistors P01 and P02 are inverted to OFF and the Nch transistor N01 is inverted to ON. Further, since the input data signal D is at “H” level, the Nch transistor N02 is in the ON state. However, since the first feedback signal S01 remains at the “L” level and the Nch transistor N03 maintains the OFF state, the first precharge node C01 is not discharged, and the first precharge node C01 has no charge. Hold and remain at "H" level. On the other hand, the Nch transistor N05 maintains the OFF state because the second feedback signal S02 remains at “L” level, so that the second precharge node C02 does not discharge and the second precharge node C02 The charge is retained and remains at the “H” level. Therefore, both the Pch transistor P05 and the Nch transistor N07 at the output stage of the latch circuit A1 remain in the OFF state. Therefore, the states of the second output data signal NQ and the first output data signal Q do not change, and the first feedback signal S01 and the second feedback signal S02 do not change.

ここで、上記した（４）の場合と比較すると、（４）の場合は、クロック信号ＣＫの立ち上がりに起因して、第１のプリチャージノードＣ０１で放電が生じ、ラッチ回路Ａ１がアクティブに動作したが、その要因は、クロック信号ＣＫの立ち上がりの直前で、入力データ信号Ｄが“Ｈ”レベル、出力データ信号Ｑが“Ｌ”レベルであるため、ラッチ回路内部動作の停止条件が解除されていたためである。 Here, as compared with the case of (4) described above, in the case of (4), due to the rise of the clock signal CK, a discharge occurs at the first precharge node C01, and the latch circuit A1 operates actively. However, because the input data signal D is at the “H” level and the output data signal Q is at the “L” level immediately before the rising edge of the clock signal CK, the stop condition for the internal operation of the latch circuit is released. This is because.

これに対して、（６）の場合は、クロック信号ＣＫの立ち上がりにもかかわらず、第１のプリチャージノードＣ０１でも第２のプリチャージノードＣ０２でも放電は生じず、ラッチ回路の動作が停止されている。その要因は、クロック信号ＣＫの立ち上がりの直前で、入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｈ”レベルのラッチ回路内部動作の停止条件が成立しているためである。 On the other hand, in the case of (6), no discharge occurs in the first precharge node C01 or the second precharge node C02 in spite of the rise of the clock signal CK, and the operation of the latch circuit is stopped. ing. This is because the stop condition for the internal operation of the latch circuit in which both the input data signal D and the first output data signal Q are at “H” level immediately before the rising edge of the clock signal CK is established.

第１の出力データ信号Ｑが“Ｈ”レベルのときに入力データ信号Ｄが“Ｈ”であれば、クロック信号ＣＫの立ち上がりで得られる結果は、元の第１の出力データ信号Ｑの状態と同じ“Ｈ”レベルである。したがって、ラッチ回路内部動作を停止しても結果は同じである。ラッチ回路内部動作を停止したので、消費電力を削減できる。しかも、ラッチ回路内部動作の停止をクロック信号ＣＫの供給停止で実現するのではなく、論理回路内での信号伝播の制御によって行っている。そのため、後述（６）でラッチ回路内部動作の停止条件が解除されたのちの（７）応答速度が速いものとなる。 If the input data signal D is “H” when the first output data signal Q is “H” level, the result obtained at the rising edge of the clock signal CK is the state of the original first output data signal Q. The same “H” level. Therefore, the result is the same even if the internal operation of the latch circuit is stopped. Since the internal operation of the latch circuit is stopped, power consumption can be reduced. In addition, the internal operation of the latch circuit is not stopped by stopping the supply of the clock signal CK, but is performed by controlling signal propagation in the logic circuit. Therefore, (7) the response speed becomes faster after the stop condition for the internal operation of the latch circuit is canceled in (6) described later.

（７）時刻Ｔ６において、入力データ信号Ｄが“Ｈ”レベルから“Ｌ”レベルに立ち下がったとする。これで、入力データ信号Ｄと第１の出力データ信号Ｑとの論理の組み合わせが不一致となり、ラッチ回路内部動作の停止条件が解除される。これにより、ＮｃｈトランジスタＮ１０がＯＦＦ状態に反転し、ＰｃｈトランジスタＰ１０がＯＮ状態に反転する。ＰｃｈトランジスタＰ０８はすでにＯＮ状態であるから、第２の帰還信号Ｓ０２が“Ｌ”レベルから“Ｈ”レベルに反転する。その結果、ＮｃｈトランジスタＮ０５がＯＮ状態に反転する。これで、放電許可待機状態となる。ただし、クロック信号ＣＫが“Ｌ”レベルで、ＰｃｈトランジスタＰ０２がＯＮ状態であり、また、ＰｃｈトランジスタＰ０６もＯＮ状態にあるため、第２のプリチャージノードＣ０２には充電が継続されている。 (7) Assume that the input data signal D falls from the “H” level to the “L” level at time T6. As a result, the logical combination of the input data signal D and the first output data signal Q does not match, and the condition for stopping the internal operation of the latch circuit is released. As a result, the Nch transistor N10 is inverted to the OFF state, and the Pch transistor P10 is inverted to the ON state. Since the Pch transistor P08 is already in the ON state, the second feedback signal S02 is inverted from the “L” level to the “H” level. As a result, the Nch transistor N05 is inverted to the ON state. Now, it will be in the discharge permission standby state. However, since the clock signal CK is at the “L” level, the Pch transistor P02 is in the ON state, and the Pch transistor P06 is also in the ON state, the second precharge node C02 is continuously charged.

（８）次いで時刻Ｔ７において、クロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。ＰｃｈトランジスタＰ０１がＯＦＦし、第１のプリチャージノードＣ０１への充電は停止される。また、ＮｃｈトランジスタＮ０１がＯＮするが、第１の帰還信号Ｓ０１が“Ｌ”レベルであるため、ＮｃｈトランジスタＮ０３はＯＮ状態を保ち、第１のプリチャージノードＣ０１は電荷は保持したままでＨレベルである。一方、ＰｃｈトランジスタＰ０２もＯＦＦし、第２のプリチャージノードＣ０２への充電も停止される。このときすでに第２の帰還信号Ｓ０２が反転して“Ｈ”レベルにあり、連動してＮｃｈトランジスタＮ０５がＯＮ状態に切り換わっているので、そして、ＮｃｈトランジスタＮ０４はもとからＯＮ状態であり、ＮｃｈトランジスタＮ０１はクロック信号ＣＫの立ち上がりでＯＮしているので、第２のプリチャージノードＣ０２において放電が開始される。第２のプリチャージノードＣ０２の電位が下がり、第１のインバータＩ０１の出力が“Ｈ”レベルに反転すると、ＰｃｈトランジスタＰ０６がＯＦＦし、第２のプリチャージノードＣ０２の電位が急速に降下する。 (8) Next, it is assumed that the clock signal CK rises to the “H” level at time T7. The Pch transistor P01 is turned OFF, and charging to the first precharge node C01 is stopped. Further, the Nch transistor N01 is turned on, but the first feedback signal S01 is at the “L” level, so that the Nch transistor N03 is kept in the ON state, and the first precharge node C01 is kept at the H level while holding the charge. It is. On the other hand, the Pch transistor P02 is also turned off, and charging to the second precharge node C02 is also stopped. At this time, the second feedback signal S02 has already been inverted and is at the “H” level, and the Nch transistor N05 is switched to the ON state in conjunction with it, and the Nch transistor N04 is originally in the ON state, Since the Nch transistor N01 is turned on at the rising edge of the clock signal CK, discharging is started at the second precharge node C02. When the potential of the second precharge node C02 falls and the output of the first inverter I01 is inverted to the “H” level, the Pch transistor P06 is turned off, and the potential of the second precharge node C02 rapidly drops.

この放電のために第２のプリチャージノードＣ０２が“Ｌ”レベルになると、ＰｃｈトランジスタＰ０５がＯＮ状態に反転する。ＮｃｈトランジスタＮ０７はＯＮ状態のままである。これで、ラッチ回路Ａ１の出力状態が切り換えられる。すなわち、ＰｃｈトランジスタＰ０５が電源電位ＶＤＤに接続されることから、第２の出力データ信号ＮＱはそれまでの“Ｌ”レベルから“Ｈ”レベルに反転する。これに伴って、第１の出力データ信号Ｑが“Ｈ”レベルから“Ｌ”レベルに反転する。これで、入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｌ”レベルのラッチ回路内部動作の停止条件が成立となる。同時に、第１の帰還信号Ｓ０１が“Ｈ”レベルへ反転する。第１の帰還信号Ｓ０１が“Ｈ”レベルになると、ＮｃｈトランジスタＮ０３がＯＮ状態に戻り、第１のプリチャージノードＣ０１は放電許可待機状態となる。 When the second precharge node C02 becomes “L” level due to this discharge, the Pch transistor P05 is inverted to the ON state. The Nch transistor N07 remains in the ON state. Thus, the output state of the latch circuit A1 is switched. That is, since the Pch transistor P05 is connected to the power supply potential VDD, the second output data signal NQ is inverted from the previous “L” level to the “H” level. Accordingly, the first output data signal Q is inverted from the “H” level to the “L” level. As a result, both the input data signal D and the first output data signal Q satisfy the “L” level latch circuit internal operation stop condition. At the same time, the first feedback signal S01 is inverted to the “H” level. When the first feedback signal S01 becomes “H” level, the Nch transistor N03 returns to the ON state, and the first precharge node C01 enters the discharge permission standby state.

また、第２のプリチャージノードＣ０２が“Ｌ”レベルへ反転したことに伴い、ＰｃｈトランジスタＰ０７はＯＮとなり、第１のプリチャージノードＣ０１へ電荷補充される。 Further, as the second precharge node C02 is inverted to the “L” level, the Pch transistor P07 is turned on, and charge is replenished to the first precharge node C01.

第２の出力データ信号ＮＱが“Ｈ”レベルへ反転したことは、データ保持回路Ａ２に保持される。インバータ（Ｐ０８，Ｎ０８）の出力が反転し、データ保持ノードＣ０３が“Ｌ”レベルへ反転する。なお、インバータ（Ｐ０９，Ｎ０９）の出力が“Ｈ”レベルに保持される。 The fact that the second output data signal NQ is inverted to the “H” level is held in the data holding circuit A2. The output of the inverter (P08, N08) is inverted, and the data holding node C03 is inverted to the “L” level. Note that the outputs of the inverters (P09, N09) are held at the “H” level.

以上のように、入力データ信号Ｄが“Ｈ”レベルから“Ｌ”レベルに反転し、その状態でクロック信号ＣＫが立ち上がると、第１の出力データ信号Ｑが“Ｈ”レベルから“Ｌ”レベルに反転する、これは、あらかじめラッチ回路内部動作の停止条件（入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｈ”レベル）が解除されていたことによる。 As described above, when the input data signal D is inverted from the “H” level to the “L” level and the clock signal CK rises in this state, the first output data signal Q is changed from the “H” level to the “L” level. This is because the condition for stopping the internal operation of the latch circuit (both the input data signal D and the first output data signal Q are at “H” level) has been canceled in advance.

第２の出力データ信号ＮＱが“Ｈ”レベルへ反転し、第１の帰還信号Ｓ０１が“Ｈ”レベルになると、ＮｃｈトランジスタＮ０３がＯＮ状態に反転し、第１のプリチャージノードＣ０１が放電許可待機状態となる。 When the second output data signal NQ is inverted to the “H” level and the first feedback signal S01 becomes the “H” level, the Nch transistor N03 is inverted to the ON state, and the first precharge node C01 is allowed to discharge. It will be in a standby state.

また、第２の出力データ信号ＮＱが“Ｈ”レベルに反転したことに伴い、帰還回路Ａ３のＮｃｈトランジスタＮ１１がＯＮ状態に反転し、第２の帰還信号Ｓ０２も“Ｈ”レベルから“Ｌ”レベルに反転する。これに伴い、ＮｃｈトランジスタＮ０５がＯＦＦ状態に反転し、第２のプリチャージノードＣ０２は充電許可待機状態となる。 As the second output data signal NQ is inverted to the “H” level, the Nch transistor N11 of the feedback circuit A3 is inverted to the ON state, and the second feedback signal S02 is also changed from the “H” level to the “L” level. Invert to level. As a result, the Nch transistor N05 is inverted to the OFF state, and the second precharge node C02 enters the charge permission standby state.

（９）時刻Ｔ８でクロック信号ＣＫが“Ｌ”レベルに立ち上がったとする。ＰｃｈトランジスタＰ０１，Ｐ０２はＯＮとなり、直前まで“Ｌ”レベルにあった第２のプリチャージノードＣ０２は“Ｈ”レベルにプリチャージされる。なお、このとき、ＮｃｈトランジスタＮ０５は第２の帰還信号Ｓ０２が“Ｌ”レベルのためＯＦＦ状態であり、プリチャージを補償する。第１のプリチャージノードＣ０１に対しても電荷補充が行われる。これで、（１）の時刻Ｔ０と同じ状態に戻る。 (9) Assume that the clock signal CK rises to the “L” level at time T8. The Pch transistors P01 and P02 are turned ON, and the second precharge node C02 that has been at the “L” level until immediately before is precharged to the “H” level. At this time, the Nch transistor N05 is in the OFF state because the second feedback signal S02 is at the “L” level, and compensates for the precharge. Charge replenishment is also performed on the first precharge node C01. This returns to the same state as time T0 in (1).

上記で説明した本実施の形態をまとめると、次のようにいうことができる。 The present embodiment described above can be summarized as follows.

入力データ信号Ｄと第１の出力データ信号Ｑとがともに“Ｌ”レベルまたはともに“Ｈ”レベルのラッチ回路内部動作の停止条件が成立しているときには、クロック信号ＣＫの変化にかかわらず、ラッチ回路Ａ１の内部動作を停止させ、低消費電力化を実現することが可能である。また、ラッチ回路Ａ１の内部動作を停止させるときに、クロック信号ＣＫの発振は継続しているので、論理の組み合わせが“Ｈ”，“Ｌ”または“Ｌ”，“Ｈ”になり、ラッチ回路内部動作の停止条件が解除されたのちのセットアップが高速化されている。 When both the input data signal D and the first output data signal Q are at the “L” level or the “H” level, the latch circuit internal operation stop condition is satisfied, the latch is performed regardless of the change of the clock signal CK. It is possible to stop the internal operation of the circuit A1 and reduce power consumption. Further, when the internal operation of the latch circuit A1 is stopped, the oscillation of the clock signal CK continues, so that the logic combination becomes “H”, “L” or “L”, “H”, and the latch circuit The setup is speeded up after the internal operation stop condition is released.

ここで、本実施の形態の半導体集積回路の動作が高速であることを回路シミュレーションデータに基づいて検証する。 Here, it is verified based on the circuit simulation data that the operation of the semiconductor integrated circuit of the present embodiment is high speed.

セットアップの限界値は、入力データ信号Ｄの値がクロック信号ＣＫの立ち上がりエッジより十分時間的に前に確定しているときの、クロック信号ＣＫ−出力データ信号ＮＱの遅延値に比べて５％遅延したときと定義する。そして、セットアップ限界値で入力データ信号Ｄが確定したときの、入力データ信号Ｄおよび出力データ信号ＮＱの遅延状態を検証する。 The limit value of the setup is 5% delay from the delay value of the clock signal CK−the output data signal NQ when the value of the input data signal D is determined sufficiently before the rising edge of the clock signal CK. It is defined as when Then, the delay state of the input data signal D and the output data signal NQ when the input data signal D is determined at the setup limit value is verified.

なお、シミュレーション条件は次のように設定した。 The simulation conditions were set as follows.

図２、図１３、図１４において、すべてのＮ型ＭＯＳトランジスタの単位幅あたりの飽和電流を３８０μＡ／μｍ、その閾値電圧を３００ｍＶ、すべてのＰ型ＭＯＳトランジスタの単位幅あたりの飽和電流を１６０μＡ／μｍ、その閾値電圧を−３００ｍＶ、電源電圧ＶＤＤを１．３Ｖ、すべてのトランジスタのチャネル長を０．１２μｍとした。 2, 13, and 14, the saturation current per unit width of all N-type MOS transistors is 380 μA / μm, the threshold voltage is 300 mV, and the saturation current per unit width of all P-type MOS transistors is 160 μA / μm. μm, the threshold voltage was −300 mV, the power supply voltage VDD was 1.3 V, and the channel length of all transistors was 0.12 μm.

また、図２において、次のように仮定した。 Moreover, in FIG. 2, it assumed as follows.

ＮｃｈトランジスタＮ０１のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０２のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０３のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０４のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０５のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０６のチャネル幅を０．４μｍ、ＮｃｈトランジスタＮ０７のチャネル幅を２μｍ、ＮｃｈトランジスタＮ０８のチャネル幅を０．４μｍ、ＮｃｈトランジスタＮ０９のチャネル幅を０．４μｍ、ＮｃｈトランジスタＮ１０のチャネル幅を０．４μｍ、ＮｃｈトランジスタＮ１１のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０１のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０２のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０３のチャネル幅を１．６μｍ、ＰｃｈトランジスタＰ０４のチャネル幅を１．６μｍ、ＰｃｈトランジスタＰ０５のチャネル幅を４μｍ、ＰｃｈトランジスタＰ０６のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０７のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ０８のチャネル幅を２μｍ、ＰｃｈトランジスタＰ０９のチャネル幅を０．４μｍ、ＰｃｈトランジスタＰ１０のチャネル幅を２μｍ、インバータＩ０１のＰ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、インバータＩ０１のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ０２のＰ型ＭＯＳトランジスタのチャネル幅を５．４μｍ、インバータＩ０２のＮ型ＭＯＳトランジスタのチャネル幅を３．２μｍとした。 The channel width of the Nch transistor N01 is 2 μm, the channel width of the Nch transistor N02 is 2 μm, the channel width of the Nch transistor N03 is 2 μm, the channel width of the Nch transistor N04 is 2 μm, the channel width of the Nch transistor N05 is 2 μm, and the channel width of the Nch transistor N06 The width is 0.4 μm, the channel width of the Nch transistor N07 is 2 μm, the channel width of the Nch transistor N08 is 0.4 μm, the channel width of the Nch transistor N09 is 0.4 μm, the channel width of the Nch transistor N10 is 0.4 μm, and the Nch transistor The channel width of N11 is 0.4 μm, the channel width of the Pch transistor P01 is 0.4 μm, the channel width of the Pch transistor P02 is 0.4 μm, the channel width of the Pch transistor P03 is 1.6 μm, The channel width of the Pch transistor P04 is 1.6 μm, the channel width of the Pch transistor P05 is 4 μm, the channel width of the Pch transistor P06 is 0.4 μm, the channel width of the Pch transistor P07 is 0.4 μm, and the channel width of the Pch transistor P08 is 2 μm. The channel width of the Pch transistor P09 is 0.4 μm, the channel width of the Pch transistor P10 is 2 μm, the channel width of the P-type MOS transistor of the inverter I01 is 0.8 μm, and the channel width of the N-type MOS transistor of the inverter I01 is 0.4 μm. The channel width of the P-type MOS transistor of the inverter I02 is 5.4 μm, and the channel width of the N-type MOS transistor of the inverter I02 is 3.2 μm.

また、IEEE JOURNAL OF SOLID-STATECIRCUITS,VOL.34,NO.4,APRIL.1999 のＦｉｇ．１
８．に示されるものを図１３に掲げ、これを参照し、次のように仮定した。 Also, FIG. Of IEEE JOURNAL OF SOLID-STATECIRCUITS, VOL.34, NO.4, APRIL.1999. 1
8). As shown in FIG. 13, the following assumptions were made with reference to FIG.

ＮｃｈトランジスタＮ２０１のチャネル幅を３．６μｍ、ＮｃｈトランジスタＮ２０２のチャネル幅を４．９μｍ、ＮｃｈトランジスタＮ２０３のチャネル幅を５．５μｍ、ＮｃｈトランジスタＮ２０４のチャネル幅を１．７μｍ、ＮｃｈトランジスタＮ２０５のチャネル幅を１．７μｍ、ＰｃｈトランジスタＰ２０１のチャネル幅を０．８μｍ、ＰｃｈトランジスタＰ２０２のチャネル幅を５．５μｍ、インバータＩ２０１のＰ型ＭＯＳトランジスタのチャネル幅を１．１６μｍ、インバータＩ２０１のＮ型ＭＯＳトランジスタのチャネル幅を０．６μｍ、インバータＩ２０２のＰ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、インバータＩ２０２のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ２０３のＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ２０３のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ２０４のＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータＩ２０４のＮ型ＭＯＳトランジスタのチャネル幅を１．２μｍ、インバータＩ２０５のＰ型ＭＯＳトランジスタのチャネル幅を５．４μｍ、インバータＩ２０５のＮ型ＭＯＳトランジスタのチャネル幅を３．１μｍ、インバータＩ２０６のＰ型ＭＯＳトランジスタのチャネル幅を０．６μｍ、インバータＩ２０６のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＡＮＤゲートＡ２０１の２つのＰ型ＭＯＳトランジスタのチャネル幅を０．５μｍ、ＡＮＤゲートＡ２０１の２つのＮ型ＭＯＳトランジスタのチャネル幅を１．９μｍとした。 The channel width of the Nch transistor N201 is 3.6 μm, the channel width of the Nch transistor N202 is 4.9 μm, the channel width of the Nch transistor N203 is 5.5 μm, the channel width of the Nch transistor N204 is 1.7 μm, and the channel width of the Nch transistor N205 1.7 μm, the channel width of the Pch transistor P201 is 0.8 μm, the channel width of the Pch transistor P202 is 5.5 μm, the channel width of the P-type MOS transistor of the inverter I201 is 1.16 μm, and the channel width of the N-type MOS transistor of the inverter I201 is The channel width is 0.6 μm, the channel width of the P-type MOS transistor of the inverter I202 is 0.8 μm, the channel width of the N-type MOS transistor of the inverter I202 is 0.4 μm, and the P-type MOS transistor of the inverter I203 The channel width of the transistor is 0.4 μm, the channel width of the N-type MOS transistor of the inverter I203 is 0.4 μm, the channel width of the P-type MOS transistor of the inverter I204 is 0.4 μm, and the channel width of the N-type MOS transistor of the inverter I204 is 1.2 μm, channel width of the P-type MOS transistor of the inverter I205 is 5.4 μm, channel width of the N-type MOS transistor of the inverter I205 is 3.1 μm, channel width of the P-type MOS transistor of the inverter I206 is 0.6 μm, inverter The channel width of the N-type MOS transistor of I206 is 0.4 μm, the channel width of the two P-type MOS transistors of the AND gate A201 is 0.5 μm, and the channel width of the two N-type MOS transistors of the AND gate A201 is 1.9 μm. did.

また、図１４において、インバータ１０ｈのＰ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、インバータ１０ｈのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、トランスミッションゲート１０ｉのＰ型ＭＯＳトランジスタのチャネル幅を１．０μｍ、トランスミッションゲート１０ｉのＮ型ＭＯＳトランジスタのチャネル幅を０．５μｍ、インバータ１０ｊのＰ型ＭＯＳトランジスタのチャネル幅を１．６μｍ、インバータ１０ｊのＮ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、トランスミッションゲート１０ｃのＰ型ＭＯＳトランジスタのチャネル幅を２．０μｍ、トランスミッションゲート１０ｃのＮ型ＭＯＳトランジスタのチャネル幅を１．０μｍ、インバータ１０ｄのＰ型ＭＯＳトランジスタのチャネル幅を１．６μｍ、インバータ１０ｄのＮ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、インバータ１０ｅのＰ型ＭＯＳトランジスタのチャネル幅を５．２μｍ、インバータ１０ｅのＮ型ＭＯＳトランジスタのチャネル幅を３．２μｍ、インバータ１０ａのＰ型ＭＯＳトランジスタのチャネル幅を５．２μｍ、インバータ１０ａのＮ型ＭＯＳトランジスタのチャネル幅を３．２μｍ、クロックドインバータ１０ｇの２つのＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、クロックドインバータ１０ｇの２つのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＰｃｈトランジスタＰＭ１のチャネル幅を１．５μｍ、ＰｃｈトランジスタＰＭ２のチャネル幅を１．５μｍ、ＮｃｈトランジスタＮＭ１のチャネル幅を１．０μｍ、ＮｃｈトランジスタＮＭ２のチャネル幅を１．０μｍ、インバータ１１のＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータ１１のＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＡＮＤゲート１３の３つのＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＡＮＤゲート１３の３つのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＮＯＲゲート１５の２つのＰ型ＭＯＳトランジスタのチャネル幅を０．８μｍ、ＮＯＲゲート１５の２つのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＮＡＮＤゲート１７の２つのＰ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、ＮＡＮＤゲート１７の２つのＮ型ＭＯＳトランジスタのチャネル幅を０．４μｍ、インバータ１９の２つのＰ型ＭＯＳトランジスタのチャネル幅を１．６μｍ、インバータ１９の２つのＮ型ＭＯＳトランジスタのチャネル幅を０．８μｍとした。 14, the channel width of the P-type MOS transistor of the inverter 10h is 0.8 μm, the channel width of the N-type MOS transistor of the inverter 10h is 0.4 μm, and the channel width of the P-type MOS transistor of the transmission gate 10i is 1. 0 μm, channel width of the N-type MOS transistor of the transmission gate 10i is 0.5 μm, channel width of the P-type MOS transistor of the inverter 10j is 1.6 μm, channel width of the N-type MOS transistor of the inverter 10j is 0.8 μm, transmission gate The channel width of the P-type MOS transistor of 10c is 2.0 μm, the channel width of the N-type MOS transistor of the transmission gate 10c is 1.0 μm, the channel width of the P-type MOS transistor of the inverter 10d is 1.6 μm, The channel width of the N-type MOS transistor of the inverter 10d is 0.8 μm, the channel width of the P-type MOS transistor of the inverter 10e is 5.2 μm, the channel width of the N-type MOS transistor of the inverter 10e is 3.2 μm, and the P-type of the inverter 10a The channel width of the MOS transistor is 5.2 μm, the channel width of the N-type MOS transistor of the inverter 10a is 3.2 μm, the channel width of the two P-type MOS transistors of the clocked inverter 10g is 0.4 μm, and 2 of the clocked inverter 10g. The channel width of one N-type MOS transistor is 0.4 μm, the channel width of the Pch transistor PM1 is 1.5 μm, the channel width of the Pch transistor PM2 is 1.5 μm, the channel width of the Nch transistor NM1 is 1.0 μm, and the Nch transistor NM2 Cha The channel width of the P-type MOS transistor of the inverter 11 is 0.4 μm, the channel width of the N-type MOS transistor of the inverter 11 is 0.4 μm, and the channel width of the three P-type MOS transistors of the AND gate 13 0.4 μm, the channel width of the three N-type MOS transistors of the AND gate 13 is 0.4 μm, the channel width of the two P-type MOS transistors of the NOR gate 15 is 0.8 μm, and the two N-type MOSs of the NOR gate 15 The channel width of the transistor is 0.4 μm, the channel width of the two P-type MOS transistors of the NAND gate 17 is 0.4 μm, the channel width of the two N-type MOS transistors of the NAND gate 17 is 0.4 μm, and the two of the inverter 19 The channel width of the P-type MOS transistor is 1.6 μm, and the inverter 19 2 The channel width of the N-type MOS transistor and a 0.8 [mu] m.

以上のような設定条件で回路シミュレーションを行った結果、図２において、入力データ信号Ｄが立ち上がってから出力データ信号ＮＱが立ち上がるまでの遅延時間は、３２０ｐｓであった。また、入力データ信号Ｄが立ち下がってから出力データ信号ＮＱが立ち下がるまでの遅延時間は、４６０ｐｓであった。 As a result of the circuit simulation under the setting conditions as described above, in FIG. 2, the delay time from the rise of the input data signal D to the rise of the output data signal NQ is 320 ps. The delay time from when the input data signal D falls to when the output data signal NQ falls is 460 ps.

これに対して、図１３において、入力データ信号Ｄが立ち上がってから出力データ信号ＮＱが立ち上がるまでの遅延時間は、７２０ｐｓであり、入力データ信号Ｄが立ち下がってから出力データ信号ＮＱが立ち下がるまでの遅延時間は、５００ｐｓであった。 On the other hand, in FIG. 13, the delay time from the rise of the input data signal D to the rise of the output data signal NQ is 720 ps, from the fall of the input data signal D to the fall of the output data signal NQ. The delay time was 500 ps.

また、図１４において、入力データ信号Ｄが立ち上がってから出力データ信号ＮＱが立ち上がるまでの遅延時間は、８９０ｐｓであり、入力データ信号Ｄが立ち下がってから出力データ信号ＮＱが立ち下がるまでの遅延時間は、８９０ｐｓであった。 In FIG. 14, the delay time from the rise of the input data signal D to the rise of the output data signal NQ is 890 ps, and the delay time from the fall of the input data signal D to the fall of the output data signal NQ. Was 890 ps.

以上のように、本発明の実施の形態１におけるラッチ回路の回路構成よれば、ダイナミックＦＦの第２段目をスタティックからダイナミックＮＡＮＤ型にし、第１段目、第２段目のデータ入力部のＮ型ＭＯＳトランジスタに直列に帰還回路を設け、入力データ信号Ｄと第１の出力データ信号Ｑが同一状態のときに、入力データ信号Ｄと第１の出力データ信号Ｑの論理に基づいてラッチ回路の内部動作を停止させることにより、低消費電力化を実現し、併せて、ダイナミック回路自身の高速性の維持も実現している。 As described above, according to the circuit configuration of the latch circuit according to the first embodiment of the present invention, the second stage of the dynamic FF is changed from static to dynamic NAND type, and the first and second stages of data input units are changed. A feedback circuit is provided in series with the N-type MOS transistor, and when the input data signal D and the first output data signal Q are in the same state, a latch circuit based on the logic of the input data signal D and the first output data signal Q By stopping the internal operation of the circuit, low power consumption is achieved and, at the same time, the dynamic circuit itself is maintained at high speed.

ところで、本発明の実施の形態１におけるラッチ回路の回路構成においては、上記の作用効果に加えて、さらに次のような利点がある。すなわち、クロック信号ＣＫの電圧レベルがラッチ回路Ａ１の動作電圧より低くても動作が可能となり、定常な貫通電流も流れない。その理由を図２、図３を用いて次に説明する。 Incidentally, the circuit configuration of the latch circuit according to the first embodiment of the present invention has the following advantages in addition to the above-described effects. That is, the operation is possible even when the voltage level of the clock signal CK is lower than the operating voltage of the latch circuit A1, and no steady through current flows. The reason will be described next with reference to FIGS.

時刻Ｔ３において、クロック信号ＣＫの論理“Ｈ”レベルの電圧値が低くても、プリチャージするＰｃｈトランジスタＰ０１，Ｐ０２の能力が弱く、ＮｃｈトランジスタＮ０１の閾値レベルさえ越えれば、ＮｃｈトランジスタＮ０２，Ｎ０３がＯＮ状態であるため、第１のプリチャージノードＣ０１はディスチャージされる。この状態においては、ＰｃｈトランジスタＰ０１が完全にＯＦＦとならないので、ＮｃｈトランジスタＮ０２，Ｎ０３，Ｎ０１がＯＮ状態であるため、貫通電流が発生してしまうが、その直後に、ＮｃｈトランジスタＮ０３がＯＦＦとなり、貫通電流は即座に停止される。 At time T3, even if the voltage value of the logic “H” level of the clock signal CK is low, the ability of the Pch transistors P01 and P02 to precharge is weak, and if the threshold level of the Nch transistor N01 is exceeded, the Nch transistors N02 and N03 Since it is in the ON state, the first precharge node C01 is discharged. In this state, since the Pch transistor P01 is not completely turned off, the Nch transistors N02, N03, and N01 are in the ON state, so that a through current is generated. Immediately thereafter, the Nch transistor N03 is turned off, The through current is immediately stopped.

また、時刻Ｔ７において、クロック信号ＣＫの論理“Ｈ”レベルの電圧値が低くても、プリチャージするＰｃｈトランジスタＰ０１，Ｐ０２の能力が弱く、ＮｃｈトランジスタＮ０１の閾値レベルさえ越えれば、ＮｃｈトランジスタＮ０４，Ｎ０５がＯＮ状態であるため、第２のプリチャージノードＣ０２はディスチャージされる。この状態においては、ＰｃｈトランジスタＰ０２が完全にＯＦＦとならないので、ＮｃｈトランジスタＮ０４，Ｎ０５，Ｎ０１がＯＮ状態であるため、貫通電流が発生してしまうが、その直後に、ＮｃｈトランジスタＮ０５がＯＦＦとなり、貫通電流は即座に停止される。 At time T7, even if the voltage value of the logic “H” level of the clock signal CK is low, the ability of the Pch transistors P01 and P02 to be precharged is weak, and if the threshold level of the Nch transistor N01 is exceeded, the Nch transistor N04, Since N05 is in the ON state, the second precharge node C02 is discharged. In this state, since the Pch transistor P02 is not completely turned off, the Nch transistors N04, N05, and N01 are in the ON state, so that a through current is generated. Immediately thereafter, the Nch transistor N05 is turned off, The through current is immediately stopped.

以上のように、図２に示す回路構成において、クロックを低振幅にすることができ、充放電エネルギーが削減され、半導体集積回路のさらなる低消費電力化が可能となる。 As described above, in the circuit configuration shown in FIG. 2, the clock can have a low amplitude, charge / discharge energy can be reduced, and the power consumption of the semiconductor integrated circuit can be further reduced.

（実施の形態２）
図４は本発明の実施の形態２における半導体集積回路の概略構成を示すブロック図である。Ａ１１はラッチ回路、Ａ１２はデータ保持回路、Ａ１３は帰還回路であり、これらは上記［１１］の通りの構成となっている。なお、帰還回路Ａ１３への入力については、信号ラインＬ１１に代えて、二点鎖線のようにデータ保持回路Ａ１２からの信号ラインＬ１２としてもよい。 (Embodiment 2)
FIG. 4 is a block diagram showing a schematic configuration of the semiconductor integrated circuit according to the second embodiment of the present invention. A11 is a latch circuit, A12 is a data holding circuit, and A13 is a feedback circuit. These are configured as described in [11] above. Note that the input to the feedback circuit A13 may be the signal line L12 from the data holding circuit A12 like a two-dot chain line instead of the signal line L11.

図５は、本発明の実施の形態２における半導体集積回路の１構成例を示す回路図である。図５において、図４のＡ１１，Ａ１２，Ａ１３が対応している。Ｐ１０１〜Ｐ１１３はＰ型ＭＯＳトランジスタであり、Ｎ１０１〜Ｎ１１７はＮ型ＭＯＳトランジスタであり、Ｉ１０１〜Ｉ１０４はインバータであり、遷移確率の低い第１の入力データ信号Ｄ１、遷移確率の高い第２の入力データ信号Ｄ２、入力データ信号選択信号ＳＥＬ、クロック信号ＣＫを入力して第１の出力データ信号Ｑを出力する。Ｃ１０１は第１のプリチャージノード、Ｃ１０２は第２のプリチャージノード、Ｃ１０３はデータ保持ノードであり、Ｓ１０１は第１の帰還信号、Ｓ１０２は第２の帰還信号である。これらの構成要素は、上記［１１］で説明した内容に対応している。 FIG. 5 is a circuit diagram showing one configuration example of the semiconductor integrated circuit according to the second embodiment of the present invention. In FIG. 5, A11, A12, and A13 of FIG. 4 correspond. P101 to P113 are P-type MOS transistors, N101 to N117 are N-type MOS transistors, I101 to I104 are inverters, a first input data signal D1 having a low transition probability, and a second input having a high transition probability. The data signal D2, the input data signal selection signal SEL, and the clock signal CK are input, and the first output data signal Q is output. C101 is a first precharge node, C102 is a second precharge node, C103 is a data holding node, S101 is a first feedback signal, and S102 is a second feedback signal. These components correspond to the contents described in [11] above.

ダイナミック回路ａ１１は、ＰｃｈトランジスタＰ１０１、ＮｃｈトランジスタＮ１０２、ＮｃｈトランジスタＮ１０３およびＮｃｈトランジスタＮ１０１の直列接続からなるＮＡＮＤ型ダイナミック回路、および、ＰｃｈトランジスタＰ１０１、ＮｃｈトランジスタＮ１１７、ＮｃｈトランジスタＮ１１８およびＮｃｈトランジスタＮ１０１の直列接続からなるＮＡＮＤ型ダイナミック回路の組み合わせとして構成されている。ＮＡＮＤ型ダイナミック回路ａ１２は、ＰｃｈトランジスタＰ１０２、ＮｃｈトランジスタＮ１０４、ＮｃｈトランジスタＮ１０５およびＮｃｈトランジスタＮ１０１の直列接続として構成されている。 The dynamic circuit a11 includes a NAND-type dynamic circuit including a Pch transistor P101, an Nch transistor N102, an Nch transistor N103, and an Nch transistor N101 connected in series, and a Pch transistor P101, an Nch transistor N117, an Nch transistor N118, and an Nch transistor N101 connected in series. It is comprised as a combination of NAND type dynamic circuit consisting of. The NAND dynamic circuit a12 is configured as a series connection of a Pch transistor P102, an Nch transistor N104, an Nch transistor N105, and an Nch transistor N101.

図６は、図５の構成の半導体集積回路の動作を示す波形図である。 FIG. 6 is a waveform diagram showing the operation of the semiconductor integrated circuit having the configuration of FIG.

時刻Ｔ１０から時刻Ｔ１８までは、入力データ信号選択信号ＳＥＬが“Ｌ”レベルであり、ＮｃｈトランジスタＮ１１８がＯＦＦ状態を保つ。すなわち、入力データ信号選択信号ＳＥＬが“Ｌ”レベルであるので、ＰｃｈトランジスタＰ１１１がＯＮ状態にあり、ＮｃｈトランジスタＮ１１２，Ｎ１１４がＯＦＦ状態にある。また、第１の出力データ信号Ｑは“Ｌ”レベルで、データ保持回路Ａ１２のデータ保持ノードＣ１０３も“Ｌ”レベルであることから、ＰｃｈトランジスタＰ１１３はＯＮ状態に、ＮｃｈトランジスタＮ１１５はＯＦＦ状態にある。したがって、ＮＡＮＤ型ダイナミック回路ａ１２のＮｃｈトランジスタＮ１０３のゲートに対する第１の帰還信号Ｓ１０１は“Ｈ”レベルとなっており、ＮｃｈトランジスタＮ１０３はＯＮ状態となっている。以上の結果、時刻Ｔ１０から時刻Ｔ１８までの期間の動作は、図５の波形図の通り、上記の実施の形態１の場合と実質的に同一となる。 From time T10 to time T18, the input data signal selection signal SEL is at "L" level, and the Nch transistor N118 is kept in the OFF state. That is, since the input data signal selection signal SEL is at “L” level, the Pch transistor P111 is in the ON state, and the Nch transistors N112 and N114 are in the OFF state. Further, since the first output data signal Q is at the “L” level and the data holding node C103 of the data holding circuit A12 is also at the “L” level, the Pch transistor P113 is turned on and the Nch transistor N115 is turned off. is there. Therefore, the first feedback signal S101 for the gate of the Nch transistor N103 of the NAND dynamic circuit a12 is at the “H” level, and the Nch transistor N103 is in the ON state. As a result, the operation in the period from time T10 to time T18 is substantially the same as that in the first embodiment as shown in the waveform diagram of FIG.

時刻Ｔ１８の状態は次のようになっている。クロック信号ＣＫが“Ｌ”レベルでプリチャージ期間となっており、ラッチ回路Ａ１１では、第１のプリチャージノードＣ１０１および第２のプリチャージノードＣ１０２は“Ｈ”レベルである。第１の出力データ信号Ｑは“Ｌ”レベル、第２の出力データ信号ＮＱは“Ｈ”レベルである。データ保持回路Ａ１２のデータ保持ノードＣ１０３は“Ｌ”レベルである。ＰｃｈトランジスタＰ１０１，Ｐ１０２，Ｐ１０６，Ｐ１０３はＯＮ状態、ＰｃｈトランジスタＰ１０７，Ｐ１０５，Ｐ１０４はＯＦＦ状態、ＮｃｈトランジスタＮ１０３，Ｎ１０４，Ｎ１０６はＯＮ状態、ＮｃｈトランジスタＮ１０１，Ｎ１０２，Ｎ１０５，Ｎ１０７，Ｎ１１７，Ｎ１１８はＯＦＦ状態である。また、帰還回路Ａ１３では、ＰｃｈトランジスタＰ１１０，Ｐ１１１，Ｐ１１３はＯＮ状態、ＰｃｈトランジスタＰ１０８，Ｐ１１２はＯＦＦ状態、ＮｃｈトランジスタＮ１１１，Ｎ１１３はＯＮ状態、ＮｃｈトランジスタＮ１１０，Ｎ１１２，Ｎ１１４，Ｎ１１５はＯＦＦ状態である。 The state at time T18 is as follows. When the clock signal CK is at “L” level, the precharge period is set. In the latch circuit A11, the first precharge node C101 and the second precharge node C102 are at “H” level. The first output data signal Q is at “L” level, and the second output data signal NQ is at “H” level. The data holding node C103 of the data holding circuit A12 is at the “L” level. Pch transistors P101, P102, P106, P103 are in ON state, Pch transistors P107, P105, P104 are in OFF state, Nch transistors N103, N104, N106 are in ON state, Nch transistors N101, N102, N105, N107, N117, N118 are OFF State. In the feedback circuit A13, the Pch transistors P110, P111, P113 are in the ON state, the Pch transistors P108, P112 are in the OFF state, the Nch transistors N111, N113 are in the ON state, and the Nch transistors N110, N112, N114, N115 are in the OFF state. .

（１）時刻Ｔ１９において、入力データ信号選択信号ＳＥＬが“Ｈ”レベルに立ち上がったとする。これに伴い、ＰｃｈトランジスタＰ１１１がＯＦＦ、ＮｃｈトランジスタＮ１１２がＯＮ、ＮｃｈトランジスタＮ１１４もＯＮとなり、第１の帰還信号Ｓ１０１は“Ｈ”レベルから“Ｌ”レベルに反転する。その結果、ＮｃｈトランジスタＮ１０３がＯＦＦ状態に反転する。また、ＰｃｈトランジスタＰ１１１がＯＦＦ、ＮｃｈトランジスタＮ１１２がＯＮであるため、ＰｃｈトランジスタＰ１１２がＯＮ、ＮｃｈトランジスタＮ１１３がＯＦＦとなり、第２の帰還信号Ｓ１０２は“Ｌ”レベルから“Ｈ”レベルに反転する。その結果、ＮｃｈトランジスタＮ１０５はＯＮ状態に反転する。ただし、クロック信号ＣＫは“Ｌ”レベルであり、ＮｃｈトランジスタＮ１０１がＯＦＦ状態であるため、第１のプリチャージノードＣ１０１および第２のプリチャージノードＣ１０２は“Ｈ”レベルを保つ。 (1) Assume that the input data signal selection signal SEL rises to the “H” level at time T19. Accordingly, the Pch transistor P111 is turned off, the Nch transistor N112 is turned on, and the Nch transistor N114 is also turned on, so that the first feedback signal S101 is inverted from the “H” level to the “L” level. As a result, the Nch transistor N103 is inverted to the OFF state. Since the Pch transistor P111 is OFF and the Nch transistor N112 is ON, the Pch transistor P112 is ON and the Nch transistor N113 is OFF, and the second feedback signal S102 is inverted from the “L” level to the “H” level. As a result, the Nch transistor N105 is inverted to the ON state. However, since the clock signal CK is at the “L” level and the Nch transistor N101 is in the OFF state, the first precharge node C101 and the second precharge node C102 maintain the “H” level.

（２）時刻Ｔ２０において、クロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。これにより、ＮｃｈトランジスタＮ１０１がＯＮ状態に反転する。このとき、ＮｃｈトランジスタＮ１１８はすでにＯＮ状態となっている。時刻Ｔ２０の直前で、第２の入力データ信号Ｄ２は“Ｌ”レベルから“Ｈ”レベルに反転している。すなわち、ＮｃｈトランジスタＮ１１７がＯＮ状態となっている。したがって、第１のプリチャージノードＣ１０１において電荷は放電し、“Ｌ”レベルとなる。一方、これに伴って、ＮｃｈトランジスタＮ１０４はＯＦＦ状態に反転し、第２のプリチャージノードＣ１０２に対する放電は起こらず、第２のプリチャージノードＣ１０２は電荷を保持し、“Ｈ”レベルのままである。 (2) It is assumed that the clock signal CK rises to “H” level at time T20. As a result, the Nch transistor N101 is inverted to the ON state. At this time, the Nch transistor N118 is already in the ON state. Immediately before time T20, the second input data signal D2 is inverted from the “L” level to the “H” level. That is, the Nch transistor N117 is in an ON state. Accordingly, the electric charge is discharged at the first precharge node C101 and becomes the “L” level. On the other hand, the Nch transistor N104 is inverted to the OFF state, the second precharge node C102 is not discharged, and the second precharge node C102 holds the charge and remains at the “H” level. is there.

第１のプリチャージノードＣ１０１が“Ｌ”レベルに反転したことにより、ＰｃｈトランジスタＰ１０４がＯＮ状態に反転し、ＮｃｈトランジスタＮ１０６がＯＦＦ状態に反転する。ＰｃｈトランジスタＰ１０３はＯＮ状態であるから、ＮｃｈトランジスタＮ１０７はＯＮ状態に反転する。その結果、第２の出力データ信号ＮＱは“Ｌ”レベルに反転し、第１の出力データ信号Ｑは“Ｈ”レベルに反転する。データ保持ノードＣ１０３は“Ｈ”レベルに反転する。 As the first precharge node C101 is inverted to the “L” level, the Pch transistor P104 is inverted to the ON state, and the Nch transistor N106 is inverted to the OFF state. Since the Pch transistor P103 is in the ON state, the Nch transistor N107 is inverted to the ON state. As a result, the second output data signal NQ is inverted to “L” level, and the first output data signal Q is inverted to “H” level. The data holding node C103 is inverted to “H” level.

（３）時刻Ｔ２１において、クロック信号ＣＫが立ち下がると、ＰｃｈトランジスタＰ１０１が反転してＯＮ状態となり、第１のプリチャージノードＣ１０１に対して充電が行われる。 (3) When the clock signal CK falls at time T21, the Pch transistor P101 is inverted and turned on, and the first precharge node C101 is charged.

（４）時刻Ｔ２２において、クロック信号ＣＫが立ち上がると、ＮｃｈトランジスタＮ１０１が反転してＯＮ状態となり、ＮｃｈトランジスタＮ１１７，Ｎ１１８，Ｎ１０１の経路で放電が行われ、第１のプリチャージノードＣ１０１は“Ｌ”レベルに反転する。 (4) When the clock signal CK rises at time T22, the Nch transistor N101 is inverted and turned on, and discharging is performed along the path of the Nch transistors N117, N118, and N101, and the first precharge node C101 is “L”. Invert to level.

その後、時刻Ｔ２３までにもクロック信号ＣＫが立ち下がり、第１のプリチャージノードＣ１０１に充電が行われる。 Thereafter, the clock signal CK also falls by time T23, and the first precharge node C101 is charged.

（５）時刻Ｔ２３において、第２の入力データ信号Ｄ２が“Ｈ”レベルから“Ｌ”レベルに反転し、ＮｃｈトランジスタＮ１１７がＯＦＦ状態に反転する。 (5) At time T23, the second input data signal D2 is inverted from the “H” level to the “L” level, and the Nch transistor N117 is inverted to the OFF state.

（６）時刻Ｔ２４において、クロック信号ＣＫが“Ｈ”レベルに立ち上がったとする。ＰｃｈトランジスタＰ１０１，Ｐ１０２がＯＦＦ状態に反転する。このとき、第１の帰還信号Ｓ１０１は“Ｌ”レベルで、ＮｃｈトランジスタＮ１０３はＯＦＦ状態にある。一方、第２の帰還信号Ｓ１０２は“Ｈ”レベルであり、ＮｃｈトランジスタＮ１０５はＯＮ状態にある。第１のプリチャージノードＣ１０１が“Ｈ”レベルであるから、ＮｃｈトランジスタＮ１０４もＯＮ状態になっている。したがって、ＰｃｈトランジスタＰ１０２が反転してＯＦＦ状態になると、第２のプリチャージノードＣ１０２はＮｃｈトランジスタＮ１０４，Ｎ１０５，Ｎ１０１を介してグランドに接続され、放電が行われる。このとき、第１のインバータＩ０１の出力が“Ｈ”レベルへ反転し、ＰｃｈトランジスタＰ１０６もＯＦＦ状態に反転する。その結果、第２のプリチャージノードＣ１０２は“Ｈ”レベルから“Ｌ”レベルに反転する。 (6) Assume that the clock signal CK rises to the “H” level at time T24. The Pch transistors P101 and P102 are inverted to the OFF state. At this time, the first feedback signal S101 is at the “L” level, and the Nch transistor N103 is in the OFF state. On the other hand, the second feedback signal S102 is at "H" level, and the Nch transistor N105 is in the ON state. Since the first precharge node C101 is at the “H” level, the Nch transistor N104 is also in the ON state. Therefore, when the Pch transistor P102 is inverted and turned off, the second precharge node C102 is connected to the ground via the Nch transistors N104, N105, and N101, and discharge is performed. At this time, the output of the first inverter I01 is inverted to the “H” level, and the Pch transistor P106 is also inverted to the OFF state. As a result, the second precharge node C102 is inverted from the “H” level to the “L” level.

（７）時刻Ｔ２５において、クロック信号ＣＫが“Ｌ”レベルに立ち下がったとする。ＰｃｈトランジスタＰ１０２がＯＮ状態に反転するとともに、ＮｃｈトランジスタＮ１０１がＯＦＦ状態に反転するので、第２のプリチャージノードＣ１０２に対して充電が行われ、第２のプリチャージノードＣ１０２は“Ｈ”レベルに反転する。 (7) Assume that the clock signal CK falls to the “L” level at time T25. Since the Pch transistor P102 is inverted to the ON state and the Nch transistor N101 is inverted to the OFF state, the second precharge node C102 is charged, and the second precharge node C102 is set to the “H” level. Invert.

以上のように、入力データ信号選択信号ＳＥＬが“Ｈ”レベルのときは、クロック信号ＣＫの立ち下がりでプリチャージが行われ、クロック信号ＣＫの立ち上がりでディスチャージが行われ、第２の入力データ信号Ｄ２の取り込みが行われる。ディスチャージについては、第２の入力データ信号Ｄ２が“Ｈ”レベルのときは、ダイナミック回路ａ１１でディスチャージが行われ、第２の入力データ信号Ｄ２が“Ｌ”レベルのときは、ＮＡＮＤ型ダイナミック回路ａ１２でディスチャージが行われる。 As described above, when the input data signal selection signal SEL is at the “H” level, precharging is performed at the falling edge of the clock signal CK, discharging is performed at the rising edge of the clock signal CK, and the second input data signal. D2 is captured. With respect to the discharge, when the second input data signal D2 is at “H” level, the dynamic circuit a11 performs discharge, and when the second input data signal D2 is at “L” level, the NAND dynamic circuit a12. Is discharged.

本実施の形態の特徴点は次の通りである。 The characteristic points of this embodiment are as follows.

遷移確率が低い第１の入力データ信号Ｄ１が選択されている場合は、実施の形態１の場合と同様に、第１の入力データ信号Ｄ１と第１の出力データ信号Ｑが同一状態のときに、第１の入力データ信号Ｄ１と第１の出力データ信号Ｑの論理によりラッチ回路Ａ１１の内部動作を停止させ、低消費電力化を実現し、また、ダイナミック回路自身の高速性も維持することが可能である。 When the first input data signal D1 having a low transition probability is selected, as in the case of the first embodiment, when the first input data signal D1 and the first output data signal Q are in the same state. The internal operation of the latch circuit A11 is stopped by the logic of the first input data signal D1 and the first output data signal Q, thereby realizing low power consumption and maintaining the high speed of the dynamic circuit itself. Is possible.

また、遷移確率が高い第２の入力データ信号Ｄ２が選択されている場合は、第１の出力データ信号Ｑの状態にかかわらず、ラッチ回路Ａ１１の内部動作を動作させたままで、ダイナミック回路自身の高速性を確保することができる。 In addition, when the second input data signal D2 having a high transition probability is selected, the internal operation of the latch circuit A11 remains operating regardless of the state of the first output data signal Q. High speed can be ensured.

（実施の形態３）
図７は本発明の実施の形態３における半導体集積回路の一例を部分的に示す平面図である。本実施の形態３は、ＮｃｈトランジスタＮ１０４，Ｎ１０５とＮｃｈトランジスタＮ１１７，Ｎ１１８との競合（レイシング）を防止するための技術である。第１のプリチャージノードＣ１０１の電荷のディスチャージを早くし、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするように制御する。 (Embodiment 3)
FIG. 7 is a plan view partially showing an example of a semiconductor integrated circuit according to Embodiment 3 of the present invention. The third embodiment is a technique for preventing competition (racing) between Nch transistors N104 and N105 and Nch transistors N117 and N118. Control is performed so that the charge discharge of the first precharge node C101 is accelerated and the charge discharge of the second precharge node C102 is delayed.

図７において、図５のＮｃｈトランジスタＮ１０１、ＮｃｈトランジスタＮ１１７，Ｎ１１８を回路ブロック３０とし、また、ＮｃｈトランジスタＮ１０４，Ｎ１０５を回路ブロック３１として半導体基板に形成されている。 In FIG. 7, the Nch transistor N101, Nch transistors N117 and N118 of FIG. 5 are formed as a circuit block 30, and the Nch transistors N104 and N105 are formed as a circuit block 31 on a semiconductor substrate.

回路ブロック３０は、ＮｃｈトランジスタＮ１０１のソース、ドレインを構成する拡散領域およびゲート電極と、ＮｃｈトランジスタＮ１１８のソース、ドレインを構成する拡散領域およびゲート電極と、ＮｃｈトランジスタＮ１１７のソース、ドレインを構成する拡散領域およびゲート電極とが横方向に順に配置された状態で形成されている。ＮｃｈトランジスタＮ１１８のソースを構成する拡散領域はＮｃｈトランジスタＮ１０１のドレインを構成する拡散領域と共通である。また、ＮｃｈトランジスタＮ１１７のソースを構成する拡散領域はＮｃｈトランジスタＮ１１８のドレインを構成する拡散領域と共通である。 The circuit block 30 includes diffusion regions and gate electrodes constituting the source and drain of the Nch transistor N101, diffusion regions and gate electrodes constituting the source and drain of the Nch transistor N118, and diffusions constituting the source and drain of the Nch transistor N117. The region and the gate electrode are formed in a state where they are sequentially arranged in the horizontal direction. The diffusion region constituting the source of the Nch transistor N118 is common to the diffusion region constituting the drain of the Nch transistor N101. Further, the diffusion region constituting the source of the Nch transistor N117 is common with the diffusion region constituting the drain of the Nch transistor N118.

また、回路ブロック３１は、ＮｃｈトランジスタＮ１０５のソース、ドレインを構成する拡散領域およびゲート電極と、ＮｃｈトランジスタＮ１０４のソース、ドレインを構成する拡散領域およびゲート電極とが横方向に順に配置された状態で形成されている。ＮｃｈトランジスタＮ１０４のソースを構成する拡散領域はＮｃｈトランジスタＮ１０５のドレインを構成する拡散領域と共通である。 The circuit block 31 includes a diffusion region and a gate electrode constituting the source and drain of the Nch transistor N105, and a diffusion region and a gate electrode constituting the source and drain of the Nch transistor N104 arranged in this order in the horizontal direction. Is formed. The diffusion region constituting the source of the Nch transistor N104 is common with the diffusion region constituting the drain of the Nch transistor N105.

ＮｃｈトランジスタＮ１０１のソース拡散領域は接地電位に接続されている。さらに、ＮｃｈトランジスタＮ１０１のドレインおよびＮｃｈトランジスタＮ１１８のソースは、ＮｃｈトランジスタＮ１０５のソースに接続されている。 The source diffusion region of the Nch transistor N101 is connected to the ground potential. Further, the drain of Nch transistor N101 and the source of Nch transistor N118 are connected to the source of Nch transistor N105.

本構成例では、回路ブロック３０と回路ブロック３１は横方向に隣接して形成されているが、縦方向に隣接して形成してもよい。 In this configuration example, the circuit block 30 and the circuit block 31 are formed adjacent to each other in the horizontal direction, but may be formed adjacent to each other in the vertical direction.

次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。 Next, the operation of the semiconductor integrated circuit of the present embodiment configured as described above will be described.

例えば、図６における時刻Ｔ２２においてクロック信号ＣＫが立ち上がる前は、ＮｃｈトランジスタＮ１１８は入力データ信号選択信号ＳＥＬが“Ｈ”レベルであるためにＯＮ状態であり、第２の入力データ信号Ｄ２が“Ｈ”レベルであるため、ＮｃｈトランジスタＮ１１７はＯＮ状態であり、ＮｃｈトランジスタＮ１０５は第２の帰還信号Ｓ１０２が“Ｈ”レベルであるためＯＮ状態であり、ＮｃｈトランジスタＮ１０４は第１のプリチャージノードＣ１０１が“Ｈ”レベルであるためＯＮ状態である。 For example, before the clock signal CK rises at time T22 in FIG. 6, the Nch transistor N118 is in the ON state because the input data signal selection signal SEL is “H” level, and the second input data signal D2 is “H”. The Nch transistor N117 is in the ON state because it is “level”, the Nch transistor N105 is in the ON state because the second feedback signal S102 is in the “H” level, and the Nch transistor N104 is connected to the first precharge node C101. Since it is at “H” level, it is ON.

その後、クロック信号ＣＫが立ち上がった瞬間に、第１のプリチャージノードＣ１０１が“Ｌ”レベルに変化するまで、第２のプリチャージノードＣ１０２はＮｃｈトランジスタＮ１０４，Ｎ１０５のトランジスタの能力に応じてレベルが“Ｌ”レベル方向に落ちてしまう。 Thereafter, at the moment when the clock signal CK rises, the second precharge node C102 has a level corresponding to the capabilities of the Nch transistors N104 and N105 until the first precharge node C101 changes to the “L” level. It falls in the “L” level direction.

そのため、ＮｃｈトランジスタＮ１０１のドレインを構成する拡散領域とＮｃｈトランジスタＮ１１８のソースを構成する拡散領域を、ＮｃｈトランジスタＮ１０５のソースを構成する拡散領域に比べて近づけて配置することにより、第１のプリチャージノードＣ１０１の電荷のディスチャージを早くし、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするように制御し、ＮｃｈトランジスタＮ１０４，Ｎ１０５とＮｃｈトランジスタＮ１１７，Ｎ１１８との競合を防止する。 Therefore, the first precharge is performed by arranging the diffusion region constituting the drain of the Nch transistor N101 and the diffusion region constituting the source of the Nch transistor N118 closer to the diffusion region constituting the source of the Nch transistor N105. Control is made so that the discharge of the charge of the node C101 is accelerated and the discharge of the charge of the second precharge node C102 is delayed, thereby preventing competition between the Nch transistors N104 and N105 and the Nch transistors N117 and N118.

第１のプリチャージノードＣ１０１の電荷のディスチャージを早く、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするように制御する別の方式を次に説明する。 Next, another method for controlling the discharge of the charge of the first precharge node C101 to be early and the discharge of the charge of the second precharge node C102 to be delayed will be described.

ＮｃｈトランジスタＮ１１７，Ｎ１１８の閾値電圧を、ＮｃｈトランジスタＮ１０４，Ｎ１０５の閾値電圧に比べて低く設定することにより、第１のプリチャージノードＣ１０１の電荷のディスチャージを早く、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするように制御する。これによって、ＮｃｈトランジスタＮ１０４，Ｎ１０５のトランジスタとＮｃｈトランジスタＮ１１７，Ｎ１１８のトランジスタの競合を防止する。 By setting the threshold voltage of the Nch transistors N117 and N118 to be lower than the threshold voltage of the Nch transistors N104 and N105, the charge of the first precharge node C101 is quickly discharged, and the charge of the second precharge node C102 is charged. Control to slow down the discharge. This prevents competition between the Nch transistors N104 and N105 and the Nch transistors N117 and N118.

また、隣接する他の回路ブロックとの間に形成されるＳＴＩ（Sharow TreＮｃｈIsolation）によってトランジスタ特性が劣化する場合、ＮｃｈトランジスタＮ１０３のソース、ＮｃｈトランジスタＮ１０４のドレインの拡散領域をＳＴＩ側に形成することにより、ＮｃｈトランジスタＮ１０１、ＮｃｈトランジスタＮ１１７，Ｎ１１８のトランジスタ特性の劣化（電流能力の低下、閾値電圧の上昇等）に比べて、ＮｃｈトランジスタＮ１０３、ＮｃｈトランジスタＮ１０４のドレインのトランジスタ特性の劣化が大きくなるように制御し、第１のプリチャージノードＣ１０１の電荷のディスチャージを早く、第２のプリチャージノードＣ１０２の電荷のディスチャージを遅くするようにＮｃｈトランジスタＮ１０４，Ｎ１０５のトランジスタとＮｃｈトランジスタＮ１１７，Ｎ１１８のトランジスタの競合を防止する。 When transistor characteristics deteriorate due to STI (Sharow TreNch Isolation) formed between other adjacent circuit blocks, the diffusion regions of the source of the Nch transistor N103 and the drain of the Nch transistor N104 are formed on the STI side. The transistor characteristics of the Nch transistor N103 and the drain of the Nch transistor N104 are greatly deteriorated compared to the deterioration of the transistor characteristics of the Nch transistor N101 and Nch transistors N117 and N118 (decrease in current capability, increase in threshold voltage, etc.). Nc transistors N104 and N105 and Nc so as to control the discharge of charge at the first precharge node C101 earlier and delay the discharge of charge at the second precharge node C102. h Prevents transistors N117 and N118 from competing with each other.

また、本実施の形態では、ＮｃｈトランジスタＮ１１７の外側にＳＴＩ分離が存在し、ＮｃｈトランジスタＮ１１７のトランジスタ特性が劣化してしまう可能性があるが、図８のようにＮｃｈトランジスタＮ１１７の外側にダミーソース拡散領域およびダミーゲート電極のダミートランジスタＮ１５０を形成し、接地電位に共通に接続する構成をとり、ＮｃｈトランジスタＮ１１７のトランジスタ特性の劣化をさらに抑えるように配置してもよい。 Further, in this embodiment, there is a possibility that the STI isolation exists outside the Nch transistor N117 and the transistor characteristics of the Nch transistor N117 are deteriorated. However, as shown in FIG. 8, a dummy source is provided outside the Nch transistor N117. A dummy transistor N150 having a diffusion region and a dummy gate electrode may be formed and connected in common to the ground potential, and arranged so as to further suppress deterioration of transistor characteristics of the Nch transistor N117.

なお、本実施の形態では、現在のところ、隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が劣化する場合がほとんどであることに基づいて、例示および説明した。 In the present embodiment, the present invention has been illustrated and described based on the fact that, at present, transistor characteristics are mostly deteriorated by STI formed between other adjacent circuit blocks.

しかし、将来的に隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が良化する場合が生じることも考えると、この場合は、ＮｃｈトランジスタＮ１１７のソース拡散領域、ＮｃｈトランジスタＮ１１８のドレイン拡散領域をＳＴＩ側に配置し、ＮｃｈトランジスタＮ１１７，Ｎ１１８のトランジスタ特性の良化し、ＮｃｈトランジスタＮ１０３のソース拡散領域、ＮｃｈトランジスタＮ１０４のドレイン拡散領域の外側にダミーソース拡散領域およびダミーゲート電極を形成し、接地電位に共通に接続する構成をとり、ＮｃｈトランジスタＮ１０３、ＮｃｈトランジスタＮ１０４のトランジスタ特性の良化を抑えるように配置する。 However, considering that the transistor characteristics may be improved by STI formed between other adjacent circuit blocks in the future, in this case, the source diffusion region of the Nch transistor N117, the Nch transistor N118 The drain diffusion region is arranged on the STI side, the transistor characteristics of the Nch transistors N117 and N118 are improved, and the dummy source diffusion region and the dummy gate electrode are formed outside the source diffusion region of the Nch transistor N103 and the drain diffusion region of the Nch transistor N104. Thus, a common connection is made to the ground potential, and the Nch transistor N103 and the Nch transistor N104 are arranged so as to suppress improvement in transistor characteristics.

なお、図７、図８においては、Ｎ１１７をＮ１０２に置き換え、Ｎ１１８をＮ１０３に置き換えて理解してもよい。 7 and 8, it may be understood that N117 is replaced with N102 and N118 is replaced with N103.

（実施の形態４）
図９、図１０は本発明の実施の形態４における半導体集積回路の構成を示す構成図である。 (Embodiment 4)
9 and 10 are configuration diagrams showing the configuration of the semiconductor integrated circuit according to the fourth embodiment of the present invention.

図９において、Ｐ０１〜Ｐ１０はＰ型ＭＯＳトランジスタであり、Ｎ０１〜Ｎ１１はＮ型ＭＯＳトランジスタであり、Ｉ０１は第１のインバータ、Ｉ０２は第２のインバータであり、入力データ信号Ｄ、クロック信号ＣＫを入力して、第１の出力データ信号Ｑおよびその反転論理である第２の出力データ信号ＮＱを出力する。 In FIG. 9, P01 to P10 are P-type MOS transistors, N01 to N11 are N-type MOS transistors, I01 is a first inverter, I02 is a second inverter, an input data signal D, and a clock signal CK. Is output, and the first output data signal Q and the second output data signal NQ which is the inverted logic thereof are output.

２００はラッチ回路であり、ラッチ回路を構成しているＰｃｈトランジスタＰ０１〜Ｐ０７および第１のインバータＩ０１は電源ＶＤＤ１に接続され、ＮｃｈトランジスタＮ０１〜Ｎ０７および第１のインバータＩ０１は接地電位ＶＳＳ１に接続され、２０１は帰還回路および保持回路であり、帰還回路および保持回路２０１を構成しているＰｃｈトランジスタＰ０８〜Ｐ１０および第２のインバータＩ０２は電源ＶＤＤに接続され、ＮｃｈトランジスタＮ０８〜Ｎ１１および第２のインバータＩ０２は接地電位ＶＳＳに接続されている。 Reference numeral 200 denotes a latch circuit. The Pch transistors P01 to P07 and the first inverter I01 constituting the latch circuit are connected to the power supply VDD1, and the Nch transistors N01 to N07 and the first inverter I01 are connected to the ground potential VSS1. , 201 are a feedback circuit and a holding circuit, and the Pch transistors P08 to P10 and the second inverter I02 constituting the feedback circuit and the holding circuit 201 are connected to the power supply VDD, and the Nch transistors N08 to N11 and the second inverter I02 is connected to the ground potential VSS.

図１０は、ラッチ回路２００、帰還回路および保持回路２０１に電源および接地電位を供給する構成図である。ＣＬＯＣＫはクロックであり、ＳＴＯＰはクロック制御信号であり、通常動作時はクロック制御信号ＳＴＯＰは“Ｈ”レベルを出力し、クロック停止時はクロック制御信号ＳＴＯＰは“Ｌ”レベルを出力する。 FIG. 10 is a configuration diagram for supplying power and ground potential to the latch circuit 200, the feedback circuit, and the holding circuit 201. CLOCK is a clock, STOP is a clock control signal, the clock control signal STOP outputs an “H” level during normal operation, and the clock control signal STOP outputs an “L” level when the clock is stopped.

２０２はＡＮＤ回路であり、通常動作時はラッチ回路２００にクロックを供給し、クロック停止時は“Ｌ”レベルを供給する。 An AND circuit 202 supplies a clock to the latch circuit 200 during normal operation, and supplies an “L” level when the clock is stopped.

なお、今回はクロック停止時は“Ｌ”レベルを供給している構成例を示しているが、クロック停止時に“Ｈ”レベルを供給しても回路動作上、問題はない。 In this example, the “L” level is supplied when the clock is stopped. However, even if the “H” level is supplied when the clock is stopped, there is no problem in circuit operation.

２０３は電源制御回路であり、電源ＶＤＤ、接地電位ＶＳＳを入力し、クロック制御信号ＳＴＯＰが通常動作時は、電源ＶＤＤ１は電源ＶＤＤと同レベルを出力し、接地電位ＶＳＳ１は接地電位ＶＳＳと同レベルを出力する。クロック制御信号ＳＴＯＰがクロック停止時は、電源ＶＤＤ１は電源ＶＤＤと同レベルを出力し、接地電位ＶＳＳ１は接地電位ＶＳＳに比べ高い電位レベルを供給する。 A power supply control circuit 203 receives the power supply VDD and the ground potential VSS. When the clock control signal STOP is in a normal operation, the power supply VDD1 outputs the same level as the power supply VDD, and the ground potential VSS1 is the same level as the ground potential VSS. Is output. When the clock control signal STOP is stopped, the power supply VDD1 outputs the same level as the power supply VDD, and the ground potential VSS1 supplies a higher potential level than the ground potential VSS.

このように電源制御回路２０３を制御することにより、クロック停止時は、接地電位ＶＳＳ１の電位レベルを上げることにより、ラッチ回路２００のリーク電流を削減することができる。 By controlling the power supply control circuit 203 in this manner, the leakage current of the latch circuit 200 can be reduced by raising the potential level of the ground potential VSS1 when the clock is stopped.

また、電源制御回路２０３について、クロック制御信号ＳＴＯＰが通常動作時は、電源ＶＤＤ１は電源ＶＤＤと同レベルを出力し、接地電位ＶＳＳ１は接地電位ＶＳＳと同レベルを出力する。また、クロック制御信号ＳＴＯＰがクロック停止時は、電源ＶＤＤ１は接地電位ＶＳＳを供給し、接地電位ＶＳＳ１は接地電位ＶＳＳを供給する。 In the power supply control circuit 203, when the clock control signal STOP is in a normal operation, the power supply VDD1 outputs the same level as the power supply VDD, and the ground potential VSS1 outputs the same level as the ground potential VSS. When the clock control signal STOP is stopped, the power supply VDD1 supplies the ground potential VSS, and the ground potential VSS1 supplies the ground potential VSS.

このように電源制御回路２０３を制御するので、クロック停止時は電源をＯＦＦにし、保持回路に保持している情報を保ったまま、ラッチ回路のリーク電流を削減することができる。 Since the power supply control circuit 203 is controlled in this way, the power supply is turned off when the clock is stopped, and the leakage current of the latch circuit can be reduced while maintaining the information held in the holding circuit.

（実施の形態５）
図１１、図１２は、本発明の実施の形態５における半導体集積回路の構成を示す構成図である。 (Embodiment 5)
11 and 12 are configuration diagrams showing the configuration of the semiconductor integrated circuit according to the fifth embodiment of the present invention.

図１１において、Ｐ０１〜Ｐ１０はＰ型ＭＯＳトランジスタであり、Ｎ０１〜Ｎ１１はＮ型ＭＯＳトランジスタであり、Ｉ０１は第１のインバータ，Ｉ０２は第２のインバータであり、入力データ信号Ｄ、クロック信号ＣＫを入力して第１の出力データ信号Ｑ、その反転論理である第２の出力データ信号ＮＱを出力する。 In FIG. 11, P01 to P10 are P-type MOS transistors, N01 to N11 are N-type MOS transistors, I01 is a first inverter, I02 is a second inverter, an input data signal D, and a clock signal CK. Is output, and the first output data signal Q and the second output data signal NQ which is the inverted logic thereof are output.

３００はラッチ回路であり、ラッチ回路を構成しているＮｃｈトランジスタＮ０２，Ｎ０３の基板電位はＶＢＳ１に接続し、ＮｃｈトランジスタＮ０４，Ｎ０５の基板電位はＶＢＳ２に接続する。 Reference numeral 300 denotes a latch circuit. The substrate potentials of Nch transistors N02 and N03 constituting the latch circuit are connected to VBS1, and the substrate potentials of Nch transistors N04 and N05 are connected to VBS2.

図１２は、ラッチ回路３００に基板電源を供給する構成図である。 FIG. 12 is a configuration diagram for supplying substrate power to the latch circuit 300.

基板電位制御回路３０１は、ラッチ回路３００より出力する第１の帰還信号Ｓ０１、第２の帰還信号Ｓ０２と電源ＶＤＤおよび接地電位ＶＳＳを入力し、第１の基板電位ＶＢＳ１および第２の基板電位ＶＢＳ２を出力する。第１の基板電位ＶＢＳ１は第１のＮＡＮＤ型ダイナミック回路ａ１のＮｃｈトランジスタＮ０２，Ｎ０３に与えられ、第２の基板電位ＶＢＳ２は第２のＮＡＮＤ型ダイナミック回路ａ２のＮｃｈトランジスタＮ０４，Ｎ０５に与えられている。 The substrate potential control circuit 301 receives the first feedback signal S01 and the second feedback signal S02 output from the latch circuit 300, the power supply VDD and the ground potential VSS, and receives the first substrate potential VBS1 and the second substrate potential VBS2. Is output. The first substrate potential VBS1 is applied to the Nch transistors N02 and N03 of the first NAND dynamic circuit a1, and the second substrate potential VBS2 is applied to the Nch transistors N04 and N05 of the second NAND dynamic circuit a2. Yes.

第１の基板電位ＶＢＳ１は、第１の帰還信号Ｓ０１が“Ｌ”レベルのときは、接地電位に比べて低い電位を出力し、第１の帰還信号Ｓ０１が“Ｈ”レベルのときは、接地電位に比べて高い電位レベルを出力する。第２の基板電位ＶＢＳ２は、第２の帰還信号Ｓ０２が“Ｌ”レベルのときは、接地電位に比べて低い電位を出力し、第２の帰還信号Ｓ０２が“Ｈ”レベルのときは、接地電位に比べて高い電位レベルを出力する。 The first substrate potential VBS1 outputs a potential lower than the ground potential when the first feedback signal S01 is at "L" level, and is grounded when the first feedback signal S01 is at "H" level. A potential level higher than the potential is output. The second substrate potential VBS2 outputs a potential lower than the ground potential when the second feedback signal S02 is at "L" level, and is grounded when the second feedback signal S02 is at "H" level. A potential level higher than the potential is output.

このように基板電位制御回路３０１を制御することにより、第１の帰還信号Ｓ０１が“Ｈ”レベルで、ＮｃｈトランジスタＮ０２，Ｎ０３が動作する場合、基板電位をフォワードバイアス方向に制御し、ＮｃｈトランジスタＮ０２およびＮｃｈトランジスタＮ０３の閾値電位を低くし、高速に動作させる。 By controlling the substrate potential control circuit 301 in this way, when the first feedback signal S01 is at “H” level and the Nch transistors N02 and N03 operate, the substrate potential is controlled in the forward bias direction, and the Nch transistor N02 is controlled. Further, the threshold potential of the Nch transistor N03 is lowered to operate at high speed.

逆に、第１の帰還信号Ｓ０１が“Ｌ”レベルで、ＮｃｈトランジスタＮ０２，Ｎ０３が静止する場合、基板電位をバックバイアス方向に制御し、ＮｃｈトランジスタＮ０２およびＮｃｈトランジスタＮ０３の閾値電位を高くし、リーク電流を削減する。 Conversely, when the first feedback signal S01 is “L” level and the Nch transistors N02 and N03 are stationary, the substrate potential is controlled in the back bias direction, and the threshold potentials of the Nch transistor N02 and the Nch transistor N03 are increased, Reduce leakage current.

また、第２の帰還信号Ｓ０２が“Ｈ”レベルで、ＮｃｈトランジスタＮ０４，Ｎ０５が動作する場合、基板電位をフォワードバイアス方向に制御し、ＮｃｈトランジスタＮ０４およびＮｃｈトランジスタＮ０５の閾値電位を低くし、高速に動作させる。 When the second feedback signal S02 is at “H” level and the Nch transistors N04 and N05 operate, the substrate potential is controlled in the forward bias direction, the threshold potentials of the Nch transistor N04 and the Nch transistor N05 are lowered, and high speed To work.

逆に、第２の帰還信号Ｓ０２が“Ｌ”レベルで、ＮｃｈトランジスタＮ０４，Ｎ０５が静止する場合、基板電位をバックバイアス方向に制御し、ＮｃｈトランジスタＮ０４およびＮｃｈトランジスタＮ０５の閾値電位を高くし、リーク電流を削減する。 Conversely, when the second feedback signal S02 is “L” level and the Nch transistors N04 and N05 are stationary, the substrate potential is controlled in the back bias direction, and the threshold potentials of the Nch transistor N04 and the Nch transistor N05 are increased, Reduce leakage current.

（実施の形態６）
図１５は、本発明の実施の形態６における半導体集積回路の１構成例を示す回路図である。図１５において、Ｐ５０１〜Ｐ５１１はＰ型ＭＯＳトランジスタであり、Ｎ５０１〜Ｎ５１２はＮ型ＭＯＳトランジスタであり、Ｉ５０１は第１のインバータ、Ｉ５０２は第２のインバータであり、Ｉ５０３は第３のインバータ、Ｉ５０４は第４のインバータであり、Ｉ５０５は第５のインバータ、入力データ信号Ｄ、クロック信号ＣＫを入力して、第１の出力データ信号Ｑ、第１の出力データ信号Ｑの反転論理である第２の出力データ信号ＮＱを出力する。Ｃ５０１は第１のプリチャージノード、Ｃ５０２は第２のプリチャージノード、Ｃ５０３はデータ保持ノードであり、Ｓ５０１は第１の帰還信号、Ｓ５０２は第２の帰還信号である。５００は帰還回路である。なお、図１５は実施の形態１で示した図２にパスゲート回路およびパスゲート回路の出力を保持する回路を追加した構成となっている。 (Embodiment 6)
FIG. 15 is a circuit diagram showing one configuration example of the semiconductor integrated circuit according to the sixth embodiment of the present invention. In FIG. 15, P501 to P511 are P-type MOS transistors, N501 to N512 are N-type MOS transistors, I501 is a first inverter, I502 is a second inverter, I503 is a third inverter, and I504. Is a fourth inverter, I505 is a fifth inverter, an input data signal D and a clock signal CK are inputted, and a second output which is an inverted logic of the first output data signal Q and the first output data signal Q Output data signal NQ. C501 is a first precharge node, C502 is a second precharge node, C503 is a data holding node, S501 is a first feedback signal, and S502 is a second feedback signal. Reference numeral 500 denotes a feedback circuit. 15 has a configuration in which a pass gate circuit and a circuit for holding the output of the pass gate circuit are added to FIG. 2 described in the first embodiment.

例えば、入力データ信号Ｄが“Ｈ”レベル、第１の出力データ信号Ｑが“Ｈ”レベル、第２の出力データ信号ＮＱが“Ｌ”レベルであり、クロック信号ＣＫが“Ｌ”レベルである場合において、ＰｃｈトランジスタＰ５０８はＯＮ、ＰｃｈトランジスタＰ５１０はＯＦＦ、ＮｃｈトランジスタＮ５１１はＯＦＦ、ＮｃｈトランジスタＮ５１０はＯＮである。また、クロック信号ＣＫが“Ｌ”レベルであるため、ＮｃｈトランジスタＮ５１２はＯＮ、インバータＩ５０５は“Ｈ”レベルを出力するため、ＰｃｈトランジスタＰ５１１はＯＮとなり、Ｓ５０２は“Ｌ”レベルとなる。 For example, the input data signal D is “H” level, the first output data signal Q is “H” level, the second output data signal NQ is “L” level, and the clock signal CK is “L” level. In this case, the Pch transistor P508 is ON, the Pch transistor P510 is OFF, the Nch transistor N511 is OFF, and the Nch transistor N510 is ON. Since the clock signal CK is at “L” level, the Nch transistor N512 is ON, the inverter I505 outputs “H” level, the Pch transistor P511 is ON, and S502 is at “L” level.

次にクロック信号ＣＫが立ち上がり、“Ｈ”レベルとなった場合は、クロック信号ＣＫが“Ｈ”レベルであるため、ＮｃｈトランジスタＮ５１２はＯＦＦ、インバータＩ５０５は“Ｌ”レベルを出力するため、ＰｃｈトランジスタＰ５１１はＯＦＦとなり、Ｓ５０２はインバータＩ５０３およびＩ５０４により前値を保持する。 Next, when the clock signal CK rises to “H” level, the clock signal CK is “H” level, so the Nch transistor N512 is OFF, and the inverter I505 outputs “L” level. P511 is turned OFF, and S502 holds the previous value by inverters I503 and I504.

このようにクロック信号が“Ｌ”レベル期間でＳ５０２の値を確定させ、クロック信号が立ちあがるとＰｃｈトランジスタＰ５１１、ＮｃｈトランジスタＮ５１２をＯＦＦすることにより入力データ信号Ｄおよび第１の出力データ信号Ｑ、第２の出力データ信号ＮＱの値に依存せずにＳ５０２を保持する構成をとることにより入力データ信号Ｄのホールド時間が短縮できる。 In this way, the value of S502 is determined while the clock signal is at the “L” level, and when the clock signal rises, the Pch transistor P511 and the Nch transistor N512 are turned off to turn off the input data signal D and the first output data signal Q. By adopting a configuration in which S502 is held without depending on the value of the output data signal NQ of 2, the hold time of the input data signal D can be shortened.

本実施例では実施の形態１を基にした回路構成にて説明を行ったが、実施の形態２〜５に関しても、パスゲート回路およびパスゲート回路の出力を保持する回路を追加すれば同様の効果を得ることが可能である。 In this embodiment, the circuit configuration based on the first embodiment has been described, but the same effect can be obtained in the second to fifth embodiments by adding a pass gate circuit and a circuit that holds the output of the pass gate circuit. It is possible to obtain.

本発明の半導体集積回路は、フリップフロップ回路において無駄な電力消費を抑制するとともに、必要時には高速動作を確保するための技術等として有用である。 The semiconductor integrated circuit of the present invention is useful as a technique for suppressing unnecessary power consumption in a flip-flop circuit and ensuring high-speed operation when necessary.

本発明の実施の形態１における半導体集積回路の概略的構成を示すブロック図1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. 本発明の実施の形態１における半導体集積回路の具体的構成例を示す回路図1 is a circuit diagram showing a specific configuration example of a semiconductor integrated circuit according to a first embodiment of the present invention. 本発明の実施の形態１の半導体集積回路の動作を示す波形図Waveform diagram showing the operation of the semiconductor integrated circuit of the first embodiment of the present invention 本発明の実施の形態２における半導体集積回路の概略的構成を示すブロック図The block diagram which shows schematic structure of the semiconductor integrated circuit in Embodiment 2 of this invention 本発明の実施の形態２における半導体集積回路の具体的構成例を示す回路図Circuit diagram showing a specific configuration example of a semiconductor integrated circuit according to the second embodiment of the present invention 本発明の実施の形態２の半導体集積回路の動作を示す波形図Waveform diagram showing the operation of the semiconductor integrated circuit according to the second embodiment of the present invention 本発明の実施の形態３における半導体集積回路の一例を部分的に示す平面図A plan view partially showing an example of a semiconductor integrated circuit according to a third embodiment of the present invention 本発明の実施の形態３における半導体集積回路の別の例を部分的に示す平面図A plan view partially showing another example of a semiconductor integrated circuit according to Embodiment 3 of the present invention 本発明の実施の形態４における半導体集積回路の具体的構成例を示す回路図Circuit diagram showing a specific configuration example of a semiconductor integrated circuit according to a fourth embodiment of the present invention. 本発明の実施の形態４における半導体集積回路の電源制御回路の周辺回路構成を示すブロック図The block diagram which shows the peripheral circuit structure of the power supply control circuit of the semiconductor integrated circuit in Embodiment 4 of this invention 本発明の実施の形態５における半導体集積回路の具体的構成例を示す回路図Circuit diagram showing a specific configuration example of a semiconductor integrated circuit according to a fifth embodiment of the present invention. 本発明の実施の形態５における半導体集積回路の基板電位制御回路の周辺回路構成を示すブロック図The block diagram which shows the periphery circuit structure of the substrate potential control circuit of the semiconductor integrated circuit in Embodiment 5 of this invention 従来の技術における半導体集積回路の構成を示す回路図The circuit diagram which shows the structure of the semiconductor integrated circuit in a prior art 従来の技術における別の半導体集積回路の構成を示す回路図The circuit diagram which shows the structure of another semiconductor integrated circuit in a prior art 本発明の実施の形態６における半導体集積回路の具体的構成例を示す回路図Circuit diagram showing a specific configuration example of a semiconductor integrated circuit according to the sixth embodiment of the present invention

符号の説明Explanation of symbols

Ａ１，Ａ１１ラッチ回路
Ａ２，Ａ１２データ保持回路
Ａ３，Ａ１３，５００帰還回路
ａ１第１のＮＡＮＤ型ダイナミック回路
ａ２第２のＮＡＮＤ型ダイナミック回路
ａ１１ダイナミック回路
ａ１２ＮＡＮＤ型ダイナミック回路
ＣＫクロック信号
Ｃ０１，Ｃ１０１，Ｃ５０１第１のプリチャージノード
Ｃ０２，Ｃ１０２，Ｃ５０２第２のプリチャージノード
Ｄ入力データ信号
Ｄ１第１の入力データ信号
Ｄ２第２の入力データ信号
Ｉ０１第１のインバータ
Ｉ０２第２のインバータ
Ｉ１０１〜Ｉ１０４インバータ
Ｎ０１〜Ｎ１１Ｎｃｈトランジスタ
Ｎ１０１〜Ｎ１１３Ｎｃｈトランジスタ
Ｐ０１〜Ｐ１８Ｐｃｈトランジスタ
Ｐ１０１〜Ｐ１１３Ｐｃｈトランジスタ
Ｉ５０１〜Ｉ５０５インバータ
Ｎ５０１〜Ｎ５１２Ｎｃｈトランジスタ
Ｐ５０１〜Ｐ５１１Ｐｃｈトランジスタ
Ｑ第１の出力データ信号
ＮＱ第２の出力データ信号
ＳＥＬ入力データ信号選択信号
Ｓ０１，Ｓ１０１，Ｓ５０１第１の帰還信号（制御信号）
Ｓ０２，Ｓ１０２，Ｓ５０２第２の帰還信号（制御信号）
ＶＢＳ１第１の基板電位
ＶＢＳ２第２の基板電位
２００，３００ラッチ回路
２０１，３０１帰還回路およびデータ保持回路
２０２ＡＮＤ回路
２０３電源制御回路
３０２基板電位制御回路 A1, A11 Latch circuit A2, A12 Data holding circuit A3, A13, 500 Feedback circuit a1 First NAND type dynamic circuit a2 Second NAND type dynamic circuit a11 Dynamic circuit a12 NAND type dynamic circuit CK Clock signal C01, C101, C501 First precharge node C02, C102, C502 Second precharge node D Input data signal D1 First input data signal D2 Second input data signal I01 First inverter I02 Second inverter I101 to I104 Inverter N01 To N11 Nch transistor N101 to N113 Nch transistor P01 to P18 Pch transistor P101 to P113 Pch transistor I501 to I505 Inverter N501 to N512 N ch transistor P501 to P511 Pch transistor Q first output data signal NQ second output data signal SEL input data signal selection signal S01, S101, S501 first feedback signal (control signal)
S02, S102, S502 Second feedback signal (control signal)
VBS1 First substrate potential VBS2 Second substrate potential 200, 300 Latch circuit 201, 301 Feedback circuit and data holding circuit 202 AND circuit 203 Power supply control circuit 302 Substrate potential control circuit

Claims

入力データ信号とクロック信号と制御信号とを入力し、出力データ信号を出力するラッチ回路と、
前記出力データ信号を保持する保持回路と、
前記入力データ信号と前記出力データ信号とを入力し、前記入力データ信号と前記出力データ信号との論理の組み合わせにより前記制御信号を生成する帰還回路とを備え、
前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御することを特徴とする半導体集積回路。 A latch circuit for inputting an input data signal, a clock signal, and a control signal, and outputting an output data signal;
A holding circuit for holding the output data signal;
A feedback circuit that inputs the input data signal and the output data signal and generates the control signal by a logical combination of the input data signal and the output data signal;
A semiconductor integrated circuit, wherein an internal operation of the latch circuit is on / off controlled by the control signal.

前記帰還回路は、前記入力データ信号と前記出力データ信号とが入力され、前記出力データ信号に基づいて生成される第１の制御信号と、前記出力データ信号に基づいて生成される信号と前記入力データ信号とから合成される第２の制御信号とを生成するように構成されていることを特徴とする請求項１に記載の半導体集積回路。 The feedback circuit receives the input data signal and the output data signal, generates a first control signal based on the output data signal, a signal generated based on the output data signal, and the input The semiconductor integrated circuit according to claim 1, configured to generate a second control signal synthesized from the data signal.

前記ラッチ回路は、第１のＮＡＮＤ型ダイナミック回路と第２のＮＡＮＤ型ダイナミック回路とを有し、
前記第１のＮＡＮＤ型ダイナミック回路は、
前記入力データ信号と前記クロック信号と前記第１の制御信号とが入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第１のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記入力データ信号および前記第１の制御信号がともに“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、前記入力データ信号および前記第１の制御信号の少なくともいずれか一方が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持するように構成され、
前記第２のＮＡＮＤ型ダイナミック回路は、
前記第１のプリチャージノードと前記クロック信号と前記第２の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、第２のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１のプリチャージノードおよび前記第２の制御信号がともに“Ｈ”レベルの場合、前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードおよび前記第２の制御信号の少なくともいずれか一方が“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持するように構成されていることを特徴とする請求項２に記載の半導体集積回路。 The latch circuit includes a first NAND dynamic circuit and a second NAND dynamic circuit,
The first NAND type dynamic circuit includes:
The input data signal, the clock signal, and the first control signal are input,
In the period from the falling edge to the rising edge of the clock signal, the charge is charged to the first precharge node,
When both the input data signal and the first control signal are at “H” level during the period from the rising edge to the falling edge of the clock signal, the charge of the first precharge node is discharged, and the input data signal When at least one of the first control signal is at “L” level, the charge of the first precharge node is held.
The second NAND type dynamic circuit includes:
The first precharge node, the clock signal, and the second control signal are input,
The second precharge node is charged in the period from the falling edge to the rising edge of the clock signal,
If both the first precharge node and the second control signal are at “H” level during the period from the rising edge to the falling edge of the clock signal, the charge of the second precharge node is discharged, The configuration is such that when at least one of the first precharge node and the second control signal is at "L" level, the charge of the second precharge node is held. Item 3. The semiconductor integrated circuit according to Item 2.

前記ラッチ回路は、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第１のＰ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第１のプリチャージノードに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の制御信号に接続され、ドレインが前記第２のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第３のＮ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第２のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ドレインが前記第２のプリチャージノードに接続された第４のＮ型ＭＯＳトランジスタと、
ゲートが前記第２の制御信号に接続され、ドレインが前記第４のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第５のＮ型ＭＯＳトランジスタと、
入力端子が前記第２のプリチャージノードに接続された第１のインバータと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが前記第３のＰ型ＭＯＳトランジスタのドレインに接続された第４のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが接地され、ドレインが前記第４のＰ型ＭＯＳトランジスタのドレインに接続された第６のＮ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号に接続された第５のＰ型ＭＯＳトランジスタと、
ゲートが前記第６のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号に接続された第７のＮ型ＭＯＳトランジスタと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第６のＰ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第７のＰ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項３に記載の半導体集積回路。 The latch circuit is
A first P-type MOS transistor having a gate connected to the clock signal, a source connected to a power supply, and a drain connected to the first precharge node;
A first N-type MOS transistor having a gate connected to the clock signal and a source grounded;
A second N-type MOS transistor having a gate connected to the input data signal and a drain connected to the first precharge node;
A third N-type MOS having a gate connected to the first control signal, a drain connected to the source of the second N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor A transistor,
A second P-type MOS transistor having a gate connected to the clock signal, a source connected to a power supply, and a drain connected to the second precharge node;
A fourth N-type MOS transistor having a gate connected to the first precharge node and a drain connected to the second precharge node;
A fifth N-type MOS having a gate connected to the second control signal, a drain connected to the source of the fourth N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor A transistor,
A first inverter having an input terminal connected to the second precharge node;
A third P-type MOS transistor having a gate connected to the output terminal of the first inverter and a source connected to a power source;
A fourth P-type MOS transistor having a gate connected to the first precharge node and a source connected to the drain of the third P-type MOS transistor;
A sixth N-type MOS transistor having a gate connected to the first precharge node, a source grounded, and a drain connected to the drain of the fourth P-type MOS transistor;
A fifth P-type MOS transistor having a gate connected to the second precharge node, a source connected to a power supply, and a drain connected to the first output data signal;
A seventh N-type MOS transistor having a gate connected to the drain of the sixth N-type MOS transistor, a source grounded, and a drain connected to the first output data signal;
A sixth P-type MOS transistor having a gate connected to the output terminal of the first inverter, a source connected to the power supply, and a drain connected to the second precharge node;
7. A seventh P-type MOS transistor having a gate connected to the second precharge node, a source connected to a power supply, and a drain connected to the first precharge node. Item 4. The semiconductor integrated circuit according to Item 3.

前記ラッチ回路は、
前記第１の制御信号および前記第２の制御信号が反転論理であれば、Ｐ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタに置き換え、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成されていることを特徴とする請求項４に記載の半導体集積回路。 The latch circuit is
If the first control signal and the second control signal are inverted logic, the P-type MOS transistor is replaced with an N-type MOS transistor, the N-type MOS transistor is replaced with a P-type MOS transistor, the power supply is replaced with ground, 5. The semiconductor integrated circuit according to claim 4, wherein the ground is replaced with a power source.

前記保持回路は、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第８のＰ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ソースが接地され、ドレインが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第８のＮ型ＭＯＳトランジスタと、
ゲートが前記第８のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号および前記第１の制御信号に接続された第９のＰ型ＭＯＳトランジスタと、
ゲートが前記第８のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号および前記第１の制御信号に接続された第９のＮ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項４に記載の半導体集積回路。 The holding circuit is
An eighth P-type MOS transistor having a gate connected to the output data signal and a source connected to the power supply;
An eighth N-type MOS transistor having a gate connected to the output data signal, a source grounded, and a drain connected to the drain of the eighth P-type MOS transistor;
A ninth P-type MOS transistor having a gate connected to the drain of the eighth N-type MOS transistor, a source connected to a power supply, and a drain connected to the first output data signal and the first control signal When,
A ninth N-type MOS transistor having a gate connected to the drain of the eighth N-type MOS transistor, a source grounded, and a drain connected to the first output data signal and the first control signal; The semiconductor integrated circuit according to claim 4, wherein the semiconductor integrated circuit is provided.

前記帰還回路は、
ゲートが前記入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第１０のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが接地された第１０のＮ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが接地された第１１のＮ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項４に記載の半導体集積回路。 The feedback circuit is
A tenth P-type MOS transistor having a gate connected to the input data signal, a drain connected to the second control signal, and a source connected to the drain of the eighth P-type MOS transistor;
A tenth N-type MOS transistor having a gate connected to the input data signal, a drain connected to the second control signal, and a source grounded;
The semiconductor device according to claim 4, further comprising: an eleventh N-type MOS transistor having a gate connected to the output data signal, a drain connected to the second control signal, and a source grounded. Integrated circuit.

複数の入力データ信号と入力データ信号選択信号とクロック信号と制御信号を入力し、出力データ信号を出力するラッチ回路と、
前記出力データ信号を保持する保持回路と、
前記入力データ信号と前記入力データ信号選択信号と前記出力データ信号とを入力し、前記入力データ信号選択信号が選択している前記入力データ信号と前記出力データ信号との論理の組み合わせにより前記制御信号を生成する帰還回路とを備え、
前記入力データ信号選択信号が選択している前記入力データ信号に応じて、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御することを特徴とする半導体集積回路。 A latch circuit for inputting a plurality of input data signals, an input data signal selection signal, a clock signal, and a control signal, and outputting an output data signal;
A holding circuit for holding the output data signal;
The input data signal, the input data signal selection signal, and the output data signal are input, and the control signal is determined by a logical combination of the input data signal and the output data signal selected by the input data signal selection signal. And a feedback circuit for generating
An internal operation of the latch circuit is controlled on / off by the control signal in accordance with the input data signal selected by the input data signal selection signal.

第１の入力データ信号と第２の入力データ信号と入力データ信号選択信号とクロック信号と制御信号とを入力し、出力データ信号を出力するラッチ回路と、
前記出力データ信号を保持する保持回路と、
前記第１の入力データ信号と前記入力データ信号選択信号と前記出力データ信号とを入力し、前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合においては、前記第１の入力データ信号と前記出力データ信号との論理の組み合わせにより前記制御信号を制御し、かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合においては、前記制御信号として常に一定値を出力する帰還回路とを備え、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、前記制御信号により前記ラッチ回路の内部動作をオン／オフ制御し、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、前記ラッチ回路の内部動作を常に動作状態に制御することを特徴とする半導体集積回路。 A latch circuit for inputting a first input data signal, a second input data signal, an input data signal selection signal, a clock signal, and a control signal, and outputting an output data signal;
A holding circuit for holding the output data signal;
In the case where the first input data signal, the input data signal selection signal, and the output data signal are input, and the input data signal selection signal selects the first input data signal, the first input data signal is selected. The control signal is controlled by a combination of logic of the input data signal and the output data signal, and the control signal is selected when the input data signal selection signal selects the second input data signal. With a feedback circuit that always outputs a constant value,
When the input data signal selection signal selects the first input data signal, on / off control of the internal operation of the latch circuit is performed by the control signal, and the input data signal selection signal is the second data signal. A semiconductor integrated circuit characterized in that, when an input data signal is selected, an internal operation of the latch circuit is always controlled to an operating state.

前記ラッチ回路は、ダイナミック回路とＮＡＮＤ型ダイナミック回路とを有し、
前記ダイナミック回路は、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、
前記第１の入力データ信号と前記出力データ信号に基づいて前記第１の入力データ信号と反転極性であるように出力された第１の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、電荷が第１のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１の入力データ信号および前記第１の制御信号がともに“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、前記第１の入力データ信号および前記第１の制御信号がいずれか一方が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持し、
かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、
前記第２の入力データ信号が“Ｈ”レベルの場合、前記第１のプリチャージノードの電荷を放電し、
前記第２の入力データ信号が“Ｌ”レベルの場合、前記第１のプリチャージノードの電荷を保持するように構成され、
前記ＮＡＮＤ型ダイナミック回路は、
前記入力データ信号選択信号が前記第１の入力データ信号を選択している場合において、
前記第１のプリチャージノードと前記出力データ信号に基づいて前記第１の入力データ信号と同一極性であるように出力される信号と前記第１の入力データ信号の論理和である第２の制御信号が入力され、
前記クロック信号の立ち下がりから立ち上がりまでの期間で、前記第２のプリチャージノードに充電され、
前記クロック信号の立ち上がりから立ち下がりまでの期間で、前記第１のプリチャージノードおよび前記第２の制御信号がともに“Ｈ”レベルの場合、前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードおよび前記第２の制御信号がいずれか一方が“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持し、
かつ、前記入力データ信号選択信号が前記第２の入力データ信号を選択している場合において、
前記入力データ信号選択信号が“Ｈ”レベルの場合において、前記第１のプリチャージノードが“Ｈ”レベルの場合、
前記第２のプリチャージノードの電荷を放電し、前記第１のプリチャージノードが“Ｌ”レベルの場合、前記第２のプリチャージノードの電荷を保持するように構成されていることを特徴とする請求項９に記載の半導体集積回路。 The latch circuit includes a dynamic circuit and a NAND dynamic circuit,
The dynamic circuit is
In the case where the input data signal selection signal selects the first input data signal,
A first control signal that is output based on the first input data signal and the output data signal so as to have an inverted polarity with respect to the first input data signal is input,
In the period from the falling edge to the rising edge of the clock signal, the charge is charged to the first precharge node,
When the first input data signal and the first control signal are both at the “H” level during the period from the rising edge to the falling edge of the clock signal, the charge of the first precharge node is discharged, When one of the first input data signal and the first control signal is at “L” level, the charge of the first precharge node is held;
And when the input data signal selection signal selects the second input data signal,
When the second input data signal is at “H” level, the charge of the first precharge node is discharged;
When the second input data signal is at “L” level, the charge of the first precharge node is held.
The NAND type dynamic circuit is:
In the case where the input data signal selection signal selects the first input data signal,
A second control which is a logical sum of a signal output so as to have the same polarity as the first input data signal based on the first precharge node and the output data signal and the first input data signal Signal is input,
The second precharge node is charged in the period from the falling edge to the rising edge of the clock signal,
If both the first precharge node and the second control signal are at “H” level during the period from the rising edge to the falling edge of the clock signal, the charge of the second precharge node is discharged, When one of the first precharge node and the second control signal is at “L” level, the charge of the second precharge node is held;
And when the input data signal selection signal selects the second input data signal,
When the input data signal selection signal is at “H” level and the first precharge node is at “H” level,
The charge of the second precharge node is discharged, and when the first precharge node is at “L” level, the charge of the second precharge node is held. The semiconductor integrated circuit according to claim 9.

前記ラッチ回路は、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第１のＰ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第１のプリチャージノードに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１の制御信号に接続され、ドレインが前記第２のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第３のＮ型ＭＯＳトランジスタと、
ゲートが前記クロック信号に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第２のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ドレインが前記第２のプリチャージノードに接続された第４のＮ型ＭＯＳトランジスタと、
ゲートが前記第２の制御信号に接続され、ドレインが前記第４のＮ型ＭＯＳトランジスタのソースに接続され、ソースが前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第５のＮ型ＭＯＳトランジスタと、
入力端子が前記第２のプリチャージノードに接続された第１のインバータと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが前記第３のＰ型ＭＯＳトランジスタのドレインに接続された第４のＰ型ＭＯＳトランジスタと、
ゲートが前記第１のプリチャージノードに接続され、ソースが接地され、ドレインが前記第４のＰ型ＭＯＳトランジスタのドレインに接続された第６のＮ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１の出力データ信号に接続された第５のＰ型ＭＯＳトランジスタと、
ゲートが前記第６のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１の出力データ信号に接続された第７のＮ型ＭＯＳトランジスタと、
ゲートが前記第１のインバータの出力端子に接続され、ソースが電源に接続され、ドレインが前記第２のプリチャージノードに接続された第６のＰ型ＭＯＳトランジスタと、
ゲートが前記第２のプリチャージノードに接続され、ソースが電源に接続され、ドレインが前記第１のプリチャージノードに接続された第７のＰ型ＭＯＳトランジスタと、
ゲートが前記第２の入力データ信号に接続され、ドレインが第１のプリチャージノードに接続された第１７のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ドレインが前記第１７のＮ型ＭＯＳトランジスタのソースに接続され、ソースが第１のＮ型ＭＯＳトランジスタのドレインに接続された第１８のＮ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項９に記載の半導体集積回路。 The latch circuit is
A first P-type MOS transistor having a gate connected to the clock signal, a source connected to a power supply, and a drain connected to the first precharge node;
A first N-type MOS transistor having a gate connected to the clock signal and a source grounded;
A second N-type MOS transistor having a gate connected to the first input data signal and a drain connected to the first precharge node;
A third N-type MOS having a gate connected to the first control signal, a drain connected to the source of the second N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor A transistor,
A second P-type MOS transistor having a gate connected to the clock signal, a source connected to a power supply, and a drain connected to the second precharge node;
A fourth N-type MOS transistor having a gate connected to the first precharge node and a drain connected to the second precharge node;
A fifth N-type MOS having a gate connected to the second control signal, a drain connected to the source of the fourth N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor A transistor,
A first inverter having an input terminal connected to the second precharge node;
A third P-type MOS transistor having a gate connected to the output terminal of the first inverter and a source connected to a power source;
A fourth P-type MOS transistor having a gate connected to the first precharge node and a source connected to the drain of the third P-type MOS transistor;
A sixth N-type MOS transistor having a gate connected to the first precharge node, a source grounded, and a drain connected to the drain of the fourth P-type MOS transistor;
A fifth P-type MOS transistor having a gate connected to the second precharge node, a source connected to a power supply, and a drain connected to the first output data signal;
A seventh N-type MOS transistor having a gate connected to the drain of the sixth N-type MOS transistor, a source grounded, and a drain connected to the first output data signal;
A sixth P-type MOS transistor having a gate connected to the output terminal of the first inverter, a source connected to the power supply, and a drain connected to the second precharge node;
A seventh P-type MOS transistor having a gate connected to the second precharge node, a source connected to a power supply, and a drain connected to the first precharge node;
A seventeenth N-type MOS transistor having a gate connected to the second input data signal and a drain connected to the first precharge node;
An eighteenth N-type MOS transistor having a gate connected to the input data signal selection signal, a drain connected to the source of the seventeenth N-type MOS transistor, and a source connected to the drain of the first N-type MOS transistor The semiconductor integrated circuit according to claim 9, further comprising:

前記帰還回路は、
ゲートが前記出力データ信号に接続され、ソースが電源に接続された第８のＰ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第８のＰ型ＭＯＳトランジスタのドレインに接続された第１０のＰ型ＭＯＳトランジスタと、
ゲートが前記第１の入力データ信号に接続され、ドレインが前記第２の制御信号に接続された第１０のＮ型ＭＯＳトランジスタと、
ゲートが前記出力データ信号に接続され、ドレインが前記第２の制御信号に接続され、ソースが前記第１０のＮ型ＭＯＳトランジスタのソースに接続された第１１のＮ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが電源に接続された第１１のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続され、ソースが接地され、ドレインが前記第１１のＰ型ＭＯＳトランジスタのドレインと接続された第１２のＮ型ＭＯＳトランジスタと、
ゲートが前記第１２のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが接地され、ドレインが前記第１０のＮ型ＭＯＳトランジスタのソースに接続された第１３のＮ型ＭＯＳトランジスタと、
ゲートが前記第１２のＮ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ドレインが前記第２の制御信号に接続された第１２のＰ型ＭＯＳトランジスタと、
ゲートがデータ保持ノードに接続され、ソースが前記第１１のＰ型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第１の制御信号に接続された第１３のＰ型ＭＯＳトランジスタと、
ゲートが前記入力データ信号選択信号に接続されドレインが前記第１の制御信号に接続され、ソースが接地された第１４のＮ型ＭＯＳトランジスタと、
ゲートが前記データ保持ノードに接続され、ドレインが前記第１の制御信号に接続され、ソースが接地された第１５のＮ型ＭＯＳトランジスタと
を具備したことを特徴とする請求項９から請求項１１までのいずれかに記載の半導体集積回路。 The feedback circuit is
An eighth P-type MOS transistor having a gate connected to the output data signal and a source connected to the power supply;
A tenth P-type MOS transistor having a gate connected to the first input data signal, a drain connected to the second control signal, and a source connected to the drain of the eighth P-type MOS transistor;
A tenth N-type MOS transistor having a gate connected to the first input data signal and a drain connected to the second control signal;
An eleventh N-type MOS transistor having a gate connected to the output data signal, a drain connected to the second control signal, and a source connected to the source of the tenth N-type MOS transistor;
An eleventh P-type MOS transistor having a gate connected to the input data signal selection signal and a source connected to a power source;
A twelfth N-type MOS transistor having a gate connected to the input data signal selection signal, a source grounded, and a drain connected to the drain of the eleventh P-type MOS transistor;
A thirteenth N-type MOS transistor having a gate connected to the drain of the twelfth N-type MOS transistor, a source grounded, and a drain connected to the source of the tenth N-type MOS transistor;
A twelfth P-type MOS transistor having a gate connected to the drain of the twelfth N-type MOS transistor, a source connected to a power supply, and a drain connected to the second control signal;
A thirteenth P-type MOS transistor having a gate connected to the data holding node, a source connected to the drain of the eleventh P-type MOS transistor, and a drain connected to the first control signal;
A fourteenth N-type MOS transistor having a gate connected to the input data signal selection signal, a drain connected to the first control signal, and a source grounded;
12. A fifteenth N-type MOS transistor having a gate connected to the data holding node, a drain connected to the first control signal, and a source grounded. The semiconductor integrated circuit according to any one of the above.

前記ラッチ回路において、物理配置上の空間的距離について、前記第１のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとの距離は、前記第１のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとの距離よりも短く設定されていることを特徴とする請求項４または請求項１１に記載の半導体集積回路。 In the latch circuit, with respect to the spatial distance on the physical arrangement, the distance between the first N-type MOS transistor and the third N-type MOS transistor is the same as the first N-type MOS transistor and the fifth N-type MOS transistor. 12. The semiconductor integrated circuit according to claim 4, wherein the semiconductor integrated circuit is set to be shorter than a distance from the type MOS transistor.

前記ラッチ回路において、ＭＯＳトランジスタの閾値電圧について、前記第２のＮ型ＭＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジスタの閾値電圧は、前記第４のＮ型ＭＯＳトランジスタおよび前記第５のＮ型ＭＯＳトランジスタの閾値電圧よりも低く設定されていることを特徴とする請求項４または請求項１１に記載の半導体集積回路。 In the latch circuit, the threshold voltages of the second N-type MOS transistor and the third N-type MOS transistor are the same as the fourth N-type MOS transistor and the fifth N-type MOS transistor. 12. The semiconductor integrated circuit according to claim 4, wherein the semiconductor integrated circuit is set lower than a threshold voltage of the transistor.

前記ラッチ回路は、
前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとが１つの回路ブロックとして半導体基板に形成され、
前記第４のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとが別の１つの回路ブロックとして前記半導体基板に形成され、
前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタと前記第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極と順に形成され、
前記第４のＮ型ＭＯＳトランジスタと前記第５のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向にそれらのソースおよびドレインを構成する拡散領域とそれらのゲート電極とが順に形成されることを特徴とする請求項４または請求項１１に記載の半導体集積回路。 The latch circuit is
The first N-type MOS transistor, the second N-type MOS transistor, and the third N-type MOS transistor are formed on a semiconductor substrate as one circuit block,
The fourth N-type MOS transistor and the fifth N-type MOS transistor are formed on the semiconductor substrate as another circuit block,
The first N-type MOS transistor, the second N-type MOS transistor, and the third N-type MOS transistor are diffusions that configure their sources and drains laterally with respect to other adjacent circuit blocks. Regions and their gate electrodes in order,
In the fourth N-type MOS transistor and the fifth N-type MOS transistor, diffusion regions constituting their sources and drains and their gate electrodes are arranged in order in the lateral direction with respect to other adjacent circuit blocks. The semiconductor integrated circuit according to claim 4, wherein the semiconductor integrated circuit is formed.

前記ラッチ回路は、前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が劣化する場合、前記第４のＮ型ＭＯＳトランジスタのソースおよび前記第５のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されることを特徴とする請求項１５に記載の半導体集積回路。 The latch circuit has a source of the fourth N-type MOS transistor and the fifth N-type when the characteristics of the diffusion region deteriorate due to a shallow trench isolation region formed between the adjacent other circuit blocks. 16. The semiconductor integrated circuit according to claim 15, wherein the diffusion region constituting the drain of the MOS transistor is formed on the shallow trench isolation region side.

前記ラッチ回路は、
前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が良化する場合、前記第１のＮ型ＭＯＳトランジスタおよび前記第２のＮ型ＭＯＳトランジスタおよび前記第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が浅いトレンチ分離領域側に形成されることを特徴とする請求項１５に記載の半導体集積回路。 The latch circuit is
When the characteristics of the diffusion region are improved by the shallow trench isolation region formed between the other adjacent circuit blocks, the first N-type MOS transistor, the second N-type MOS transistor, and the third N-type MOS transistor 16. The semiconductor integrated circuit according to claim 15, wherein the diffusion region constituting the drain of the N-type MOS transistor is formed on the shallow trench isolation region side.

前記ラッチ回路は、クロック停止時に、前記第１のＮ型ＭＯＳトランジスタのソースの電位と前記第６のＮ型ＭＯＳトランジスタのソースの電位と前記第７のＮ型ＭＯＳトランジスタのソースの電位を上昇させるように構成されていることを特徴とする請求項４または請求項１１に記載の半導体集積回路。 The latch circuit raises the source potential of the first N-type MOS transistor, the source potential of the sixth N-type MOS transistor, and the source potential of the seventh N-type MOS transistor when the clock is stopped. 12. The semiconductor integrated circuit according to claim 4, wherein the semiconductor integrated circuit is configured as described above.

前記ラッチ回路の電源と前記保持回路および帰還回路の電源とが互いに独立し、個別的に制御可能に構成されていることを特徴とする請求項１から請求項１８までのいずれかに記載の半導体集積回路。 19. The semiconductor according to claim 1, wherein a power source of the latch circuit and a power source of the holding circuit and the feedback circuit are independent from each other and can be individually controlled. Integrated circuit.

前記ラッチ回路は、前記第１の制御信号が“Ｌ”レベルの場合、前記第２のＮ型ＭＯＳトランジスタの基板電位と前記第３のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて低くし、
前記第１の制御信号が“Ｈ”レベルの場合、前記第２のＮ型ＭＯＳトランジスタの基板電位と前記第３のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて高くし、
前記第２の制御信号が“Ｌ”レベルの場合、前記第４のＮ型ＭＯＳトランジスタの基板電位と前記第５のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて低くし、
前記第２の制御信号が“Ｈ”レベルの場合、前記第４のＮ型ＭＯＳトランジスタの基板電位と前記第５のＮ型ＭＯＳトランジスタの基板電位を接地電位に比べて高くすることを特徴とする請求項４または請求項１１に記載の半導体集積回路。 The latch circuit lowers the substrate potential of the second N-type MOS transistor and the substrate potential of the third N-type MOS transistor compared to the ground potential when the first control signal is at “L” level. ,
When the first control signal is at “H” level, the substrate potential of the second N-type MOS transistor and the substrate potential of the third N-type MOS transistor are made higher than the ground potential,
When the second control signal is at “L” level, the substrate potential of the fourth N-type MOS transistor and the substrate potential of the fifth N-type MOS transistor are made lower than the ground potential,
When the second control signal is at “H” level, the substrate potential of the fourth N-type MOS transistor and the substrate potential of the fifth N-type MOS transistor are set higher than the ground potential. 12. The semiconductor integrated circuit according to claim 4 or claim 11.

前記ラッチ回路は、
前記第１の制御信号および前記第２の制御信号が反転論理であれば、Ｐ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタに置き換え、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに置き換え、電源を接地に置き換え、接地を電源に置き換えて構成されていることを特徴とする請求項１０または請求項１１または請求項１３から請求項２０までのいずれかに記載の半導体集積回路。 The latch circuit is
If the first control signal and the second control signal are inverted logic, the P-type MOS transistor is replaced with an N-type MOS transistor, the N-type MOS transistor is replaced with a P-type MOS transistor, the power supply is replaced with ground, 21. The semiconductor integrated circuit according to claim 10, wherein the ground is replaced with a power source.

前記帰還回路は、前記クロック信号が“Ｌ”レベルの場合の前記入力データ信号および前記出力データ信号の論理の組み合わせにより生成する前記制御信号を保持し、前記クロック信号が“Ｈ”レベルの場合も前記ラッチ回路に前記保持している制御信号を出力するように構成されていることを特徴とする請求項１記載の半導体集積回路。 The feedback circuit holds the control signal generated by a combination of the logic of the input data signal and the output data signal when the clock signal is at “L” level, and also when the clock signal is at “H” level. 2. The semiconductor integrated circuit according to claim 1, wherein the control signal held in the latch circuit is output.

前記帰還回路は、前記クロック信号が“Ｌ”レベルの場合ＯＮするパスゲートと前記制御信号を保持する回路を備える制御信号ラッチ回路を備えることを特徴とする請求項１記載の半導体集積回路。 The feedback circuit is a semiconductor integrated circuit according to claim 1, characterized in that it comprises a control signal latch circuit comprising a circuit for holding the pass gate and the control signal to ON when the clock signal is "L" level.