JP3400267B2 - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、Ｆｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍ（Ｆ−Ｎ）トンネル電流によって、書き
込み及び消去を行う不揮発性半導体メモリの製造方法に
関し、より詳しくはＦ−Ｎフラッシュメモリの製造方法
として好適な不揮発性半導体メモリの製造方法に関す
る。
ｏｒｄｈｅｉｍ（Ｆ−Ｎ）トンネル電流によって、書き
込み及び消去を行う不揮発性半導体メモリの製造方法に
関し、より詳しくはＦ−Ｎフラッシュメモリの製造方法
として好適な不揮発性半導体メモリの製造方法に関す
る。
【０００２】
【従来の技術】図９は従来のＦ−Ｎ（以下ではＦＮと表
記する）フラッシュメモリ（以下第１従来例と称する）
の構造を示す。このＦＮフラッシュメモリは、以下の製
造工程で作製される。即ち、まず、Ｐ型の半導体基板１
０１上にトンネル酸化膜１０２を形成し、その上にフロ
ーティングゲート（浮遊ゲート）ＦＧをパターン形成す
る。続いて、このパターンをマスクとし、半導体基板１
０１の上方より砒素（Ａｓ）イオンを注入し、これによ
り、ソース１０３及びドレイン１０４を形成する。そし
て、フローティングゲートＦＧの上に層間絶縁膜１０５
を介してコントロールゲート（制御ゲート）ＣＧを形成
する。
記する）フラッシュメモリ（以下第１従来例と称する）
の構造を示す。このＦＮフラッシュメモリは、以下の製
造工程で作製される。即ち、まず、Ｐ型の半導体基板１
０１上にトンネル酸化膜１０２を形成し、その上にフロ
ーティングゲート（浮遊ゲート）ＦＧをパターン形成す
る。続いて、このパターンをマスクとし、半導体基板１
０１の上方より砒素（Ａｓ）イオンを注入し、これによ
り、ソース１０３及びドレイン１０４を形成する。そし
て、フローティングゲートＦＧの上に層間絶縁膜１０５
を介してコントロールゲート（制御ゲート）ＣＧを形成
する。
【０００３】このＦＮフラッシュメモリは、上記のよう
にフローティングゲートＦＧをマスクとして砒素イオン
を注入することによりソース１０３及びドレイン１０４
を形成する工程をとるため、フローティングゲートＦＧ
は、図示のように均一で、かつ厚みの薄いトンネル酸化
膜１０２を有することになる。
にフローティングゲートＦＧをマスクとして砒素イオン
を注入することによりソース１０３及びドレイン１０４
を形成する工程をとるため、フローティングゲートＦＧ
は、図示のように均一で、かつ厚みの薄いトンネル酸化
膜１０２を有することになる。
【０００４】また、ＦＮフラッシュメモリの他の従来例
（以下第２従来例と称する）として、本願出願人が特開
平４−３５６９６９号公報で先に提案したものがある。
このＦＮフラッシュメモリは、フローティングゲートの
下にゲート絶縁膜とトンネル領域の両方を形成した点に
特徴を有するものである。
（以下第２従来例と称する）として、本願出願人が特開
平４−３５６９６９号公報で先に提案したものがある。
このＦＮフラッシュメモリは、フローティングゲートの
下にゲート絶縁膜とトンネル領域の両方を形成した点に
特徴を有するものである。
【０００５】以下に図１０に基づきその製造工程を説明
する。まず、Ｓｉ基板２０１上に厚さ３０ｎｍのゲート
酸化膜２０４を形成する。続いて、その上に、厚さ２０
０ｎｍのポリシリコン層、厚さ１００ｎｍのＳｉＯ2層
及びフォトレジスト層（図示せず）を順次積層した後、
フォトレジストパターン（図示せず）を形成し、これを
マスクにして、ＳｉＯ2層，ポリシリコン層をエッチン
グし、フローティングゲートとしての第１ポリシリコン
膜２０９及びＳｉＯ2パターン２１４を形成する（同図
（ａ）参照）。
する。まず、Ｓｉ基板２０１上に厚さ３０ｎｍのゲート
酸化膜２０４を形成する。続いて、その上に、厚さ２０
０ｎｍのポリシリコン層、厚さ１００ｎｍのＳｉＯ2層
及びフォトレジスト層（図示せず）を順次積層した後、
フォトレジストパターン（図示せず）を形成し、これを
マスクにして、ＳｉＯ2層，ポリシリコン層をエッチン
グし、フローティングゲートとしての第１ポリシリコン
膜２０９及びＳｉＯ2パターン２１４を形成する（同図
（ａ）参照）。
【０００６】次に、フォトレジストパターンを除去した
後、ポリシリコン膜２０９及びＳｉＯ2パターン２１４
をマスクにして、砒素イオンを注入し、Ｎ型のソース２
０２及びドレイン２０３を形成する。続いて、ドレイン
２０３上のゲート酸化膜２０４を同図（ａ）に示すフォ
トレジストパターン２１５をマスクに用いて除去する。
後、ポリシリコン膜２０９及びＳｉＯ2パターン２１４
をマスクにして、砒素イオンを注入し、Ｎ型のソース２
０２及びドレイン２０３を形成する。続いて、ドレイン
２０３上のゲート酸化膜２０４を同図（ａ）に示すフォ
トレジストパターン２１５をマスクに用いて除去する。
【０００７】続いて、同図（ｂ）に示すように、フォト
レジストパターン２１５を除去した後、ポリシリコン膜
２０９を含むＳｉ基板２０１の全面を酸化して、厚さ８
ｎｍのトンネル酸化膜２１６を形成し、更に厚さ３００
ｎｍの第２ポリシリコン膜を堆積し、全面をエッチバッ
クしてドレイン２０３上にポリシリコンの導電性側壁ス
ペーサ２１７を形成する。この際、導電性側壁スペーサ
２１７はスペーサ絶縁膜２１８を介してゲート本体、即
ち第１ポリシリコン膜２０９に接して形成され、ゲート
本体２０９上にはＳｉＯ2膜２１４が配設されており、
エッチバックの際、これがゲート本体２０９をマスクす
る。
レジストパターン２１５を除去した後、ポリシリコン膜
２０９を含むＳｉ基板２０１の全面を酸化して、厚さ８
ｎｍのトンネル酸化膜２１６を形成し、更に厚さ３００
ｎｍの第２ポリシリコン膜を堆積し、全面をエッチバッ
クしてドレイン２０３上にポリシリコンの導電性側壁ス
ペーサ２１７を形成する。この際、導電性側壁スペーサ
２１７はスペーサ絶縁膜２１８を介してゲート本体、即
ち第１ポリシリコン膜２０９に接して形成され、ゲート
本体２０９上にはＳｉＯ2膜２１４が配設されており、
エッチバックの際、これがゲート本体２０９をマスクす
る。
【０００８】続いて、同図（ｃ）に示すように、ＳｉＯ
2膜２１４を除去した後、厚さ２５０ｎｍの第３ポリシ
リコン膜２１９を堆積し、これをエッチバックして導電
性側壁スペーサ２１７とゲート本体２０９とを電気的に
接続可能なゲート片２１０を形成し、ゲート本体２０
９、導電性側壁スペーサ２１７及びゲート片２１０から
なるフローティングゲートＦＧとする（同図（ｄ）参
照）。
2膜２１４を除去した後、厚さ２５０ｎｍの第３ポリシ
リコン膜２１９を堆積し、これをエッチバックして導電
性側壁スペーサ２１７とゲート本体２０９とを電気的に
接続可能なゲート片２１０を形成し、ゲート本体２０
９、導電性側壁スペーサ２１７及びゲート片２１０から
なるフローティングゲートＦＧとする（同図（ｄ）参
照）。
【０００９】その後、公知の方法にて制御ゲート用絶縁
膜を介して制御ゲート等を作製し、これによってＦＮフ
ラッシュメモリが作製される。
膜を介して制御ゲート等を作製し、これによってＦＮフ
ラッシュメモリが作製される。
【００１０】また、ＦＮフラッシュメモリの更に他の従
来例（以下第３従来例と称する）として、ＩＥＤＭ １
９９３年 ｐ１９〜ｐ２２に掲載された「Ａ Ｈｉｇｈ
Ｃａｐａｃｉｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｒａｔｉ
ｏ（ＨｉＣＲ）Ｃｅｌｌ ｆｏｒ Ｖ−Ｏｎｌｙ ６４
Ｍｂｉｔ Ｆｕｔｕｒｅ Ｆｌａｓｈ Ｍｅｍｏｒｉ
ｅｓ」（Ｙｏｓｉａｋｉ Ｓ．Ｈｉｓａｍｕｎｅ，Ｋｏ
ｈｊｉ Ｋａｎａｍｏｒｉ等）がある。
来例（以下第３従来例と称する）として、ＩＥＤＭ １
９９３年 ｐ１９〜ｐ２２に掲載された「Ａ Ｈｉｇｈ
Ｃａｐａｃｉｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｒａｔｉ
ｏ（ＨｉＣＲ）Ｃｅｌｌ ｆｏｒ Ｖ−Ｏｎｌｙ ６４
Ｍｂｉｔ Ｆｕｔｕｒｅ Ｆｌａｓｈ Ｍｅｍｏｒｉ
ｅｓ」（Ｙｏｓｉａｋｉ Ｓ．Ｈｉｓａｍｕｎｅ，Ｋｏ
ｈｊｉ Ｋａｎａｍｏｒｉ等）がある。
【００１１】以下にこのＦＮフラッシュメモリの製造工
程を図１１に基づき説明する。まず、Ｓｉ基板３０１上
にゲート絶縁膜３０２を介してゲート本体３０９を形成
した後、シリコン酸化膜３０３を介してシリコン窒化膜
３０４をゲート本体３０９の上及びその側壁に形成し
（同図（ａ），（ｂ）参照）、続いてソース／ドレイン
形成のためのイオン（ｎ+）を注入した後、選択酸化を
行う（同図（ｃ）参照）。
程を図１１に基づき説明する。まず、Ｓｉ基板３０１上
にゲート絶縁膜３０２を介してゲート本体３０９を形成
した後、シリコン酸化膜３０３を介してシリコン窒化膜
３０４をゲート本体３０９の上及びその側壁に形成し
（同図（ａ），（ｂ）参照）、続いてソース／ドレイン
形成のためのイオン（ｎ+）を注入した後、選択酸化を
行う（同図（ｃ）参照）。
【００１２】続いて、シリコン窒化膜３０４を除去し、
ゲート本体３０９の側壁にあったシリコン窒化膜３０４
下のシリコン基板３０１を露出させ、ここにトンネル絶
縁膜（トンネル酸化膜）３１６を形成する。その後、上
述と同様に導電性側壁スペーサ３１７及び該側壁スペー
サ３１７（同図（ｄ）参照）とゲート本体３０９とを接
続する第３ポリシリコン膜３１９を形成し（同図（ｅ）
参照）、このポリシリコン膜３１９をパターニングして
フローティングゲートＦＧを形成する（同図（ｆ）参
照）。
ゲート本体３０９の側壁にあったシリコン窒化膜３０４
下のシリコン基板３０１を露出させ、ここにトンネル絶
縁膜（トンネル酸化膜）３１６を形成する。その後、上
述と同様に導電性側壁スペーサ３１７及び該側壁スペー
サ３１７（同図（ｄ）参照）とゲート本体３０９とを接
続する第３ポリシリコン膜３１９を形成し（同図（ｅ）
参照）、このポリシリコン膜３１９をパターニングして
フローティングゲートＦＧを形成する（同図（ｆ）参
照）。
【００１３】
【発明が解決しようとする課題】しかしながら、第１従
来例では、ゲート絶縁膜が均一に薄いトンネル酸化膜１
０２で形成されているため、以下に示す問題点がある。
来例では、ゲート絶縁膜が均一に薄いトンネル酸化膜１
０２で形成されているため、以下に示す問題点がある。
【００１４】（１）トンネル領域を完全に拡散層で覆う
ことができないため、バンド間トンネル電流が流れ、こ
のとき発生したホールがトンネル酸化膜１０２中にトラ
ップされ易く、信頼性劣化の原因となっていた。
ことができないため、バンド間トンネル電流が流れ、こ
のとき発生したホールがトンネル酸化膜１０２中にトラ
ップされ易く、信頼性劣化の原因となっていた。
【００１５】（２）フローティングゲートＦＧと半導体
基板１０１間の容量が大きくなり、その結果、ゲート結
合容量比が小さくなるため、書き込み及び消去時に高電
圧を必要とする。
基板１０１間の容量が大きくなり、その結果、ゲート結
合容量比が小さくなるため、書き込み及び消去時に高電
圧を必要とする。
【００１６】また、第２従来例及び第３従来例では、い
ずれもフローティングゲートＦＧを作製するのに、第
１、第２及び第３ポリシリコン膜からなる３層のポリシ
リコン膜を必要とするため、工程数が増え、煩雑にな
る。このため、製造効率が低下し、ＦＮフラッシュメモ
リのコストアップの要因になっていた。
ずれもフローティングゲートＦＧを作製するのに、第
１、第２及び第３ポリシリコン膜からなる３層のポリシ
リコン膜を必要とするため、工程数が増え、煩雑にな
る。このため、製造効率が低下し、ＦＮフラッシュメモ
リのコストアップの要因になっていた。
【００１７】加えて、第２従来例及び第３従来例におい
て、コントロールゲートのパターニングと同時にフロー
ティングゲートもパターニングする場合、コントロール
ゲートに覆われていないスペーサ絶縁膜２１８等も同時
にエッチング除去する必要がある。即ち、スペーサ絶縁
膜２１８等のエッチ残りがあると、そのエッチ残りの側
壁にフローティングゲートを構成するポリシリコン膜が
残りやすく、このポリシリコン膜が完全にエッチングさ
れなければ、メモリセル間でフローティングゲートを完
全に分離できないからである。
て、コントロールゲートのパターニングと同時にフロー
ティングゲートもパターニングする場合、コントロール
ゲートに覆われていないスペーサ絶縁膜２１８等も同時
にエッチング除去する必要がある。即ち、スペーサ絶縁
膜２１８等のエッチ残りがあると、そのエッチ残りの側
壁にフローティングゲートを構成するポリシリコン膜が
残りやすく、このポリシリコン膜が完全にエッチングさ
れなければ、メモリセル間でフローティングゲートを完
全に分離できないからである。
【００１８】従って、この点においても、工程が煩雑に
なり、ＦＮフラッシュメモリのコストアップの要因にな
っていた。
なり、ＦＮフラッシュメモリのコストアップの要因にな
っていた。
【００１９】また、第３従来例では、第３ポリシリコン
膜３１９をパターニングする際に、位置合わせのための
余裕を確保する必要があるため、セルサイズが大きくな
る。このため、ＦＮフラッシュメモリの高集積化を図る
上でのネックになっていた。
膜３１９をパターニングする際に、位置合わせのための
余裕を確保する必要があるため、セルサイズが大きくな
る。このため、ＦＮフラッシュメモリの高集積化を図る
上でのネックになっていた。
【００２０】本発明は、このような現状に鑑みてなされ
たものであり、バンド間トンネル電流を防止できること
により信頼性を向上でき、書き込み及び消去時に高電圧
を必要とすることなく、しかも工程数を削減でき、コス
トダウンを図ることができるとともに、セル面積を小さ
くでき、高集積化が図れる不揮発性半導体メモリの製造
方法を提供することを目的とする。
たものであり、バンド間トンネル電流を防止できること
により信頼性を向上でき、書き込み及び消去時に高電圧
を必要とすることなく、しかも工程数を削減でき、コス
トダウンを図ることができるとともに、セル面積を小さ
くでき、高集積化が図れる不揮発性半導体メモリの製造
方法を提供することを目的とする。
【００２１】
【００２２】
【課題を解決するための手段】 本発明
の不揮発性半導体
メモリの製造方法は、半導体基板上に第１絶縁膜を形成
する工程と、該第１絶縁膜の上に第１窒化膜をパターン
形成する工程と、第１窒化膜パターンを酸化膜で覆い、
該第１窒化膜の上に第２窒化膜を堆積し、且つエッチバ
ックにより、該第１窒化膜パターンの両側壁であって、
トンネル絶縁膜が形成される所定領域を形成する部分に
対応している部分に窒化膜スペーサを形成する工程と、
該第１窒化膜及び該窒化膜スペーサをマスクとして、素
子分離用絶縁膜を自己整合的に形成する工程と、該第１
窒化膜パターンの両側壁の該窒化膜スペーサ除去する工
程と、該第１窒化膜パターン及び該素子分離用絶縁膜を
マスクとして該半導体基板にイオンを注入し、拡散層を
形成する工程と、該第１窒化膜パターンを除去する工程
と、前記所定領域の該第１絶縁膜を除去した後に、該所
定領域に該トンネル酸化膜となる第２絶縁膜を形成する
工程と、該第２絶縁膜を覆うように、第１導電パターン
形成する工程と、該第１導電パターンの上に第３の絶縁
膜を介して第２導電層パターン形成する工程とを包含し
おり、そのことにより上記目的が達成される。
メモリの製造方法は、半導体基板上に第１絶縁膜を形成
する工程と、該第１絶縁膜の上に第１窒化膜をパターン
形成する工程と、第１窒化膜パターンを酸化膜で覆い、
該第１窒化膜の上に第２窒化膜を堆積し、且つエッチバ
ックにより、該第１窒化膜パターンの両側壁であって、
トンネル絶縁膜が形成される所定領域を形成する部分に
対応している部分に窒化膜スペーサを形成する工程と、
該第１窒化膜及び該窒化膜スペーサをマスクとして、素
子分離用絶縁膜を自己整合的に形成する工程と、該第１
窒化膜パターンの両側壁の該窒化膜スペーサ除去する工
程と、該第１窒化膜パターン及び該素子分離用絶縁膜を
マスクとして該半導体基板にイオンを注入し、拡散層を
形成する工程と、該第１窒化膜パターンを除去する工程
と、前記所定領域の該第１絶縁膜を除去した後に、該所
定領域に該トンネル酸化膜となる第２絶縁膜を形成する
工程と、該第２絶縁膜を覆うように、第１導電パターン
形成する工程と、該第１導電パターンの上に第３の絶縁
膜を介して第２導電層パターン形成する工程とを包含し
おり、そのことにより上記目的が達成される。
【００２３】好ましくは、前記第２導電層パターンをコ
ントロールゲートとし、前記第２導電パターンを形成す
る時に、前記第１導電層パターンをエッチングすること
により、フローティングゲートを形成する。
ントロールゲートとし、前記第２導電パターンを形成す
る時に、前記第１導電層パターンをエッチングすること
により、フローティングゲートを形成する。
【００２４】以下に、本発明の作用を説明する。
【００２５】上記製造プロセスによれば、ソース／ドレ
イン形成のためのイオン注入領域は、トンネル領域を規
定するマスク領域と同じであるため、トンネル領域をソ
ース／ドレイン拡散層で完全に覆うことができる。よっ
て、バンド間トンネル電流を低減できるので、メモリセ
ルの信頼性を向上できる。
イン形成のためのイオン注入領域は、トンネル領域を規
定するマスク領域と同じであるため、トンネル領域をソ
ース／ドレイン拡散層で完全に覆うことができる。よっ
て、バンド間トンネル電流を低減できるので、メモリセ
ルの信頼性を向上できる。
【００２６】また、導電膜としての、例えばポリシリコ
ン膜の層数を第１従来例及び第２従来例に比べて低減で
き、その分、工程数の削減が図れるので、製造能率を向
上できる。
ン膜の層数を第１従来例及び第２従来例に比べて低減で
き、その分、工程数の削減が図れるので、製造能率を向
上できる。
【００２７】また、素子分離用絶縁膜を自己整合的に形
成する工程を含む製造プロセスによれば、位置合わせの
ための余裕を確保する必要がないので、その分、セル面
積を小さくできる。従って、まず、第１に、不揮発性半
導体メモリの高集積化を図ることができる。第２に、ト
ンネル領域も小さくでき、ゲートカップリング比をより
一層大きくできるので、より一層低電圧でメモリセルに
対する書き込みが行える。
成する工程を含む製造プロセスによれば、位置合わせの
ための余裕を確保する必要がないので、その分、セル面
積を小さくできる。従って、まず、第１に、不揮発性半
導体メモリの高集積化を図ることができる。第２に、ト
ンネル領域も小さくでき、ゲートカップリング比をより
一層大きくできるので、より一層低電圧でメモリセルに
対する書き込みが行える。
【００２８】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。
に基づき具体的に説明する。
【００２９】（実施形態１）図１〜図７は本発明の実施
形態１を示す。まず、図１〜図４に基づき本実施形態１
の製造方法で作製されるＦＮフラッシュメモリの構造に
ついて説明する。
形態１を示す。まず、図１〜図４に基づき本実施形態１
の製造方法で作製されるＦＮフラッシュメモリの構造に
ついて説明する。
【００３０】図２はこのＦＮフラッシュメモリのセルア
レイの一部の平面構成を示す。半導体基板１上には複数
のメモリセルＣがＸ−Ｙ二次元方向にマトリクス状に形
成されている。ここで、Ｘ方向はメモリセルＣのチャネ
ル方向に相当する。なお、図１において、各メモリセル
Ｃは、Ｃｉｍ（ｉは行を示し、ｉ＝１，２，３、ｍは列
を示し、ｍ＝１，２，３）と表記してある。
レイの一部の平面構成を示す。半導体基板１上には複数
のメモリセルＣがＸ−Ｙ二次元方向にマトリクス状に形
成されている。ここで、Ｘ方向はメモリセルＣのチャネ
ル方向に相当する。なお、図１において、各メモリセル
Ｃは、Ｃｉｍ（ｉは行を示し、ｉ＝１，２，３、ｍは列
を示し、ｍ＝１，２，３）と表記してある。
【００３１】次に、図２に示すメモリセルアレイの断面
構造について説明する。図１、図３及び図４に示すよう
に、半導体基板１上には素子分離絶縁膜２、ゲート酸化
膜４及びトンネル絶縁膜５が形成され、その上にフロー
ティングゲートＦＧが形成されている。
構造について説明する。図１、図３及び図４に示すよう
に、半導体基板１上には素子分離絶縁膜２、ゲート酸化
膜４及びトンネル絶縁膜５が形成され、その上にフロー
ティングゲートＦＧが形成されている。
【００３２】更に、フローティングゲートＦＧの上に
は、ＯＮＯ膜等の絶縁膜７を介して、コントロールゲー
トＣＧが形成されている。図３に示すように、コントロ
ールゲートＣＧは、メモリセルＣのチャネル方向に沿っ
て延在しており、図５（ａ），（ｂ）に示すように、Ｘ
方向に並ぶメモリセルＣを接続するワードラインＷＬと
なっている。
は、ＯＮＯ膜等の絶縁膜７を介して、コントロールゲー
トＣＧが形成されている。図３に示すように、コントロ
ールゲートＣＧは、メモリセルＣのチャネル方向に沿っ
て延在しており、図５（ａ），（ｂ）に示すように、Ｘ
方向に並ぶメモリセルＣを接続するワードラインＷＬと
なっている。
【００３３】図３に示すように、Ｘ方向に隣接する２個
のメモリセルＣ，Ｃの間には、素子分離絶縁膜２が形成
されている。拡散層３は素子分離絶縁膜２によってＸ方
向に電気的に絶縁されており、一方の拡散層３ａはドレ
イン拡散層３ａとして機能し、他方の拡散層３ｂはソー
ス拡散層３ｂとして機能する。
のメモリセルＣ，Ｃの間には、素子分離絶縁膜２が形成
されている。拡散層３は素子分離絶縁膜２によってＸ方
向に電気的に絶縁されており、一方の拡散層３ａはドレ
イン拡散層３ａとして機能し、他方の拡散層３ｂはソー
ス拡散層３ｂとして機能する。
【００３４】なお、Ｙ方向に沿って並ぶ拡散層３は、図
５（ａ），（ｂ）に示すように、ビットラインＢＬに連
なる拡散層配線で接続されている。ここで、ドレイン拡
散層ラインは金属配線で接続することにしてもよい。但
し、その場合は、各拡散層３にコンタクト領域を形成す
る必要がある。また、図４に示すように、Ｙ方向に沿っ
て隣接するメモリセルＣのフローティングゲートＦＧの
間には、素子分離用イオン注入領域（ｐ領域）が形成さ
れている。
５（ａ），（ｂ）に示すように、ビットラインＢＬに連
なる拡散層配線で接続されている。ここで、ドレイン拡
散層ラインは金属配線で接続することにしてもよい。但
し、その場合は、各拡散層３にコンタクト領域を形成す
る必要がある。また、図４に示すように、Ｙ方向に沿っ
て隣接するメモリセルＣのフローティングゲートＦＧの
間には、素子分離用イオン注入領域（ｐ領域）が形成さ
れている。
【００３５】なお、図中９はチャネル領域を示す。
【００３６】図５（ａ），（ｂ）は実施形態１のＦＮフ
ラッシュメモリの等価回路を示す。但し、同図（ａ）は
１本の共通ソースラインＣＳＬに３列に配列されたメモ
リセルＣのソースを接続した構造のものを示し、同図
（ｂ）は１本のソースラインＳＬに２列に配列されたメ
モリセルＣのソースを接続した構造のものを示す。
ラッシュメモリの等価回路を示す。但し、同図（ａ）は
１本の共通ソースラインＣＳＬに３列に配列されたメモ
リセルＣのソースを接続した構造のものを示し、同図
（ｂ）は１本のソースラインＳＬに２列に配列されたメ
モリセルＣのソースを接続した構造のものを示す。
【００３７】同図（ａ），（ｂ）に示すように、いずれ
の等価回路においても、同一ワードラインＷＬ１〜ＷＬ
３上の各メモリセルＣのソース／ドレインは異なるビッ
トライン（ＢＬ１，ＢＬ２，…ＢＬ６）に接続されてい
る。
の等価回路においても、同一ワードラインＷＬ１〜ＷＬ
３上の各メモリセルＣのソース／ドレインは異なるビッ
トライン（ＢＬ１，ＢＬ２，…ＢＬ６）に接続されてい
る。
【００３８】次に、上記等価回路で示されるＦＮフラッ
シュメモリの動作を、図５（ａ）及び図５（ｂ）におい
て、メモリセルＣ11が選択された場合を例にとって説明
する。なお、図６（ａ）は、図５（ａ）において、メモ
リセルＣ11が選択された場合の動作条件を示し、図６
（ｂ）は、図５（ｂ）において、メモリセルＣ11が選択
された場合の動作条件を示す。
シュメモリの動作を、図５（ａ）及び図５（ｂ）におい
て、メモリセルＣ11が選択された場合を例にとって説明
する。なお、図６（ａ）は、図５（ａ）において、メモ
リセルＣ11が選択された場合の動作条件を示し、図６
（ｂ）は、図５（ｂ）において、メモリセルＣ11が選択
された場合の動作条件を示す。
【００３９】図５（ａ）において、メモリセルＣ11に対
する書き込み（ＰＲＯＧＲＡＭ）動作は、ページモード
の場合を例にとって説明すると、まずメモリセルＣ11の
コントロールゲートＣＧに接続されたワードラインＷＬ
１に負の高電圧（−８Ｖ）を印加し、その他のワードラ
インＷＬ２，ＷＬ３を０Ｖとする。次に、メモリセルＣ
11のドレイン拡散層３ａに連なるビットラインＢＬ１に
正の電圧（４Ｖ）を印加し、その他のビットラインＢＬ
２，ＢＬ３は０Ｖとする。
する書き込み（ＰＲＯＧＲＡＭ）動作は、ページモード
の場合を例にとって説明すると、まずメモリセルＣ11の
コントロールゲートＣＧに接続されたワードラインＷＬ
１に負の高電圧（−８Ｖ）を印加し、その他のワードラ
インＷＬ２，ＷＬ３を０Ｖとする。次に、メモリセルＣ
11のドレイン拡散層３ａに連なるビットラインＢＬ１に
正の電圧（４Ｖ）を印加し、その他のビットラインＢＬ
２，ＢＬ３は０Ｖとする。
【００４０】また、消去（ＥＲＡＳＥ）動作は、ページ
モードの場合を例にとって説明すると、まず全ビットラ
インＢＬ１〜ＢＬ３を０Ｖにしておき、ワードラインＷ
Ｌ１に正の高電圧（１７Ｖ）を印加し、その他のワード
ラインＷＬ２，ＷＬ３は０Ｖとする。
モードの場合を例にとって説明すると、まず全ビットラ
インＢＬ１〜ＢＬ３を０Ｖにしておき、ワードラインＷ
Ｌ１に正の高電圧（１７Ｖ）を印加し、その他のワード
ラインＷＬ２，ＷＬ３は０Ｖとする。
【００４１】このことより、ワードラインＷＬ１に接続
された複数のメモリセルＣのフローティングゲートＦＧ
に同時に電子が注入され、一括消去される。
された複数のメモリセルＣのフローティングゲートＦＧ
に同時に電子が注入され、一括消去される。
【００４２】また、選択されたメモリセルＣ11からの読
み出し（ＲＥＡＤ）は、まず、ワードラインＷＬ１に３
Ｖを印加し、同時にビットラインに１Ｖ、共通ソースラ
インＣＳＬに０Ｖを印加し、ビットライン／ソースライ
ン間に流れる電流を検出することにより、データが読み
出される。
み出し（ＲＥＡＤ）は、まず、ワードラインＷＬ１に３
Ｖを印加し、同時にビットラインに１Ｖ、共通ソースラ
インＣＳＬに０Ｖを印加し、ビットライン／ソースライ
ン間に流れる電流を検出することにより、データが読み
出される。
【００４３】一方、図５（ｂ）の場合は、メモリセルＣ
11に対する書き込み動作は、ページモードの場合を例に
とって説明すると、まずメモリセルＣ11のコントロール
ゲートＣＧに接続されたワードラインＷＬ１に負の高電
圧（−８Ｖ）を印加し、その他のワードラインＷＬ２，
ＷＬ３を０Ｖとする。次に、メモリセルＣ11のドレイン
拡散層３ａに連なるビットラインＢＬ１に正の電圧（４
Ｖ）を印加し、その他のビットラインＢＬ２，ＢＬ３，
ＢＬ４は０Ｖとする。
11に対する書き込み動作は、ページモードの場合を例に
とって説明すると、まずメモリセルＣ11のコントロール
ゲートＣＧに接続されたワードラインＷＬ１に負の高電
圧（−８Ｖ）を印加し、その他のワードラインＷＬ２，
ＷＬ３を０Ｖとする。次に、メモリセルＣ11のドレイン
拡散層３ａに連なるビットラインＢＬ１に正の電圧（４
Ｖ）を印加し、その他のビットラインＢＬ２，ＢＬ３，
ＢＬ４は０Ｖとする。
【００４４】また、消去動作は、ページモードの場合を
例にとって説明すると、まず全ビットラインＢＬ１〜Ｂ
Ｌ４を０Ｖにしておき、ワードラインＷＬ１に正の高電
圧（１７Ｖ）を印加し、その他のワードラインＷＬ２，
ＷＬ３は０Ｖとする。
例にとって説明すると、まず全ビットラインＢＬ１〜Ｂ
Ｌ４を０Ｖにしておき、ワードラインＷＬ１に正の高電
圧（１７Ｖ）を印加し、その他のワードラインＷＬ２，
ＷＬ３は０Ｖとする。
【００４５】このことより、ワードラインＷＬ１に接続
された複数のメモリセルＣのフローティングゲートＦＧ
に同時に電子が注入され、一括消去される。
された複数のメモリセルＣのフローティングゲートＦＧ
に同時に電子が注入され、一括消去される。
【００４６】また、選択されたメモリセルＣ11からの読
み出しは、まず、ワードラインＷＬ１に３Ｖを印加し、
同時にビットラインＢＬ１に１Ｖ、ソースラインＳＬ
１，ＳＬ２に０Ｖを印加し、ビットライン／ソースライ
ン間に流れる電流によるビットラインの電圧の低下を検
出することにより、データが読み出される。
み出しは、まず、ワードラインＷＬ１に３Ｖを印加し、
同時にビットラインＢＬ１に１Ｖ、ソースラインＳＬ
１，ＳＬ２に０Ｖを印加し、ビットライン／ソースライ
ン間に流れる電流によるビットラインの電圧の低下を検
出することにより、データが読み出される。
【００４７】次に、図７（ａ）〜（ｄ）に基づき上記構
造のＦＮフラッシュメモリの製造工程について説明す
る。但し、図７（ａ）〜（ｄ）はいずれも図２のＡ−Ａ
線断面図に相当するものである。
造のＦＮフラッシュメモリの製造工程について説明す
る。但し、図７（ａ）〜（ｄ）はいずれも図２のＡ−Ａ
線断面図に相当するものである。
【００４８】まず、図７（ａ）に示すように、半導体基
板１上に膜厚３００ｎｍのフィールド酸化膜（素子分離
絶縁膜）２を形成する。続いて、その上に膜厚２０ｎｍ
のゲート酸化膜４を形成する。
板１上に膜厚３００ｎｍのフィールド酸化膜（素子分離
絶縁膜）２を形成する。続いて、その上に膜厚２０ｎｍ
のゲート酸化膜４を形成する。
【００４９】次に、フォト・リソグラフィー技術によ
り、トンネル領域の窓５’を開口し、レジストをマスク
とし、８０ＫｅＶ、５×１０15／ｃｍ2の砒素注入を行
う。引き続き、レジストをマスクとし、トンネル窓５’
の酸化膜を除去する（図７（ｂ）参照）。
り、トンネル領域の窓５’を開口し、レジストをマスク
とし、８０ＫｅＶ、５×１０15／ｃｍ2の砒素注入を行
う。引き続き、レジストをマスクとし、トンネル窓５’
の酸化膜を除去する（図７（ｂ）参照）。
【００５０】続いて、レジストを除去後、窒素雰囲気中
で８００℃、３０分の熱処理を行い、引き続きトンネル
酸化膜５を形成する（図７（ｂ）参照）。
で８００℃、３０分の熱処理を行い、引き続きトンネル
酸化膜５を形成する（図７（ｂ）参照）。
【００５１】次に、第１ポリシリコン膜を１００〜２０
０ｎｍの膜厚に堆積する。そして、その上に、フォト・
リソグラフィー及びエッチング技術により、第１ポリシ
リコン膜をパターン６ａに形成する（図７（ｃ）参
照）。
０ｎｍの膜厚に堆積する。そして、その上に、フォト・
リソグラフィー及びエッチング技術により、第１ポリシ
リコン膜をパターン６ａに形成する（図７（ｃ）参
照）。
【００５２】続いて、ＯＮＯ膜７を形成した後、第２ポ
リシリコン膜を約１００ｎｍ堆積し、第１ポリシリコン
膜／ＯＮＯ膜７／第２ポリシリコン膜を自己整合的にパ
ターニングすることにより、コントロールゲートＣＧ
（ワードライン）、ＯＮＯ膜７及びフローティングゲー
トＦＧを形成する（図７（ｄ）参照）。
リシリコン膜を約１００ｎｍ堆積し、第１ポリシリコン
膜／ＯＮＯ膜７／第２ポリシリコン膜を自己整合的にパ
ターニングすることにより、コントロールゲートＣＧ
（ワードライン）、ＯＮＯ膜７及びフローティングゲー
トＦＧを形成する（図７（ｄ）参照）。
【００５３】以上の製造工程で、図１に示す構造のＦＮ
フラッシュメモリが作製される。
フラッシュメモリが作製される。
【００５４】上記構造のＦＮフラッシュメモリによれ
ば、各メモリセルＣは独立した２本のビットライン拡散
層を有するため、ＦＮ電流による書き込みができ、且
つ、トンネル絶縁膜５が形成される領域は、拡散層３で
完全に覆われているため、書き込み時におけるバンド間
トンネル電流を大幅に低減できる。従って、書き込み効
率及びメモリセルＣの信頼性を向上できる。
ば、各メモリセルＣは独立した２本のビットライン拡散
層を有するため、ＦＮ電流による書き込みができ、且
つ、トンネル絶縁膜５が形成される領域は、拡散層３で
完全に覆われているため、書き込み時におけるバンド間
トンネル電流を大幅に低減できる。従って、書き込み効
率及びメモリセルＣの信頼性を向上できる。
【００５５】また、チャネル領域９はトンネル絶縁膜５
より厚い絶縁膜で形成されているため、ゲート領域絶縁
膜が均一のトンネル酸化膜で形成されている第１従来例
のフラッシュと比較して、ゲートカップリング容量比を
大きくできるため、低電圧書き込みが可能となる。
より厚い絶縁膜で形成されているため、ゲート領域絶縁
膜が均一のトンネル酸化膜で形成されている第１従来例
のフラッシュと比較して、ゲートカップリング容量比を
大きくできるため、低電圧書き込みが可能となる。
【００５６】また、フローティングゲートＦＧを形成す
るためのポリシリコン膜が１層で済むので、第２従来例
及び第３従来例のＦＮフラッシュメモリに比べて製造工
程を簡略化できる。よって、その分、製造効率を向上で
きるので、ＦＮフラッシュメモリのコスドダウンに寄与
できる。
るためのポリシリコン膜が１層で済むので、第２従来例
及び第３従来例のＦＮフラッシュメモリに比べて製造工
程を簡略化できる。よって、その分、製造効率を向上で
きるので、ＦＮフラッシュメモリのコスドダウンに寄与
できる。
【００５７】（実施形態２）図８（ａ）〜（ｄ）は本発
明の実施形態２を示す。本実施形態２の製造方法は、実
施形態１の製造方法と比較して、素子分離領域を自己整
合的に形成し、セル面積を小さく、且つ、トンネル領域
を小さくすることにより、ゲートカップリング比を更に
大きくすることを目的とする製造方法に関する。以下に
その工程を説明する。
明の実施形態２を示す。本実施形態２の製造方法は、実
施形態１の製造方法と比較して、素子分離領域を自己整
合的に形成し、セル面積を小さく、且つ、トンネル領域
を小さくすることにより、ゲートカップリング比を更に
大きくすることを目的とする製造方法に関する。以下に
その工程を説明する。
【００５８】まず、図８（ａ）に示すように、半導体基
板１１上に、膜厚２０ｎｍのゲート酸化膜１２を形成す
る。続いて、その上に第１ＳｉＮ膜１３を１００ｎｍ堆
積した後、フォト・リソグラフィー技術により、第１Ｓ
ｉＮ膜１３をパターニングする。続いて、ＨＴＯ膜／Ｓ
ｉＮ膜を堆積後、エッチバックにより第２ＳｉＮ膜から
なるスペーサ膜１４を形成する。続いて、第１ＳｉＮ膜
１３及びスペーサ膜１４をマスクとし、２００ｎｍの素
子分離用絶縁膜１５を自己整合的に形成する。
板１１上に、膜厚２０ｎｍのゲート酸化膜１２を形成す
る。続いて、その上に第１ＳｉＮ膜１３を１００ｎｍ堆
積した後、フォト・リソグラフィー技術により、第１Ｓ
ｉＮ膜１３をパターニングする。続いて、ＨＴＯ膜／Ｓ
ｉＮ膜を堆積後、エッチバックにより第２ＳｉＮ膜から
なるスペーサ膜１４を形成する。続いて、第１ＳｉＮ膜
１３及びスペーサ膜１４をマスクとし、２００ｎｍの素
子分離用絶縁膜１５を自己整合的に形成する。
【００５９】次に、図８（ｂ）に示すように、スペーサ
膜１４を燐酸ボイルにより除去する。続いて、第２Ｓｉ
Ｎ膜１４及び素子分離絶縁膜１５をマスクとし、８０Ｋ
ｅＶ、５×１０15／ｃｍ2の砒素注入を行い、ドレイン
・ソース拡散層１６を形成する。そして、所定時間アニ
ールを行った後、トンネル窓となる領域上の酸化膜ゲー
ト１２を除去する。
膜１４を燐酸ボイルにより除去する。続いて、第２Ｓｉ
Ｎ膜１４及び素子分離絶縁膜１５をマスクとし、８０Ｋ
ｅＶ、５×１０15／ｃｍ2の砒素注入を行い、ドレイン
・ソース拡散層１６を形成する。そして、所定時間アニ
ールを行った後、トンネル窓となる領域上の酸化膜ゲー
ト１２を除去する。
【００６０】次に、選択的にトンネル窓Ｎ+領域のみに
薄い酸化膜を形成した後に、第１ＳｉＮ膜１３の除去を
行い、引き続き、この酸化膜を除去する。
薄い酸化膜を形成した後に、第１ＳｉＮ膜１３の除去を
行い、引き続き、この酸化膜を除去する。
【００６１】続いて、トンネル酸化膜を形成した後、第
１ポリシリコン膜を１００〜２００ｎｍの膜厚に堆積す
る。そして、その上にフォト・リソグラフィー技術及び
エッチング技術により、第１ポリシリコン膜からなるパ
ターン１７ａを形成する（図８（ｃ）参照）。
１ポリシリコン膜を１００〜２００ｎｍの膜厚に堆積す
る。そして、その上にフォト・リソグラフィー技術及び
エッチング技術により、第１ポリシリコン膜からなるパ
ターン１７ａを形成する（図８（ｃ）参照）。
【００６２】次に、その上にＯＮＯ膜１８を形成した
後、第２ポリシリコン膜を約１００ｎｍ堆積し、第１ポ
リシリコン膜／ＯＮＯ膜１８／第２ポリシリコン膜を自
己整合的にパターニングすることにより、コントロール
ゲートＣＧ（ワードライン）、ＯＮＯ膜１８及びフロー
ティングゲートＦＧを形成する。
後、第２ポリシリコン膜を約１００ｎｍ堆積し、第１ポ
リシリコン膜／ＯＮＯ膜１８／第２ポリシリコン膜を自
己整合的にパターニングすることにより、コントロール
ゲートＣＧ（ワードライン）、ＯＮＯ膜１８及びフロー
ティングゲートＦＧを形成する。
【００６３】以上の製造工程により、上記実施形態１に
比べてＦＮフラッシュメモリのゲートカップリング比を
更に大きくできるので、より一層低電圧で書き込みが可
能となる利点がある。
比べてＦＮフラッシュメモリのゲートカップリング比を
更に大きくできるので、より一層低電圧で書き込みが可
能となる利点がある。
【００６４】
【発明の効果】以上の本発明不揮発性半導体メモリの製
造方法によれば、メモリセルの信頼性を向上でき、書き
込み及び消去時に高電圧を必要としないＦＮフラッシュ
メモリ等の不揮発性半導体メモリを、工程数の少ない簡
略化された製造プロセスで作製できるので、かかる長所
を有する不揮発性半導体メモリのコストダウンに大いに
寄与できる利点がある。
造方法によれば、メモリセルの信頼性を向上でき、書き
込み及び消去時に高電圧を必要としないＦＮフラッシュ
メモリ等の不揮発性半導体メモリを、工程数の少ない簡
略化された製造プロセスで作製できるので、かかる長所
を有する不揮発性半導体メモリのコストダウンに大いに
寄与できる利点がある。
【００６５】また、特に請求項２記載の不揮発性半導体
メモリの製造方法によれば、素子分離用絶縁膜を自己整
合的に形成するので、位置合わせのための余裕を確保す
る必要がないので、その分、セル面積を小さくできる。
従って、まず、第１に、不揮発性半導体メモリの高集積
化を図ることができる。第２に、トンネル領域も小さく
できるので、ゲートカップリング比をより一層大きくで
きる。この結果、より一層低電圧でメモリセルに対する
書き込みが可能となる利点がある。
メモリの製造方法によれば、素子分離用絶縁膜を自己整
合的に形成するので、位置合わせのための余裕を確保す
る必要がないので、その分、セル面積を小さくできる。
従って、まず、第１に、不揮発性半導体メモリの高集積
化を図ることができる。第２に、トンネル領域も小さく
できるので、ゲートカップリング比をより一層大きくで
きる。この結果、より一層低電圧でメモリセルに対する
書き込みが可能となる利点がある。
【図１】本発明の実施形態１を示す、メモリセルの断面
図。
図。
【図２】本発明の実施形態１を示す、メモリセルアレイ
の一部を示す平面図。
の一部を示す平面図。
【図３】本発明の実施形態１を示す、図２のＡ−Ａ線断
面図。
面図。
【図４】本発明の実施形態１を示す、図２のＢ−Ｂ線断
面図。
面図。
【図５】本発明の実施形態１を示す、（ａ）は１本の共
通ソースラインに３列に配列されたメモリセルのソース
を接続した構造のメモリセルアレイの等価回路図、
（ｂ）は１本のソースラインに２列に配列されたメモリ
セルのソースを接続した構造のメモリセルアレイの等価
回路図。
通ソースラインに３列に配列されたメモリセルのソース
を接続した構造のメモリセルアレイの等価回路図、
（ｂ）は１本のソースラインに２列に配列されたメモリ
セルのソースを接続した構造のメモリセルアレイの等価
回路図。
【図６】本発明の実施形態１を示す、（ａ）は図５
（ａ）のメモリセルアレイのメモリセルＣ11が選択され
た場合の動作条件を示す図、（ｂ）は図５（ｂ）のメモ
リセルアレイのメモリセルＣ11が選択された場合の動作
条件を示す図。
（ａ）のメモリセルアレイのメモリセルＣ11が選択され
た場合の動作条件を示す図、（ｂ）は図５（ｂ）のメモ
リセルアレイのメモリセルＣ11が選択された場合の動作
条件を示す図。
【図７】本発明の実施形態１を示す、不揮発性半導体メ
モリの製造工程を示す工程図。
モリの製造工程を示す工程図。
【図８】本発明の実施形態２を示す、不揮発性半導体メ
モリの製造工程を示す工程図。
モリの製造工程を示す工程図。
【図９】第１従来例に係るＦＮフラッシュメモリの断面
図。
図。
【図１０】第２従来例に係るＦＮフラッシュメモリの製
造工程を示す工程図。
造工程を示す工程図。
【図１１】第３従来例に係るＦＮフラッシュメモリの製
造工程を示す工程図。
造工程を示す工程図。
１ 半導体基板
２ 素子分離絶縁膜
３ 拡散層
４ ゲート酸化膜
５ トンネル絶縁膜
７ ＯＮＯ膜
９ チャネル領域
ＢＬ ビットライン
Ｃ メモリセル
ＣＧ コントロールゲート
ＦＧ フローティングゲート
ＷＬ ワードライン
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】 半導体基板上に第１絶縁膜を形成する工
程と、 該第１絶縁膜の上に第１窒化膜をパターン形成する工程
と、 第１窒化膜パターンを酸化膜で覆い、該第１窒化膜の上
に第２窒化膜を堆積し、且つエッチバックにより、該第
１窒化膜パターンの両側壁であって、トンネル絶縁膜が
形成される所定領域を形成する部分に対応している部分
に窒化膜スペーサを形成する工程と、 該第１窒化膜及び該窒化膜スペーサをマスクとして、素
子分離用絶縁膜を自己整合的に形成する工程と、 該第１窒化膜パターンの両側壁の該窒化膜スペーサ除去
する工程と、 該第１窒化膜パターン及び該素子分離用絶縁膜をマスク
として該半導体基板にイオンを注入し、拡散層を形成す
る工程と、 該第１窒化膜パターンを除去する工程と、前記所定領域の該第１絶縁膜を除去した後に、該所定領
域に該トンネル酸化膜となる第２絶縁膜を形成する工程
と、 該第２絶縁膜 を覆うように、第１導電パターン形成する
工程と、 該第１導電パターンの上に第３の絶縁膜を介して第２導
電層パターン形成する工程とを包含する不揮発性半導体
メモリの製造方法。 - 【請求項２】 前記第２導電層パターンをコントロール
ゲートとし、前記第２導電パターンを形成する時に、前
記第１導電層パターンをエッチングすることにより、フ
ローティングゲートを形成する工程を包含する請求項１
記載の不揮発性半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26893696A JP3400267B2 (ja) | 1996-10-09 | 1996-10-09 | 不揮発性半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26893696A JP3400267B2 (ja) | 1996-10-09 | 1996-10-09 | 不揮発性半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116923A JPH10116923A (ja) | 1998-05-06 |
| JP3400267B2 true JP3400267B2 (ja) | 2003-04-28 |
Family
ID=17465348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26893696A Expired - Lifetime JP3400267B2 (ja) | 1996-10-09 | 1996-10-09 | 不揮発性半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400267B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4152598B2 (ja) | 2001-03-16 | 2008-09-17 | スパンション エルエルシー | 半導体装置の製造方法 |
| JP4605956B2 (ja) * | 2001-09-19 | 2011-01-05 | 株式会社リコー | 半導体装置の製造方法 |
-
1996
- 1996-10-09 JP JP26893696A patent/JP3400267B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10116923A (ja) | 1998-05-06 |
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