JPH0846067A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPH0846067A JPH0846067A JP6197458A JP19745894A JPH0846067A JP H0846067 A JPH0846067 A JP H0846067A JP 6197458 A JP6197458 A JP 6197458A JP 19745894 A JP19745894 A JP 19745894A JP H0846067 A JPH0846067 A JP H0846067A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- insulating film
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000009792 diffusion process Methods 0.000 claims description 33
- 230000005641 tunneling Effects 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 21
- 230000008878 coupling Effects 0.000 abstract description 7
- 238000010168 coupling process Methods 0.000 abstract description 7
- 238000005859 coupling reaction Methods 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 38
- 229920005591 polysilicon Polymers 0.000 description 19
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 フローティングゲート電極を備えたメモリ装
置を１層ポリシリコン構造により実現する。 【構成】 メモリトランジスタ３０はドレイン３４とソ
ース３６の間のチャネル領域上にゲート酸化膜を介して
ポリシリコン層によるフローティングゲート電極３８が
形成されて構成されている。基板３２にはフローティン
グゲート電極３８と容量カップリングにより結合するコ
ントロールゲート電極４０がＮ型拡散層により形成され
ている。フローティングゲート電極３８はソース３６上
に延びてその重なり部分にはトンネル酸化膜４２が形成
されている。
置を１層ポリシリコン構造により実現する。 【構成】 メモリトランジスタ３０はドレイン３４とソ
ース３６の間のチャネル領域上にゲート酸化膜を介して
ポリシリコン層によるフローティングゲート電極３８が
形成されて構成されている。基板３２にはフローティン
グゲート電極３８と容量カップリングにより結合するコ
ントロールゲート電極４０がＮ型拡散層により形成され
ている。フローティングゲート電極３８はソース３６上
に延びてその重なり部分にはトンネル酸化膜４２が形成
されている。
Description
【０００１】
【産業上の利用分野】本発明はフローティングゲート電
極を備えた不揮発性半導体メモリ装置に関し、電気的に
消去及びプログラム可能なＥＥＰＲＯＭと、紫外線照射
による消去及び電気的にプログラム可能なＥＰＲＯＭに
関するものである。
極を備えた不揮発性半導体メモリ装置に関し、電気的に
消去及びプログラム可能なＥＥＰＲＯＭと、紫外線照射
による消去及び電気的にプログラム可能なＥＰＲＯＭに
関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭはメモリトランジスタのチ
ャネル領域上にゲート絶縁膜を介してフローティングゲ
ート電極を形成し、そのフローティングゲート電極上に
絶縁膜を介してコントロールゲート電極を形成すること
により、コントロールゲート電圧をカップリングによっ
てフローティングゲート電極に加えるようにしている。
ャネル領域上にゲート絶縁膜を介してフローティングゲ
ート電極を形成し、そのフローティングゲート電極上に
絶縁膜を介してコントロールゲート電極を形成すること
により、コントロールゲート電圧をカップリングによっ
てフローティングゲート電極に加えるようにしている。
【０００３】図１はそのようなＥＥＰＲＯＭを示したも
のであり、（Ａ）は平面図、（Ｂ）はそのＸ−Ｘ’線位
置での断面図である。メモリトランジスタは基板２に形
成された拡散層によるドレイン４とソース６、その間の
チャネル領域上にゲート絶縁膜を介して形成された１層
目のポリシリコン層によるフローティングゲート電極
８、及びフローティングゲート電極８上に絶縁膜１０を
介して形成された２層目ポリシリコン層によるコントロ
ールゲート電極１２から構成されている。また、ドレイ
ン４の拡散領域上には、トンネル現象が可能な薄い絶縁
膜（以下、トンネル絶縁膜という）１４を介してフロー
ティングゲート電極８が延在している。
のであり、（Ａ）は平面図、（Ｂ）はそのＸ−Ｘ’線位
置での断面図である。メモリトランジスタは基板２に形
成された拡散層によるドレイン４とソース６、その間の
チャネル領域上にゲート絶縁膜を介して形成された１層
目のポリシリコン層によるフローティングゲート電極
８、及びフローティングゲート電極８上に絶縁膜１０を
介して形成された２層目ポリシリコン層によるコントロ
ールゲート電極１２から構成されている。また、ドレイ
ン４の拡散領域上には、トンネル現象が可能な薄い絶縁
膜（以下、トンネル絶縁膜という）１４を介してフロー
ティングゲート電極８が延在している。
【０００４】このメモリトランジスタを選択するための
選択トランジスタ１６は、拡散領域４と２０の間のチャ
ネル領域上にゲート絶縁膜を介してポリシリコン層によ
る選択ゲート電極１８が形成されて構成されている。３
は素子分離用フィールド絶縁膜である。
選択トランジスタ１６は、拡散領域４と２０の間のチャ
ネル領域上にゲート絶縁膜を介してポリシリコン層によ
る選択ゲート電極１８が形成されて構成されている。３
は素子分離用フィールド絶縁膜である。
【０００５】ＥＰＲＯＭでも同様にメモリトランジスタ
のチャネル領域上にゲート絶縁膜を介してフローティン
グゲート電極を形成し、そのフローティングゲート電極
上に絶縁膜を介してコントロールゲート電極を形成する
ことにより、コントロールゲート電圧をカップリングに
よってフローティングゲート電極に加えるようにしてい
る。
のチャネル領域上にゲート絶縁膜を介してフローティン
グゲート電極を形成し、そのフローティングゲート電極
上に絶縁膜を介してコントロールゲート電極を形成する
ことにより、コントロールゲート電圧をカップリングに
よってフローティングゲート電極に加えるようにしてい
る。
【０００６】
【発明が解決しようとする課題】フローティングゲート
電極を備えた従来のメモリ装置は、フローティングゲー
ト電極とコントロールゲート電極にそれぞれ異なる層の
ポリシリコン層を用いる２層ポリシリコン構造を基本と
している。その構造は、２層のポリシリコン層間でリー
クが生じるという絶縁性上に基本的な問題をもってい
る。また、２層ポリシリコンプロセスは複雑なエッチン
グプロセスに起因してプロセスの安定度が得られにく
く、歩留まり低下がみられる。本発明はフローティング
ゲート電極を備えたメモリ装置を１層ポリシリコン構造
により実現して、絶縁性リークの問題やプロセスの安定
性の問題を解決することを目的とするものである。
電極を備えた従来のメモリ装置は、フローティングゲー
ト電極とコントロールゲート電極にそれぞれ異なる層の
ポリシリコン層を用いる２層ポリシリコン構造を基本と
している。その構造は、２層のポリシリコン層間でリー
クが生じるという絶縁性上に基本的な問題をもってい
る。また、２層ポリシリコンプロセスは複雑なエッチン
グプロセスに起因してプロセスの安定度が得られにく
く、歩留まり低下がみられる。本発明はフローティング
ゲート電極を備えたメモリ装置を１層ポリシリコン構造
により実現して、絶縁性リークの問題やプロセスの安定
性の問題を解決することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、ＥＥＰＲＯＭ
又はＥＰＲＯＭに適用されたものであり、半導体基板に
形成された拡散層によるメモリトランジスタのソース・
ドレイン間のチャネル領域上にゲート絶縁膜を介してフ
ローティングゲート電極が形成され、その半導体基板に
はフローティングゲート電極と容量カップリングにより
結合した拡散領域によるコントロールゲート電極が形成
されている。
又はＥＰＲＯＭに適用されたものであり、半導体基板に
形成された拡散層によるメモリトランジスタのソース・
ドレイン間のチャネル領域上にゲート絶縁膜を介してフ
ローティングゲート電極が形成され、その半導体基板に
はフローティングゲート電極と容量カップリングにより
結合した拡散領域によるコントロールゲート電極が形成
されている。
【０００８】ＥＥＰＲＯＭに適用された本発明では、フ
ローティングゲート電極の一部がメモリトランジスタの
ソース又はドレインとトンネル絶縁膜を介して結合され
ているか、又はメモリトランジスタのゲート絶縁膜の少
なくとも一部がトンネル現象可能な薄さに形成されてい
る。ＥＰＲＯＭに適用された本発明では、トンネル絶縁
膜は形成されていない。
ローティングゲート電極の一部がメモリトランジスタの
ソース又はドレインとトンネル絶縁膜を介して結合され
ているか、又はメモリトランジスタのゲート絶縁膜の少
なくとも一部がトンネル現象可能な薄さに形成されてい
る。ＥＰＲＯＭに適用された本発明では、トンネル絶縁
膜は形成されていない。
【０００９】
【作用】コントロールゲート電極を半導体基板の拡散領
域を用いて構成することにより、ＥＥＰＲＯＭ及びＥＰ
ＲＯＭが１層ポリシリコン構造となる。１層ポリシリコ
ン構造は２層ポリシリコン構造に比べて段差が少なく、
フローティングゲート電極とコントロールゲート電極と
の間でのリークが少なくなる。また、エッチングプロセ
スも簡単になる。
域を用いて構成することにより、ＥＥＰＲＯＭ及びＥＰ
ＲＯＭが１層ポリシリコン構造となる。１層ポリシリコ
ン構造は２層ポリシリコン構造に比べて段差が少なく、
フローティングゲート電極とコントロールゲート電極と
の間でのリークが少なくなる。また、エッチングプロセ
スも簡単になる。
【００１０】
【実施例】図２は第１の実施例を表わすものであり、
（Ａ）は平面図、（Ｂ）はそのＹ−Ｙ’線位置での断面
図である。メモリトランジスタ３０はＰ型シリコン基板
３２に形成されたＮ型拡散層によるドレイン３４とソー
ス３６の間のチャネル領域上にゲート酸化膜を介してポ
リシリコン層によるフローティングゲート電極３８が形
成されて構成されている。基板３２にはフローティング
ゲート電極３８と容量カップリングにより結合するコン
トロールゲート電極４０がＮ型拡散層により形成されて
いる。４１はコントロールゲート電極４０のコンタクト
である。フローティングゲート電極３８はソース３６上
に延びてその重なり部分にはトンネル酸化膜４２が形成
されている。フローティングゲート電極３８とコントロ
ールゲート電極４０を容量カップリングさせるための酸
化膜３７は約２００Åの厚さであるのに対し、トンネル
酸化膜４２は約１００Åの厚さである。選択トランジス
タは従来のものと同じであり、拡散層３４と４４の間の
チャネル領域上にゲート酸化膜を介してポリシリコン層
による選択ゲート電極４６が形成されて構成されてい
る。
（Ａ）は平面図、（Ｂ）はそのＹ−Ｙ’線位置での断面
図である。メモリトランジスタ３０はＰ型シリコン基板
３２に形成されたＮ型拡散層によるドレイン３４とソー
ス３６の間のチャネル領域上にゲート酸化膜を介してポ
リシリコン層によるフローティングゲート電極３８が形
成されて構成されている。基板３２にはフローティング
ゲート電極３８と容量カップリングにより結合するコン
トロールゲート電極４０がＮ型拡散層により形成されて
いる。４１はコントロールゲート電極４０のコンタクト
である。フローティングゲート電極３８はソース３６上
に延びてその重なり部分にはトンネル酸化膜４２が形成
されている。フローティングゲート電極３８とコントロ
ールゲート電極４０を容量カップリングさせるための酸
化膜３７は約２００Åの厚さであるのに対し、トンネル
酸化膜４２は約１００Åの厚さである。選択トランジス
タは従来のものと同じであり、拡散層３４と４４の間の
チャネル領域上にゲート酸化膜を介してポリシリコン層
による選択ゲート電極４６が形成されて構成されてい
る。
【００１１】図３は第２の実施例を表わすものであり、
（Ａ）は平面図、（Ｂ）はそのＹ−Ｙ’線位置での断面
図である。図２の実施例と比較すると、図２ではコント
ロールゲート電極４０はフローティングゲート電極３８
の周囲にのみ存在する拡散層であるのに対し、図３の実
施例では（Ａ）で記号４８として示されるような領域
に、Ｎ型不純物がフローティングゲート電極３８を突き
抜けて基板に注入されるようにイオン注入を施すことに
より、Ｎ型拡散層４０とそれにつながるＮ型拡散層５０
によりコントロールゲート電極が形成されている。トン
ネル酸化膜４２の下側の基板にもＮ型不純物が注入され
て拡散層５２が形成されている。このように、拡散層５
０を形成することによりフローティングゲート電極３８
とコントロールゲート電極４０，５０の容量カップリン
グが強くなり、またトンネル酸化膜４２でのトンネル現
象も起こりやすくなる。
（Ａ）は平面図、（Ｂ）はそのＹ−Ｙ’線位置での断面
図である。図２の実施例と比較すると、図２ではコント
ロールゲート電極４０はフローティングゲート電極３８
の周囲にのみ存在する拡散層であるのに対し、図３の実
施例では（Ａ）で記号４８として示されるような領域
に、Ｎ型不純物がフローティングゲート電極３８を突き
抜けて基板に注入されるようにイオン注入を施すことに
より、Ｎ型拡散層４０とそれにつながるＮ型拡散層５０
によりコントロールゲート電極が形成されている。トン
ネル酸化膜４２の下側の基板にもＮ型不純物が注入され
て拡散層５２が形成されている。このように、拡散層５
０を形成することによりフローティングゲート電極３８
とコントロールゲート電極４０，５０の容量カップリン
グが強くなり、またトンネル酸化膜４２でのトンネル現
象も起こりやすくなる。
【００１２】図４は図２又は図３の実施例の動作を説明
するものである。 （１）プログラミング ”０” 選択トランジスタをオンにするために選択ゲート電極４
６に１３.５Ｖを印加し、ドレイン４４には８Ｖ、ソー
ス３６をグラウンド電位とする。コントロールゲート電
極に１３.５Ｖを印加してフローティングゲート電極３
８と容量カップリングさせる。これによりドレイン４４
から３４を経てフローティングゲート電極３８にアバラ
ンシェ現象により電子が注入されて”０”がプログラミ
ングされる。
するものである。 （１）プログラミング ”０” 選択トランジスタをオンにするために選択ゲート電極４
６に１３.５Ｖを印加し、ドレイン４４には８Ｖ、ソー
ス３６をグラウンド電位とする。コントロールゲート電
極に１３.５Ｖを印加してフローティングゲート電極３
８と容量カップリングさせる。これによりドレイン４４
から３４を経てフローティングゲート電極３８にアバラ
ンシェ現象により電子が注入されて”０”がプログラミ
ングされる。
【００１３】（２）プログラミング ”１” 選択ゲート電極４６、コントロールゲート電極４０及び
ソース３６の電位は（１）の場合と同じであるが、ドレ
イン４４はフローティング状態とする。この場合、フロ
ーティングゲート電極３８には電子は注入されず、”
１”がプログラミングされる。
ソース３６の電位は（１）の場合と同じであるが、ドレ
イン４４はフローティング状態とする。この場合、フロ
ーティングゲート電極３８には電子は注入されず、”
１”がプログラミングされる。
【００１４】（３）消去 選択ゲート電極４６はグラウンド電位としておき、コン
トロールゲート電極４０もグラウンド電位とし、ソース
３６に１３.５Ｖを印加する。フローティングゲート電
極３８に注入されていた電子はトンネル酸化膜４２を経
てソース３６へ流れ、消去される。
トロールゲート電極４０もグラウンド電位とし、ソース
３６に１３.５Ｖを印加する。フローティングゲート電
極３８に注入されていた電子はトンネル酸化膜４２を経
てソース３６へ流れ、消去される。
【００１５】（４）他のメモリセル 選択トランジスタがオンとなってメモリセルが選択され
ても、ソース３６をグラウンド電位、ドレイン４４をフ
ローティング状態とすることにより、フローティングゲ
ート電極３８には電子は注入されず、また消去もなされ
ない。
ても、ソース３６をグラウンド電位、ドレイン４４をフ
ローティング状態とすることにより、フローティングゲ
ート電極３８には電子は注入されず、また消去もなされ
ない。
【００１６】（５）読出し 選択ゲート電極４６に５Ｖを印加し、ドレイン４４には
１.５Ｖを印加する。コントロールゲート電極４０に５
Ｖを印加してフローティングゲート電極３８と容量カッ
プリングさせ、ソース３６はグラウンド電位とする。こ
のとき、フローティングゲート電極３８に電子が注入さ
れて”０”がプログラミングされているときは、メモリ
トランジスタ３０はオフのままであるが、フローティン
グゲート電極３８に電子が注入されていない”１”状態
のときは、メモリトランジスタ３０がオンとなってドレ
イン４４からソース３６に電流が流れる。このように、
メモリトランジスタ３０のオン電流の有無によりメモリ
状態の”１”，”０”が識別される。
１.５Ｖを印加する。コントロールゲート電極４０に５
Ｖを印加してフローティングゲート電極３８と容量カッ
プリングさせ、ソース３６はグラウンド電位とする。こ
のとき、フローティングゲート電極３８に電子が注入さ
れて”０”がプログラミングされているときは、メモリ
トランジスタ３０はオフのままであるが、フローティン
グゲート電極３８に電子が注入されていない”１”状態
のときは、メモリトランジスタ３０がオンとなってドレ
イン４４からソース３６に電流が流れる。このように、
メモリトランジスタ３０のオン電流の有無によりメモリ
状態の”１”，”０”が識別される。
【００１７】図５は図２又は図３のメモリセルをレイア
ウトした例である。コントロールゲート電極のコンタク
ト４１を４つのメモリセルで共用するようにメモリセル
が配置されている。ドレイン４４のコンタクト、コント
ロールゲート電極のコンタクト４１、ソース３６のコン
タクト３７にはそれぞれ図で縦方向に延びるメタル配線
（図示略）が接続されている。
ウトした例である。コントロールゲート電極のコンタク
ト４１を４つのメモリセルで共用するようにメモリセル
が配置されている。ドレイン４４のコンタクト、コント
ロールゲート電極のコンタクト４１、ソース３６のコン
タクト３７にはそれぞれ図で縦方向に延びるメタル配線
（図示略）が接続されている。
【００１８】図６は他のメモリセルレイアウトの例を示
したものである。図５のレイアウトと比較すると、図６
のレイアウトはコントロールゲート電極の拡散層４０の
コンタクト４１がメモリセルごとに設けられている点で
図５のレイアウトと異なっている。トンネル酸化膜を介
してフローティングゲート電極がソースと結合している
図５，６の実施例では、消去はソースを共通にする全て
のメモリセルで一括してなされる。
したものである。図５のレイアウトと比較すると、図６
のレイアウトはコントロールゲート電極の拡散層４０の
コンタクト４１がメモリセルごとに設けられている点で
図５のレイアウトと異なっている。トンネル酸化膜を介
してフローティングゲート電極がソースと結合している
図５，６の実施例では、消去はソースを共通にする全て
のメモリセルで一括してなされる。
【００１９】図７は更に他のメモリセルレイアウトの例
を示したものである。フローティングゲート電極３８は
トンネル酸化膜４２を介してドレイン３４と結合してい
る点でこれまでの実施例と異なっている。コントロール
ゲート電極となる拡散層のコンタクト４１は図５と同じ
く互い隣接して配置された４つのメモリセルで共通に設
けられている。図７ではメモリセルの情報の消去は、選
択ゲート電極４１とドレイン４４の選択によりメモリセ
ルごとに個別に行なうことができる。
を示したものである。フローティングゲート電極３８は
トンネル酸化膜４２を介してドレイン３４と結合してい
る点でこれまでの実施例と異なっている。コントロール
ゲート電極となる拡散層のコンタクト４１は図５と同じ
く互い隣接して配置された４つのメモリセルで共通に設
けられている。図７ではメモリセルの情報の消去は、選
択ゲート電極４１とドレイン４４の選択によりメモリセ
ルごとに個別に行なうことができる。
【００２０】図８と図９の実施例はメモリトランジスタ
３０ａのゲート酸化膜の少なくとも一部がトンネル酸化
膜となっている例であり、メモリトランジスタ３０ａで
プログラミングと消去がなされる。図８では隣接する４
つのメモリセルで拡散層にてなるコントロールゲート電
極４０のコンタクト４１が共用されている。
３０ａのゲート酸化膜の少なくとも一部がトンネル酸化
膜となっている例であり、メモリトランジスタ３０ａで
プログラミングと消去がなされる。図８では隣接する４
つのメモリセルで拡散層にてなるコントロールゲート電
極４０のコンタクト４１が共用されている。
【００２１】図９ではコントロールゲート電極となる拡
散層５０はフローティングゲート電極３８の領域の内側
でフローティングゲート電極領域よりも小さく形成され
ている。この拡散領域５０はフローティングゲート電極
３８を通して基板にイオン注入されることによって形成
されている。拡散層５０のコンタクト４１ａは隣接する
２つのメモリセルで共用されている。ドレインやソース
用のメタル配線は図では縦方向に形成された第１層目メ
タル配線であり、コンタクト４１ａを介してコントロー
ルゲート電極の拡散層５０に接続されるメタル配線６０
は第２層目のメタル配線により形成されている。
散層５０はフローティングゲート電極３８の領域の内側
でフローティングゲート電極領域よりも小さく形成され
ている。この拡散領域５０はフローティングゲート電極
３８を通して基板にイオン注入されることによって形成
されている。拡散層５０のコンタクト４１ａは隣接する
２つのメモリセルで共用されている。ドレインやソース
用のメタル配線は図では縦方向に形成された第１層目メ
タル配線であり、コンタクト４１ａを介してコントロー
ルゲート電極の拡散層５０に接続されるメタル配線６０
は第２層目のメタル配線により形成されている。
【００２２】図８，図９の実施例でメモリトランジスタ
３６ａのゲート酸化膜をトンネル現象が生じない比較的
厚いゲート酸化膜とした場合には、消去は電気的に行な
うことができなくなり、紫外線照射により一括して行な
われる。これは電気的書込みが可能で、紫外線消去可能
なＥＰＲＯＭとなる。
３６ａのゲート酸化膜をトンネル現象が生じない比較的
厚いゲート酸化膜とした場合には、消去は電気的に行な
うことができなくなり、紫外線照射により一括して行な
われる。これは電気的書込みが可能で、紫外線消去可能
なＥＰＲＯＭとなる。
【００２３】
【発明の効果】本発明ではフローティングゲート電極を
ポリシリコン層で形成し、コントロールゲート電極はフ
ローティングゲート電極と容量カップリングするように
基板に形成された拡散層により構成しているので、ポリ
シリコン層１層により不揮発性メモリを実現することが
でき、２層ポリシリコン構造のメモリセルで問題になっ
ているリークを抑えることができる。また、１層ポリシ
リコンプロセスは２層ポリシリコンプロセスに比べて製
造工程が簡単になり、プロセスの安定性が得られやすく
なるので、製造歩留まりが向上し、製造コストを下げる
ことができる。トンネル絶縁膜を設けた本発明では、１
層ポリシリコンプロセスでＥＥＰＲＯＭを実現すること
ができるので、マイクロコンピュータにアドオン可能な
程度に安価で、かつ信頼性の高い不揮発性メモリを実現
することができる。
ポリシリコン層で形成し、コントロールゲート電極はフ
ローティングゲート電極と容量カップリングするように
基板に形成された拡散層により構成しているので、ポリ
シリコン層１層により不揮発性メモリを実現することが
でき、２層ポリシリコン構造のメモリセルで問題になっ
ているリークを抑えることができる。また、１層ポリシ
リコンプロセスは２層ポリシリコンプロセスに比べて製
造工程が簡単になり、プロセスの安定性が得られやすく
なるので、製造歩留まりが向上し、製造コストを下げる
ことができる。トンネル絶縁膜を設けた本発明では、１
層ポリシリコンプロセスでＥＥＰＲＯＭを実現すること
ができるので、マイクロコンピュータにアドオン可能な
程度に安価で、かつ信頼性の高い不揮発性メモリを実現
することができる。
【図１】従来のＥＥＰＲＯＭを示す図であり、（Ａ）は
平面図、（Ｂ）はそのＸ−Ｘ’線位置での断面図であ
る。
平面図、（Ｂ）はそのＸ−Ｘ’線位置での断面図であ
る。
【図２】一実施例のＥＥＰＲＯＭを示す図であり、
（Ａ）は平面図、（Ｂ）はそのＹ−Ｙ’線位置での断面
図である。
（Ａ）は平面図、（Ｂ）はそのＹ−Ｙ’線位置での断面
図である。
【図３】他の実施例のＥＥＰＲＯＭを示す図であり、
（Ａ）は平面図、（Ｂ）はそのＺ−Ｚ’線位置での断面
図である。
（Ａ）は平面図、（Ｂ）はそのＺ−Ｚ’線位置での断面
図である。
【図４】図２又は図３の実施例の動作を示す図である。
【図５】一実施例のメモリセルのレイアウトの一例を示
す平面図である。
す平面図である。
【図６】他のレイアウトの例を示す平面図である。
【図７】他の実施例のレイアウトの例を示す平面図であ
る。
る。
【図８】さらに他の実施例のレイアウトの例を示す平面
図である。
図である。
【図９】さらに他の実施例のレイアウトの例を示す平面
図である。
図である。
３０，３０ａ メモリトランジスタ ３４ 拡散層 ３８ ポリシリコンフローティングゲート電極 ４０ 拡散層によるコントロールゲート電極 ４２ トンネル酸化膜 ４４ ドレイン ３６ ソース ５０ イオン注入によるコントロールゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (4)
- 【請求項１】 半導体基板に形成された拡散層によるメ
モリトランジスタのソース・ドレイン間のチャネル領域
上にゲート絶縁膜を介してフローティングゲート電極が
形成され、前記半導体基板にはフローティングゲート電
極と容量カップリングにより結合した拡散領域によるコ
ントロールゲート電極が形成され、かつ、フローティン
グゲート電極の一部がメモリトランジスタのソースとト
ンネル現象可能な薄い絶縁膜を介して結合されて、電気
的に消去及びプログラム可能とした不揮発性半導体メモ
リ装置。 - 【請求項２】 半導体基板に形成された拡散層によるメ
モリトランジスタのソース・ドレイン間のチャネル領域
上にゲート絶縁膜を介してフローティングゲート電極が
形成され、前記半導体基板にはフローティングゲート電
極と容量カップリングにより結合した拡散領域によるコ
ントロールゲート電極が形成され、かつ、フローティン
グゲート電極の一部がメモリトランジスタのドレインと
トンネル現象可能な薄い絶縁膜を介して結合されて、電
気的に消去及びプログラム可能とした不揮発性半導体メ
モリ装置。 - 【請求項３】 半導体基板に形成された拡散層によるメ
モリトランジスタのソース・ドレイン間のチャネル領域
上にゲート絶縁膜を介してフローティングゲート電極が
形成され、前記半導体基板にはフローティングゲート電
極と容量カップリングにより結合した拡散領域によるコ
ントロールゲート電極が形成され、メモリトランジスタ
のゲート絶縁膜の少なくとも一部がトンネル現象可能な
薄さに形成されて、電気的に消去及びプログラム可能と
した不揮発性半導体メモリ装置。 - 【請求項４】 半導体基板に形成された拡散層によるメ
モリトランジスタのソース・ドレイン間のチャネル領域
上にゲート絶縁膜を介してフローティングゲート電極が
形成され、前記半導体基板にはフローティングゲート電
極と容量カップリングにより結合した拡散領域によるコ
ントロールゲート電極が形成され、紫外線消去及び電気
的プログラム可能な不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197458A JPH0846067A (ja) | 1994-07-29 | 1994-07-29 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197458A JPH0846067A (ja) | 1994-07-29 | 1994-07-29 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846067A true JPH0846067A (ja) | 1996-02-16 |
Family
ID=16374846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197458A Pending JPH0846067A (ja) | 1994-07-29 | 1994-07-29 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846067A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2764736A1 (fr) * | 1997-06-17 | 1998-12-18 | Sgs Thomson Microelectronics | Cellule eeprom a un seul niveau de silicium polycristallin et zone tunnel auto-alignee |
| JP2003017597A (ja) * | 2001-07-02 | 2003-01-17 | Fujitsu Ltd | 不揮発性半導体記憶装置および半導体集積回路装置 |
| WO2003028113A1 (en) * | 2001-09-19 | 2003-04-03 | Ricoh Company, Ltd. | Semiconductor device and its manufacturing method |
| JP2006344735A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP2007335718A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| JP2010045326A (ja) * | 2008-07-14 | 2010-02-25 | Toppan Printing Co Ltd | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
| JP2010056518A (ja) * | 2008-07-29 | 2010-03-11 | Toppan Printing Co Ltd | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
| KR101159111B1 (ko) * | 2005-12-29 | 2012-06-25 | 매그나칩 반도체 유한회사 | 이이피롬 소자의 셀 |
| JP2013187534A (ja) * | 2012-03-08 | 2013-09-19 | Ememory Technology Inc | 消去可能プログラマブル単一ポリ不揮発性メモリ |
| US8779520B2 (en) | 2012-03-08 | 2014-07-15 | Ememory Technology Inc. | Erasable programmable single-ploy nonvolatile memory |
| US8941167B2 (en) | 2012-03-08 | 2015-01-27 | Ememory Technology Inc. | Erasable programmable single-ploy nonvolatile memory |
| US9099392B2 (en) | 2012-03-08 | 2015-08-04 | Ememory Technology Inc. | Method of fabricating erasable programmable single-poly nonvolatile memory |
-
1994
- 1994-07-29 JP JP6197458A patent/JPH0846067A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886320A1 (fr) * | 1997-06-17 | 1998-12-23 | STMicroelectronics S.A. | Cellule EEPROM à un seul niveau de silicium polycristallin et zone tunnel auto-alignée |
| FR2764736A1 (fr) * | 1997-06-17 | 1998-12-18 | Sgs Thomson Microelectronics | Cellule eeprom a un seul niveau de silicium polycristallin et zone tunnel auto-alignee |
| JP2003017597A (ja) * | 2001-07-02 | 2003-01-17 | Fujitsu Ltd | 不揮発性半導体記憶装置および半導体集積回路装置 |
| WO2003028113A1 (en) * | 2001-09-19 | 2003-04-03 | Ricoh Company, Ltd. | Semiconductor device and its manufacturing method |
| US6949790B2 (en) | 2001-09-19 | 2005-09-27 | Ricoh Company, Ltd. | Semiconductor device and its manufacturing method |
| US7314797B2 (en) | 2001-09-19 | 2008-01-01 | Ricoh Company, Ltd. | Semiconductor device and its manufacturing method |
| JP2006344735A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| KR101159111B1 (ko) * | 2005-12-29 | 2012-06-25 | 매그나칩 반도체 유한회사 | 이이피롬 소자의 셀 |
| JP2007335718A (ja) * | 2006-06-16 | 2007-12-27 | Toppan Printing Co Ltd | 不揮発性メモリ及びその製造方法 |
| JP2010045326A (ja) * | 2008-07-14 | 2010-02-25 | Toppan Printing Co Ltd | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
| JP2010056518A (ja) * | 2008-07-29 | 2010-03-11 | Toppan Printing Co Ltd | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
| JP2013187534A (ja) * | 2012-03-08 | 2013-09-19 | Ememory Technology Inc | 消去可能プログラマブル単一ポリ不揮発性メモリ |
| US8779520B2 (en) | 2012-03-08 | 2014-07-15 | Ememory Technology Inc. | Erasable programmable single-ploy nonvolatile memory |
| US8941167B2 (en) | 2012-03-08 | 2015-01-27 | Ememory Technology Inc. | Erasable programmable single-ploy nonvolatile memory |
| US9099392B2 (en) | 2012-03-08 | 2015-08-04 | Ememory Technology Inc. | Method of fabricating erasable programmable single-poly nonvolatile memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5455793A (en) | Electrically reprogrammable EPROM cell with merged transistor and optimum area | |
| US5824583A (en) | Non-volatile semiconductor memory and method of manufacturing the same | |
| US5705415A (en) | Process for forming an electrically programmable read-only memory cell | |
| US4404577A (en) | Electrically alterable read only memory cell | |
| US4935790A (en) | EEPROM memory cell with a single level of polysilicon programmable and erasable bit by bit | |
| US5284785A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and methods for making and using the same | |
| KR0126235B1 (ko) | 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억 장치 및 그의 제조방법 | |
| US6337250B2 (en) | Semiconductor device containing MOS elements and method of fabricating the same | |
| JP5259081B2 (ja) | 単一ゲート構造を有するｅｅｐｒｏｍ、該ｅｅｐｒｏｍの動作方法及び該ｅｅｐｒｏｍの製造方法 | |
| KR100251981B1 (ko) | 비휘발성 반도체 메모리 및 그의 제조방법 | |
| US6914290B2 (en) | Split-gate type nonvolatile memory devices | |
| JPH0864699A (ja) | 不揮発性半導体記憶装置 | |
| US6414350B1 (en) | EPROM cell having a gate structure with dual side-wall spacers of differential composition | |
| JPH088313B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6376295B1 (en) | Method for manufacturing a semiconductor memory device with a fine structure | |
| US20040113197A1 (en) | Semiconductor device of non-volatile memory | |
| US5414286A (en) | Nonvolatile memory, method of fabricating the same, and method of reading information from the same | |
| JPH0846067A (ja) | 不揮発性半導体メモリ装置 | |
| KR20000011256A (ko) | 불휘발성메모리장치및그제조방법 | |
| US6268247B1 (en) | Memory cell of the EEPROM type having its threshold set by implantation, and fabrication method | |
| US6323517B1 (en) | Non-volatile memory device with single-layered overwriting transistor | |
| JP4252637B2 (ja) | 不輝発性メモリ装置の製造方法 | |
| JPH0870054A (ja) | 半導体装置およびその製造方法 | |
| US5134449A (en) | Nonvolatile memory cell with field-plate switch | |
| US5032533A (en) | Method of making a nonvolatile memory cell with field-plate switch |