JPH08204031A - 不揮発性半導体メモリ素子の製造方法 - Google Patents
不揮発性半導体メモリ素子の製造方法Info
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- JPH08204031A JPH08204031A JP1146995A JP1146995A JPH08204031A JP H08204031 A JPH08204031 A JP H08204031A JP 1146995 A JP1146995 A JP 1146995A JP 1146995 A JP1146995 A JP 1146995A JP H08204031 A JPH08204031 A JP H08204031A
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Abstract
(57)【要約】
【構成】 シリコン基板1上にトンネル酸化膜2を介し
て全面に第1のポリシリコン膜3及びシリコン窒化膜4
を形成する。次に、第1のポリシリコン膜3及びシリコ
ン窒化膜4を所定の形状にパターニングし、全面に第2
のポリシリコン膜5を形成し、エッチバックすることに
よりサイドウォールを形成する。次に、シリコン窒化膜
4を除去し、全面にONO膜6を形成し、その上にポリ
サイド膜7を形成する。次に、ポリサイド膜7、ONO
膜6及び第1、第2のポリシリコン膜3、5を所定の形
状にパターニングする。 【効果】 コントロールゲートとフローティングゲート
との対向面積が大きくなるので、従来通りの膜厚でも、
ゲートガップリング比を大きく設定することができる。
て全面に第1のポリシリコン膜3及びシリコン窒化膜4
を形成する。次に、第1のポリシリコン膜3及びシリコ
ン窒化膜4を所定の形状にパターニングし、全面に第2
のポリシリコン膜5を形成し、エッチバックすることに
よりサイドウォールを形成する。次に、シリコン窒化膜
4を除去し、全面にONO膜6を形成し、その上にポリ
サイド膜7を形成する。次に、ポリサイド膜7、ONO
膜6及び第1、第2のポリシリコン膜3、5を所定の形
状にパターニングする。 【効果】 コントロールゲートとフローティングゲート
との対向面積が大きくなるので、従来通りの膜厚でも、
ゲートガップリング比を大きく設定することができる。
Description
【0001】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
素子の製造方法に関し、更に詳しくは、ビット毎に孤立
して第1のゲート電極(フローティングゲート)と第2
のゲート電極(コントロールゲート)とを有するMOS
構造の不揮発性メモリ素子の製造方法に関するものであ
る。
素子の製造方法に関し、更に詳しくは、ビット毎に孤立
して第1のゲート電極(フローティングゲート)と第2
のゲート電極(コントロールゲート)とを有するMOS
構造の不揮発性メモリ素子の製造方法に関するものであ
る。
【0002】
【従来技術】図3、図4及び図5を用いて、従来のビッ
ト毎に孤立している第1のゲート(フローティングゲー
ト)と第2のゲート(コントロールゲート)とを有する
MOS構造の不揮発性メモリ素子の製造工程を説明す
る。尚、図3はビット毎に孤立している第1のゲート
(フローティングゲート)と第2のゲート(コントロー
ルゲート)とを有するMOS構造の不揮発性メモリ素子
の平面図であり、図4は同MOS構造の不揮発性メモリ
素子の図3におけるX−X’断面の製造工程図、図5は
同MOS構造の不揮発性メモリ素子の図3におけるY−
Y’断面の製造工程図である。図3乃至図5において、
21はシリコン基板、22はトンネル酸化膜、23はフ
ローティングゲートとなるポリシリコン膜、24はON
O膜、7、25はコントロールゲートとなるポリサイド
膜、26はソース領域、27はドレイン領域、11、2
8はフィールド酸化膜、12は活性領域を示す。
ト毎に孤立している第1のゲート(フローティングゲー
ト)と第2のゲート(コントロールゲート)とを有する
MOS構造の不揮発性メモリ素子の製造工程を説明す
る。尚、図3はビット毎に孤立している第1のゲート
(フローティングゲート)と第2のゲート(コントロー
ルゲート)とを有するMOS構造の不揮発性メモリ素子
の平面図であり、図4は同MOS構造の不揮発性メモリ
素子の図3におけるX−X’断面の製造工程図、図5は
同MOS構造の不揮発性メモリ素子の図3におけるY−
Y’断面の製造工程図である。図3乃至図5において、
21はシリコン基板、22はトンネル酸化膜、23はフ
ローティングゲートとなるポリシリコン膜、24はON
O膜、7、25はコントロールゲートとなるポリサイド
膜、26はソース領域、27はドレイン領域、11、2
8はフィールド酸化膜、12は活性領域を示す。
【0003】まず、P型不純物が導入しているシリコン
基板21上に、公知技術により膜厚が300nm程度の
フィールド酸化膜28を形成する(図4(a)、図5
(a))。
基板21上に、公知技術により膜厚が300nm程度の
フィールド酸化膜28を形成する(図4(a)、図5
(a))。
【0004】次に、膜厚が8〜13nm程度のトンネル
酸化膜22を熱酸化法により形成し、トンネル酸化膜2
2上にフローティングゲートとなる100〜300nm
程度のポリシリコン膜23をCVD法により形成し、リ
ンをイオン注入等でポリシリコン膜23内にドーピング
し、熱処理により活性化を行う。このとき、リンの体積
濃度は1019〜1020/cm3程度とする(図4
(b)、図5(b))。
酸化膜22を熱酸化法により形成し、トンネル酸化膜2
2上にフローティングゲートとなる100〜300nm
程度のポリシリコン膜23をCVD法により形成し、リ
ンをイオン注入等でポリシリコン膜23内にドーピング
し、熱処理により活性化を行う。このとき、リンの体積
濃度は1019〜1020/cm3程度とする(図4
(b)、図5(b))。
【0005】次に、公知のフォトリソグラフィ・エッチ
ング工程を用いて、ポリシリコン膜23を活性領域12
と平行方向に形成する(図4(c)、図5(c))。そ
の後、ポリシリコン膜23上に熱酸化法、CVD法等を
用いてONO膜24(酸化膜換算で膜厚が13〜25n
m程度)を形成し、続いて、コントロールゲートとし
て、ポリサイド膜25(タングステンシリサイド(WS
i)(膜厚100nm)/ポリシリコン(Poly−S
i)(膜厚100nm))を形成する(図4(d)、図
5(d))。
ング工程を用いて、ポリシリコン膜23を活性領域12
と平行方向に形成する(図4(c)、図5(c))。そ
の後、ポリシリコン膜23上に熱酸化法、CVD法等を
用いてONO膜24(酸化膜換算で膜厚が13〜25n
m程度)を形成し、続いて、コントロールゲートとし
て、ポリサイド膜25(タングステンシリサイド(WS
i)(膜厚100nm)/ポリシリコン(Poly−S
i)(膜厚100nm))を形成する(図4(d)、図
5(d))。
【0006】次に、公知のフォトリソグラフィ・エッチ
ング工程を用いて、ポリシリコン膜23に対して垂直方
向にポリサイド膜25、ONO膜24を所定の形状にエ
ッチングし、続いて、ポリサイド膜25及びONO膜2
4をマスクにポリシリコン膜23をエッチングする。こ
の工程で、フローティングゲート23は、ビット毎に孤
立する。その後、ヒ素等をイオン注入法等で注入し、N
+の拡散領域を活性化領域表面に形成し、ソース領域2
6及びドレイン領域27を形成する(図4(e)、図5
(e))。
ング工程を用いて、ポリシリコン膜23に対して垂直方
向にポリサイド膜25、ONO膜24を所定の形状にエ
ッチングし、続いて、ポリサイド膜25及びONO膜2
4をマスクにポリシリコン膜23をエッチングする。こ
の工程で、フローティングゲート23は、ビット毎に孤
立する。その後、ヒ素等をイオン注入法等で注入し、N
+の拡散領域を活性化領域表面に形成し、ソース領域2
6及びドレイン領域27を形成する(図4(e)、図5
(e))。
【0007】その後、全面に400nm程度のCVD酸
化膜等を堆積して、公知のフォトリソグラフィ・エッチ
ング法で、コンタクトホールを開口し、メタル配線を形
成する。
化膜等を堆積して、公知のフォトリソグラフィ・エッチ
ング法で、コンタクトホールを開口し、メタル配線を形
成する。
【0008】上述の工程で形成された不揮発性メモリ素
子におけるデータ書き込みは、ホットエレクトロン注入
法やFN(Fowler−Nordheim)法等の方
法で、フローティングゲートに電子を注入することによ
り、しきい値電圧を上げることで書き込みを行う。
子におけるデータ書き込みは、ホットエレクトロン注入
法やFN(Fowler−Nordheim)法等の方
法で、フローティングゲートに電子を注入することによ
り、しきい値電圧を上げることで書き込みを行う。
【0009】例えば、データの読み出しは、、コントロ
ールゲートを3V、ドレイン領域を3V、ソース領域を
0Vにして行う。データの書き込みは、コントロールゲ
ートを12V、ドレイン領域を5V、ソース領域を0V
にし、チャネルホットエレクトロン注入法で、フローテ
ィングゲートに電子を注入することにより、しきい値電
圧を上げることで書き込みを行う。また、データの消去
はコントロールゲートを−11V、ドレイン領域を0
V、ソース領域を6Vにし、FNトンネル現象で電子を
フローティングゲートからソース領域に引き抜き、しき
い値電圧を下げることで消去を行う。
ールゲートを3V、ドレイン領域を3V、ソース領域を
0Vにして行う。データの書き込みは、コントロールゲ
ートを12V、ドレイン領域を5V、ソース領域を0V
にし、チャネルホットエレクトロン注入法で、フローテ
ィングゲートに電子を注入することにより、しきい値電
圧を上げることで書き込みを行う。また、データの消去
はコントロールゲートを−11V、ドレイン領域を0
V、ソース領域を6Vにし、FNトンネル現象で電子を
フローティングゲートからソース領域に引き抜き、しき
い値電圧を下げることで消去を行う。
【0010】
【発明が解決しようとする課題】フラッシュメモリの書
き込みは、上述したように、ドレイン領域とゲート電極
に正の高電圧を印加することにより、ホットエレクトロ
ンを発生させ、これらホットエレクトロンがトンネル酸
化膜のエネルギー障壁を飛び越えてフローティングゲー
ト内に注入される現象により行われる。このとき書き込
み速度は、ゲートの電圧により生じるトンネル酸化膜に
かかる基板表面に対して垂直方向(縦方向)の電界と、
ドレイン領域の電圧により生じる基板表面に対して平行
方向(横方向)の電界の強さで決定される。
き込みは、上述したように、ドレイン領域とゲート電極
に正の高電圧を印加することにより、ホットエレクトロ
ンを発生させ、これらホットエレクトロンがトンネル酸
化膜のエネルギー障壁を飛び越えてフローティングゲー
ト内に注入される現象により行われる。このとき書き込
み速度は、ゲートの電圧により生じるトンネル酸化膜に
かかる基板表面に対して垂直方向(縦方向)の電界と、
ドレイン領域の電圧により生じる基板表面に対して平行
方向(横方向)の電界の強さで決定される。
【0011】このため、書き込み速度を向上させるため
には、縦方向及び横方向の電界を強くすればよい。この
うち、縦方向の電界、即ち、トンネル酸化膜にかかる電
界はフローティングゲートとチャネル部との間の静電容
量と、フローティングゲート/コントロールゲート間の
静電容量との比(ゲートカップリング比)により決定す
ることが知られている。静電容量は対向する電極の面積
に比例し、電極間の距離に逆比例するので、先の静電容
量比を大きくするためにはトンネル酸化膜、フローティ
ングゲートとコントロールゲートとの間のONO膜の膜
厚が出来る限り薄い方が好ましく、また、フローティン
グゲートとチャネル部が対向する面積に対する、フロー
ティングゲートとコントロールゲートの対向面積の比を
大きくすることが好ましい。
には、縦方向及び横方向の電界を強くすればよい。この
うち、縦方向の電界、即ち、トンネル酸化膜にかかる電
界はフローティングゲートとチャネル部との間の静電容
量と、フローティングゲート/コントロールゲート間の
静電容量との比(ゲートカップリング比)により決定す
ることが知られている。静電容量は対向する電極の面積
に比例し、電極間の距離に逆比例するので、先の静電容
量比を大きくするためにはトンネル酸化膜、フローティ
ングゲートとコントロールゲートとの間のONO膜の膜
厚が出来る限り薄い方が好ましく、また、フローティン
グゲートとチャネル部が対向する面積に対する、フロー
ティングゲートとコントロールゲートの対向面積の比を
大きくすることが好ましい。
【0012】しかし、トンネル酸化膜は現状でも6〜2
0nmと薄く、これ以上薄い酸化膜を形成することは非
常に難しい。また、上記ONO膜の膜厚についても同様
に、薄い膜を形成することは難しい。更に、書き込みに
よりフローティングゲートに蓄積した電子は保持されな
ければならないが、フローティングゲートの回りは酸化
膜、ONO膜等の絶縁膜で覆われており、フローティン
グゲート中の電子はこれらの絶縁膜により絶縁され、電
子がフローティングゲートから抜け出るのを防いでい
る。
0nmと薄く、これ以上薄い酸化膜を形成することは非
常に難しい。また、上記ONO膜の膜厚についても同様
に、薄い膜を形成することは難しい。更に、書き込みに
よりフローティングゲートに蓄積した電子は保持されな
ければならないが、フローティングゲートの回りは酸化
膜、ONO膜等の絶縁膜で覆われており、フローティン
グゲート中の電子はこれらの絶縁膜により絶縁され、電
子がフローティングゲートから抜け出るのを防いでい
る。
【0013】したがって、トンネル酸化膜、ONO膜と
もに極端に薄くしてしまうと、フローティングゲートの
絶縁性が薄れ、フローティングゲート中の電子の保持が
難しくなる。
もに極端に薄くしてしまうと、フローティングゲートの
絶縁性が薄れ、フローティングゲート中の電子の保持が
難しくなる。
【0014】以上のことから、フローティングゲートと
チャネル部の面積に対するフローティングゲートとコン
トロールゲートとの対向面積の比を大きくすることが有
効である。
チャネル部の面積に対するフローティングゲートとコン
トロールゲートとの対向面積の比を大きくすることが有
効である。
【0015】書き込み速度を向上させるため、ゲートカ
ップリング比を上げる手段(第2の従来技術)として、
図6に示すように、フローティングゲートの側壁にフロ
ーティングゲートと同じ材質からなるサイドウォールを
形成して、コントロールゲートとフローティングゲート
との対向面積を大きくし、ゲートカップリング比を向上
させる方法が提案されている(特開平2−2685号公
報)。
ップリング比を上げる手段(第2の従来技術)として、
図6に示すように、フローティングゲートの側壁にフロ
ーティングゲートと同じ材質からなるサイドウォールを
形成して、コントロールゲートとフローティングゲート
との対向面積を大きくし、ゲートカップリング比を向上
させる方法が提案されている(特開平2−2685号公
報)。
【0016】この方法においては、増加するフローティ
ングゲートとコントロールゲートとの間の対向面積はフ
ローティングゲート側壁に形成されたサイドウォールの
曲面の面積であり、ここで増加する面積はサイドウォー
ルの高さと幅によって決まる。即ち、フローティングゲ
ートの高さ(サイドウォールの高さに相当)とサイドウ
ォール形成時に堆積する多結晶シリコンの膜厚(サイド
ウォールの幅に相当)で増加することのできる面積は決
まってしまう。
ングゲートとコントロールゲートとの間の対向面積はフ
ローティングゲート側壁に形成されたサイドウォールの
曲面の面積であり、ここで増加する面積はサイドウォー
ルの高さと幅によって決まる。即ち、フローティングゲ
ートの高さ(サイドウォールの高さに相当)とサイドウ
ォール形成時に堆積する多結晶シリコンの膜厚(サイド
ウォールの幅に相当)で増加することのできる面積は決
まってしまう。
【0017】したがって、メモリセルサイズを縮小する
場合には、フローティングゲートの高さは低く、サイド
ウォールの幅は小さくするのが理想であるので、サイド
ウォールの大きさは小さくなり、コントロールゲートと
フローティングゲートとの対向面積を増大する効果は薄
くなる。尚、図6において、29はポリシリコン膜を示
す。
場合には、フローティングゲートの高さは低く、サイド
ウォールの幅は小さくするのが理想であるので、サイド
ウォールの大きさは小さくなり、コントロールゲートと
フローティングゲートとの対向面積を増大する効果は薄
くなる。尚、図6において、29はポリシリコン膜を示
す。
【0018】また、第3の従来技術として、図7に示す
ように、容量を大きくするために、フローティングゲー
ト上に突起部を1つ設ける方法が提案されている(特開
平4−364786号公報)。しかし、この製造工程で
は、トランジスタが微細化されてゲート長が短くなった
場合にアライメントマージンが十分取れなくなるという
問題点が生じます。また、突起部の高さを高くすると、
コントロールゲートのカバレッジが悪くなり、断線が生
じやすくなります。
ように、容量を大きくするために、フローティングゲー
ト上に突起部を1つ設ける方法が提案されている(特開
平4−364786号公報)。しかし、この製造工程で
は、トランジスタが微細化されてゲート長が短くなった
場合にアライメントマージンが十分取れなくなるという
問題点が生じます。また、突起部の高さを高くすると、
コントロールゲートのカバレッジが悪くなり、断線が生
じやすくなります。
【0019】また、第3の従来技術の工程を用いた場
合、フローティングゲートをパターニグする場合、フォ
トエッチング工程が4回必要となる。尚、図7におい
て、30はシリコン酸化膜、31はレジスト膜、32は
ポリシリコン膜を示す。
合、フローティングゲートをパターニグする場合、フォ
トエッチング工程が4回必要となる。尚、図7におい
て、30はシリコン酸化膜、31はレジスト膜、32は
ポリシリコン膜を示す。
【0020】そこで、本発明は、上記問題点に鑑み、ゲ
ートカップリング比の高い不揮発性半導体メモリ素子の
製造方法を提供することを目的とする。
ートカップリング比の高い不揮発性半導体メモリ素子の
製造方法を提供することを目的とする。
【0021】
【課題を解決するための手段】請求項1に記載の本発明
の不揮発性半導体メモリ素子の製造方法は、半導体基板
上にトンネル酸化膜を介して全面にフローティングゲー
ト材料となる第1のシリコン膜及び第1の絶縁膜を形成
する工程と、上記第1のシリコン膜及び上記第1の絶縁
膜を所定の形状にパターニングする工程と、全面に第2
のシリコン膜を形成し、エッチバックすることによりサ
イドウォールを形成する工程と、上記第1の絶縁膜を除
去し、上記第1のシリコン膜の一対の側面部に該第1の
シリコン膜表面より高さの高い、第2のシリコン膜から
なる凸部を形成する工程と、全面に第2の絶縁膜を形成
し、該第2の絶縁膜上にコントロールゲート材料となる
導電膜と形成する工程と、フォトエッチングにより、上
記導電層、上記第2の絶縁膜及び上記第1及び第2のシ
リコン膜を所定の形状にパターニングする工程とを有す
ることを特徴とするものである。
の不揮発性半導体メモリ素子の製造方法は、半導体基板
上にトンネル酸化膜を介して全面にフローティングゲー
ト材料となる第1のシリコン膜及び第1の絶縁膜を形成
する工程と、上記第1のシリコン膜及び上記第1の絶縁
膜を所定の形状にパターニングする工程と、全面に第2
のシリコン膜を形成し、エッチバックすることによりサ
イドウォールを形成する工程と、上記第1の絶縁膜を除
去し、上記第1のシリコン膜の一対の側面部に該第1の
シリコン膜表面より高さの高い、第2のシリコン膜から
なる凸部を形成する工程と、全面に第2の絶縁膜を形成
し、該第2の絶縁膜上にコントロールゲート材料となる
導電膜と形成する工程と、フォトエッチングにより、上
記導電層、上記第2の絶縁膜及び上記第1及び第2のシ
リコン膜を所定の形状にパターニングする工程とを有す
ることを特徴とするものである。
【0022】また、請求項2記載の本発明の不揮発性半
導体メモリ素子の製造方法は、上記第1の絶縁膜にシリ
コン窒化膜を用いたことを特徴とする、請求項1記載の
不揮発性半導体メモリ素子の製造方法である。
導体メモリ素子の製造方法は、上記第1の絶縁膜にシリ
コン窒化膜を用いたことを特徴とする、請求項1記載の
不揮発性半導体メモリ素子の製造方法である。
【0023】
【作用】上記構成により、フローティングゲート上に形
成した絶縁膜により、フローティングゲート側部に形成
されたサイドウォールの高さを高くすることができるた
め、コントロールゲートとフローティングゲートとの対
向面積を大きくすることができ、ゲートカップリング比
を高くすることができる。
成した絶縁膜により、フローティングゲート側部に形成
されたサイドウォールの高さを高くすることができるた
め、コントロールゲートとフローティングゲートとの対
向面積を大きくすることができ、ゲートカップリング比
を高くすることができる。
【0024】従って、微細なセルでも高いゲートカップ
リング比を実現でき、書き込み速度を向上させることが
できる。
リング比を実現でき、書き込み速度を向上させることが
できる。
【0025】
【実施例】以下、実施例に基づいて本発明について詳細
に説明する。
に説明する。
【0026】図1は本発明の一の実施例の、ビット毎に
孤立しているフローティングゲートとコントロールゲー
トとを有するMOS構造の不揮発性メモリ素子の製造工
程の図3におけるX−X’断面図であり、図2は同Y−
Y’断面図である。尚、図1及び図2において、1はシ
リコン基板、2はトンネル酸化膜、3はフローティング
ゲートとなる第1のポリシリコン膜、4はシリコン窒化
膜、5はフローティングゲート3の側壁に設けられる凸
部となる第2ポリシリコン膜、6はONO膜、7はポリ
サイド膜、8はソース領域、9はドレイン領域、11は
フィールド酸化膜、12は活性領域を示している。以下
に、本発明の一実施例を図1、図2及び図3を用いて詳
細に説明する。
孤立しているフローティングゲートとコントロールゲー
トとを有するMOS構造の不揮発性メモリ素子の製造工
程の図3におけるX−X’断面図であり、図2は同Y−
Y’断面図である。尚、図1及び図2において、1はシ
リコン基板、2はトンネル酸化膜、3はフローティング
ゲートとなる第1のポリシリコン膜、4はシリコン窒化
膜、5はフローティングゲート3の側壁に設けられる凸
部となる第2ポリシリコン膜、6はONO膜、7はポリ
サイド膜、8はソース領域、9はドレイン領域、11は
フィールド酸化膜、12は活性領域を示している。以下
に、本発明の一実施例を図1、図2及び図3を用いて詳
細に説明する。
【0027】まず、P型不純物の導入してあるシリコン
基板1上に、公知技術により、膜厚が300nm程度の
フィールド酸化膜11を形成する(図1(a)、図2
(a))。
基板1上に、公知技術により、膜厚が300nm程度の
フィールド酸化膜11を形成する(図1(a)、図2
(a))。
【0028】続いて、活性領域上に膜厚が8〜13nm
程度のトンネル酸化膜2を熱酸化法により形成し、トン
ネル酸化膜2上にフローティングゲートとなる第1のポ
リシリコン膜3をCVD法で膜厚が100nm程度とな
るように堆積させ、その上にシリコン窒化膜をCVD法
で膜厚が50nm程度となるように堆積させる(図1
(b)、図2(b))。
程度のトンネル酸化膜2を熱酸化法により形成し、トン
ネル酸化膜2上にフローティングゲートとなる第1のポ
リシリコン膜3をCVD法で膜厚が100nm程度とな
るように堆積させ、その上にシリコン窒化膜をCVD法
で膜厚が50nm程度となるように堆積させる(図1
(b)、図2(b))。
【0029】次に、をフォトリソグラフィ法により、活
性領域となる領域上の第1のポリシリコン膜3とシリコ
ン窒化膜4上にレジストマスク(図示せず)を形成し、
選択的にRIE法で第1のポリシリコン膜3及びシリコ
ン窒化膜4をパターニングする(図1(c)、図2
(c)、図3)。
性領域となる領域上の第1のポリシリコン膜3とシリコ
ン窒化膜4上にレジストマスク(図示せず)を形成し、
選択的にRIE法で第1のポリシリコン膜3及びシリコ
ン窒化膜4をパターニングする(図1(c)、図2
(c)、図3)。
【0030】次に、第2のポリシリコン膜5をCVD法
で膜厚が50nm程度となるように堆積させ、RIE法
でエッチバックすることによりサイドウォールを形成し
た後、シリコン窒化膜4をリン酸等で除去する(図1
(d)、図2(d))。シリコン窒化膜とシリコン酸化
膜とはリン酸等に対して高い選択性を有しているので、
シリコン窒化膜のエッチングの際、フィールド酸化膜の
膜減りは生じない。の結果、フローティングゲートとな
る第1のポリシリコン膜3の側部に該第1のポリシリコ
ン膜3の高さより高い第2のポリシリコン膜5からなる
凸部が形成される。
で膜厚が50nm程度となるように堆積させ、RIE法
でエッチバックすることによりサイドウォールを形成し
た後、シリコン窒化膜4をリン酸等で除去する(図1
(d)、図2(d))。シリコン窒化膜とシリコン酸化
膜とはリン酸等に対して高い選択性を有しているので、
シリコン窒化膜のエッチングの際、フィールド酸化膜の
膜減りは生じない。の結果、フローティングゲートとな
る第1のポリシリコン膜3の側部に該第1のポリシリコ
ン膜3の高さより高い第2のポリシリコン膜5からなる
凸部が形成される。
【0031】その後、フローティングゲートとなる第1
のポリシリコン膜3上を熱酸化して薄い酸化膜を形成
し、その上にCVD法等を用いて、シリコン窒化膜及び
酸化膜を堆積させONO膜6(酸化膜換算で膜厚が13
〜25nm)を形成し、コントロールゲートとしてポリ
サイド膜7(タングステンシリサイド(膜厚約100n
m)/第3のポリシリコン膜(膜厚約100nm))を
形成する。
のポリシリコン膜3上を熱酸化して薄い酸化膜を形成
し、その上にCVD法等を用いて、シリコン窒化膜及び
酸化膜を堆積させONO膜6(酸化膜換算で膜厚が13
〜25nm)を形成し、コントロールゲートとしてポリ
サイド膜7(タングステンシリサイド(膜厚約100n
m)/第3のポリシリコン膜(膜厚約100nm))を
形成する。
【0032】次に、公知のフォトリソグラフィ・エッチ
ング工程により、活性領域12に対して垂直方向に、コ
ントロールゲートとなるポリサイド膜7上にレジストマ
スク(図示せず)を形成し、ポリサイド膜7、ONO膜
6及びフローティングゲートとなる第1及び第2のポリ
シリコン膜3、5を選択的にRIE法等によりパターニ
ングし、イオン注入法で、ヒ素等を注入して、N+拡散
領域を活性領域表面に形成し、ソース領域8及びドレイ
ン領域9を形成する(図1(e)、図2(e))。
ング工程により、活性領域12に対して垂直方向に、コ
ントロールゲートとなるポリサイド膜7上にレジストマ
スク(図示せず)を形成し、ポリサイド膜7、ONO膜
6及びフローティングゲートとなる第1及び第2のポリ
シリコン膜3、5を選択的にRIE法等によりパターニ
ングし、イオン注入法で、ヒ素等を注入して、N+拡散
領域を活性領域表面に形成し、ソース領域8及びドレイ
ン領域9を形成する(図1(e)、図2(e))。
【0033】その後、全面に400nm程度のCVD法
等により形成された酸化膜に、公知のフォトリソグラフ
ィ・エッチング工程により、コンタクトホールを開口
し、メタル配線を形成する。
等により形成された酸化膜に、公知のフォトリソグラフ
ィ・エッチング工程により、コンタクトホールを開口
し、メタル配線を形成する。
【0034】そして、従来技術と同様に、例えば、デー
タの読み出しは、コントロールゲートを3V、ドレイン
領域を3V、ソース領域を0Vにして行う。データの書
き込みは、コントロールゲートを12V、ドレイン領域
を5V、ソース領域を0Vにし、チャネルホットエレク
トロン注入法で、フローティングゲートに電子を注入す
ることにより、しきい値電圧を上げることで書き込みを
行う。また、データの消去はコントロールゲートを−1
1V、ドレイン領域を0V、ソース領域を6Vにし、F
Nトンネル現象で電子をフローティングゲートからソー
ス領域に引き抜き、しきい値電圧を下げることで消去を
行う。
タの読み出しは、コントロールゲートを3V、ドレイン
領域を3V、ソース領域を0Vにして行う。データの書
き込みは、コントロールゲートを12V、ドレイン領域
を5V、ソース領域を0Vにし、チャネルホットエレク
トロン注入法で、フローティングゲートに電子を注入す
ることにより、しきい値電圧を上げることで書き込みを
行う。また、データの消去はコントロールゲートを−1
1V、ドレイン領域を0V、ソース領域を6Vにし、F
Nトンネル現象で電子をフローティングゲートからソー
ス領域に引き抜き、しきい値電圧を下げることで消去を
行う。
【0035】
【発明の効果】以上、詳細に説明したように、本発明を
用いることによって、コントロールゲートとフローティ
ングゲートとの対向面積が大きくなるので、従来通りの
膜厚のONO膜、トンネル酸化膜を用いた場合でも、ゲ
ートガップリング比を大きく設定することができる。
用いることによって、コントロールゲートとフローティ
ングゲートとの対向面積が大きくなるので、従来通りの
膜厚のONO膜、トンネル酸化膜を用いた場合でも、ゲ
ートガップリング比を大きく設定することができる。
【0036】以下、具体的に本発明と従来技術とのゲー
トガップリング比の比較とする。尚、フローティングゲ
ートの高さを100nm、コントロールゲートの幅を
0.6μm、フローティングゲートの長さを0.6μ
m、同幅を0.6μm、活性領域の幅を0.4μm、O
NO膜の厚さを15nm、トンネル酸化膜の厚さを10
nmとする。
トガップリング比の比較とする。尚、フローティングゲ
ートの高さを100nm、コントロールゲートの幅を
0.6μm、フローティングゲートの長さを0.6μ
m、同幅を0.6μm、活性領域の幅を0.4μm、O
NO膜の厚さを15nm、トンネル酸化膜の厚さを10
nmとする。
【0037】ゲートガップリング比GRは、 GR=Cono/(Cono+Ct)=Sono・Tt
d/(Sono・Ttd+Std・Tono) と表すことができる。尚、Conoはコントロールゲー
トとフローティングゲートとの間の静電容量、Sono
はコントロールゲートとフローティングゲートとの対向
面積、TonoはONO膜の膜厚、Ctdはフローティ
ングゲートと基板との間の静電容量、Stdはフローテ
ィングゲートと基板との対向面積、Ttdはトンネル酸
化膜の膜厚を示す。
d/(Sono・Ttd+Std・Tono) と表すことができる。尚、Conoはコントロールゲー
トとフローティングゲートとの間の静電容量、Sono
はコントロールゲートとフローティングゲートとの対向
面積、TonoはONO膜の膜厚、Ctdはフローティ
ングゲートと基板との間の静電容量、Stdはフローテ
ィングゲートと基板との対向面積、Ttdはトンネル酸
化膜の膜厚を示す。
【0038】図4及び図5に示す、従来のフローティン
グゲートと基板との対向面積Stdは、 Std=0.4×0.6=0.24(μm2 ) となり、また、従来のはコントロールゲートとフローテ
ィングゲートとの対向面積Sonoは、 Sono=0.6×0.6+2×0.1×0.6=0.
48(μm2 ) となる。従って、従来のセルのゲートガップリング比G
Rは、0.57となる。また、特開平2−2685のよ
うにフローティングゲート形成後に例えば50nmの多
結晶シリコンを堆積しエッチバックを行い、フローティ
ングゲート側壁に多結晶シリコンのサイドウォールを形
成した場合、コントロールゲートとフローティングゲー
トとの対向面積Sonoは、 Sono=0.6×0.6+2×0.112×0.6=
0.494(μm2 ) となる。従って、ゲートカップリング比GRは約0.5
8となる。尚、ここで、サイドウォールは底辺が0.5
μm、高さが0.1μmの直角三角形と近似している。
グゲートと基板との対向面積Stdは、 Std=0.4×0.6=0.24(μm2 ) となり、また、従来のはコントロールゲートとフローテ
ィングゲートとの対向面積Sonoは、 Sono=0.6×0.6+2×0.1×0.6=0.
48(μm2 ) となる。従って、従来のセルのゲートガップリング比G
Rは、0.57となる。また、特開平2−2685のよ
うにフローティングゲート形成後に例えば50nmの多
結晶シリコンを堆積しエッチバックを行い、フローティ
ングゲート側壁に多結晶シリコンのサイドウォールを形
成した場合、コントロールゲートとフローティングゲー
トとの対向面積Sonoは、 Sono=0.6×0.6+2×0.112×0.6=
0.494(μm2 ) となる。従って、ゲートカップリング比GRは約0.5
8となる。尚、ここで、サイドウォールは底辺が0.5
μm、高さが0.1μmの直角三角形と近似している。
【0039】これに対して、本発明のように、フローテ
ィングゲートの上に50nmのシリコン窒化膜を堆積
し、多結晶シリコンのサイドウォールを形成した場合、
コントロールゲートとフローティングゲートとの対向面
積Sonoは、 Sono=0.6×0.6+2×(0.158+0.0
5)×0.6=0.610(μm2) となる。
ィングゲートの上に50nmのシリコン窒化膜を堆積
し、多結晶シリコンのサイドウォールを形成した場合、
コントロールゲートとフローティングゲートとの対向面
積Sonoは、 Sono=0.6×0.6+2×(0.158+0.0
5)×0.6=0.610(μm2) となる。
【0040】従って、ゲートカップリング比GRは約
0.63となり、図4及び図5に示す従来法に対して1
0%、特開平2−2685号公報に記載の方法に対して
9%程度ゲートカップリング比を向上させることができ
る。ここで、シリコン窒化膜の膜厚は50nmとした
が、この膜厚を厚く設定すれば更にゲートカップリング
比を向上させることができる。このことから、書き込み
時の縦方向の電界を高くすることができるので、書き込
み速度を向上させることができる。
0.63となり、図4及び図5に示す従来法に対して1
0%、特開平2−2685号公報に記載の方法に対して
9%程度ゲートカップリング比を向上させることができ
る。ここで、シリコン窒化膜の膜厚は50nmとした
が、この膜厚を厚く設定すれば更にゲートカップリング
比を向上させることができる。このことから、書き込み
時の縦方向の電界を高くすることができるので、書き込
み速度を向上させることができる。
【0041】また、トンネル酸化膜の膜厚及びフローテ
ィングゲートと基板との対向面積を変えることなく、ゲ
ートカップリング比を高くすることができるので、書き
込み速度の向上を特に求めない場合、ONO膜の膜厚を
厚くすることができるので、フローティングゲートとコ
ントロールゲートとの間の絶縁性が高くなり、データ保
持能力の向上が望める。例えば、従来と同じ書き込み速
度を得るようにセルを設計するとゲートカップリング比
は従来と同じ0.57程度となればよい。本発明によっ
て作成したセルはトンネル酸化膜の膜厚を従来と同じ1
0nmとすると、ONO膜は約19nmと厚く設定する
ことができる。このようにONO膜の膜厚を厚くしても
書き込み速度は変わることなくデータ保持能力を向上す
ることができる。
ィングゲートと基板との対向面積を変えることなく、ゲ
ートカップリング比を高くすることができるので、書き
込み速度の向上を特に求めない場合、ONO膜の膜厚を
厚くすることができるので、フローティングゲートとコ
ントロールゲートとの間の絶縁性が高くなり、データ保
持能力の向上が望める。例えば、従来と同じ書き込み速
度を得るようにセルを設計するとゲートカップリング比
は従来と同じ0.57程度となればよい。本発明によっ
て作成したセルはトンネル酸化膜の膜厚を従来と同じ1
0nmとすると、ONO膜は約19nmと厚く設定する
ことができる。このようにONO膜の膜厚を厚くしても
書き込み速度は変わることなくデータ保持能力を向上す
ることができる。
【0042】また、本発明を用いることにより、トラン
ジスタが微細化されてゲート長が短くなった場合にもア
ライメントマージンが十分取れ、更に、フローティング
ゲートのパターニングまでのフォトエッチング工程数は
2回であり、図7に示す工程に比べて、工程数が低減で
きる。
ジスタが微細化されてゲート長が短くなった場合にもア
ライメントマージンが十分取れ、更に、フローティング
ゲートのパターニングまでのフォトエッチング工程数は
2回であり、図7に示す工程に比べて、工程数が低減で
きる。
【0043】また、図4及び図5に示す従来法ではフロ
ーティングを活性領域を覆いかぶさるようにオーバーラ
ップさせる必要があり、その分のデザインルールのマー
ジンが必要であったが、本発明では、フローティングゲ
ートのフォトレジストバターンより更にサイドウォール
分だけ広く活性領域とオーバーラップするので、その分
セル設計でのマージンを取ることができる。
ーティングを活性領域を覆いかぶさるようにオーバーラ
ップさせる必要があり、その分のデザインルールのマー
ジンが必要であったが、本発明では、フローティングゲ
ートのフォトレジストバターンより更にサイドウォール
分だけ広く活性領域とオーバーラップするので、その分
セル設計でのマージンを取ることができる。
【0044】請求項2に記載の発明を用いることによ
り、サイドウォール形成後のフローティングゲート上に
形成した絶縁膜(シリコン窒化膜)をエッチングする
際、フィールド酸化膜の膜減りを抑制することができ
る。
り、サイドウォール形成後のフローティングゲート上に
形成した絶縁膜(シリコン窒化膜)をエッチングする
際、フィールド酸化膜の膜減りを抑制することができ
る。
【図1】図3におけるX−X’断面における、本発明の
一実施例の不揮発性半導体メモリ素子の製造工程図であ
る。
一実施例の不揮発性半導体メモリ素子の製造工程図であ
る。
【図2】図3におけるY−Y’断面における、本発明の
一実施例の不揮発性半導体メモリ素子の製造工程図であ
る。
一実施例の不揮発性半導体メモリ素子の製造工程図であ
る。
【図3】不揮発性半導体メモリ素子のレイアウト図であ
る。
る。
【図4】図3におけるX−X’断面における、従来の不
揮発性半導体メモリ素子の製造工程図である。
揮発性半導体メモリ素子の製造工程図である。
【図5】図3におけるY−Y’断面における、従来の不
揮発性半導体メモリ素子の製造工程図である。
揮発性半導体メモリ素子の製造工程図である。
【図6】第2の従来の不揮発性半導体メモリ素子の断面
構成図である。
構成図である。
【図7】第3の従来の不揮発性半導体メモリ素子の製造
工程図である。
工程図である。
1 シリコン基板 2 トンネル酸化膜 3 第1のポリシリコン膜 4 シリコン窒化膜 5 第2のポリシリコン膜 6 ONO膜 7 ポリサイド膜 8 ソース領域 9 ドレイン領域 11 フィールド酸化膜 12 活性領域
Claims (2)
- 【請求項1】 半導体基板上にトンネル酸化膜を介して
全面にフローティングゲート材料となる第1のシリコン
膜及び第1の絶縁膜を形成する工程と、 上記第1のシリコン膜及び上記第1の絶縁膜を所定の形
状にパターニングする工程と、 全面に第2のシリコン膜を形成し、エッチバックするこ
とによりサイドウォールを形成する工程と、 上記第1の絶縁膜を除去し、上記第1のシリコン膜の一
対の側面部に該第1のシリコン膜表面より高さの高い、
第2のシリコン膜からなる凸部を形成する工程と、 全面に第2の絶縁膜を形成し、該第2の絶縁膜上にコン
トロールゲート材料となる導電膜と形成する工程と、 フォトエッチングにより、上記導電膜、上記第2絶縁膜
及び上記第1及び第2シリコン膜を所定の形状にパター
ニングする工程とを有することを特徴とする、不揮発性
半導体メモリ素子の製造方法。 - 【請求項2】 上記第1の絶縁膜にシリコン窒化膜を用
いたことを特徴とする、請求項1記載の不揮発性半導体
メモリ素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1146995A JPH08204031A (ja) | 1995-01-27 | 1995-01-27 | 不揮発性半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1146995A JPH08204031A (ja) | 1995-01-27 | 1995-01-27 | 不揮発性半導体メモリ素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08204031A true JPH08204031A (ja) | 1996-08-09 |
Family
ID=11778944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1146995A Pending JPH08204031A (ja) | 1995-01-27 | 1995-01-27 | 不揮発性半導体メモリ素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08204031A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194320B1 (en) | 1997-02-20 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Method for preparing a semiconductor device |
US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
JP2004031941A (ja) * | 2002-05-24 | 2004-01-29 | Hynix Semiconductor Inc | スペーサを有する不揮発性メモリ装置及びその製造方法 |
KR100491457B1 (ko) * | 2001-11-27 | 2005-05-25 | 미쓰비시덴키 가부시키가이샤 | 불휘발성 반도체 기억 장치 |
-
1995
- 1995-01-27 JP JP1146995A patent/JPH08204031A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194320B1 (en) | 1997-02-20 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Method for preparing a semiconductor device |
US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
KR100491457B1 (ko) * | 2001-11-27 | 2005-05-25 | 미쓰비시덴키 가부시키가이샤 | 불휘발성 반도체 기억 장치 |
JP2004031941A (ja) * | 2002-05-24 | 2004-01-29 | Hynix Semiconductor Inc | スペーサを有する不揮発性メモリ装置及びその製造方法 |
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