JPH08204031A - 不揮発性半導体メモリ素子の製造方法 - Google Patents

Abstract

(57)【要約】 【構成】 シリコン基板１上にトンネル酸化膜２を介し
て全面に第１のポリシリコン膜３及びシリコン窒化膜４
を形成する。次に、第１のポリシリコン膜３及びシリコ
ン窒化膜４を所定の形状にパターニングし、全面に第２
のポリシリコン膜５を形成し、エッチバックすることに
よりサイドウォールを形成する。次に、シリコン窒化膜
４を除去し、全面にＯＮＯ膜６を形成し、その上にポリ
サイド膜７を形成する。次に、ポリサイド膜７、ＯＮＯ
膜６及び第１、第２のポリシリコン膜３、５を所定の形
状にパターニングする。 【効果】 コントロールゲートとフローティングゲート
との対向面積が大きくなるので、従来通りの膜厚でも、
ゲートガップリング比を大きく設定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
素子の製造方法に関し、更に詳しくは、ビット毎に孤立
して第１のゲート電極（フローティングゲート）と第２
のゲート電極（コントロールゲート）とを有するＭＯＳ
構造の不揮発性メモリ素子の製造方法に関するものであ
る。

【０００２】

【従来技術】図３、図４及び図５を用いて、従来のビッ
ト毎に孤立している第１のゲート（フローティングゲー
ト）と第２のゲート（コントロールゲート）とを有する
ＭＯＳ構造の不揮発性メモリ素子の製造工程を説明す
る。尚、図３はビット毎に孤立している第１のゲート
（フローティングゲート）と第２のゲート（コントロー
ルゲート）とを有するＭＯＳ構造の不揮発性メモリ素子
の平面図であり、図４は同ＭＯＳ構造の不揮発性メモリ
素子の図３におけるＸ−Ｘ’断面の製造工程図、図５は
同ＭＯＳ構造の不揮発性メモリ素子の図３におけるＹ−
Ｙ’断面の製造工程図である。図３乃至図５において、
２１はシリコン基板、２２はトンネル酸化膜、２３はフ
ローティングゲートとなるポリシリコン膜、２４はＯＮ
Ｏ膜、７、２５はコントロールゲートとなるポリサイド
膜、２６はソース領域、２７はドレイン領域、１１、２
８はフィールド酸化膜、１２は活性領域を示す。

【０００３】まず、Ｐ型不純物が導入しているシリコン
基板２１上に、公知技術により膜厚が３００ｎｍ程度の
フィールド酸化膜２８を形成する（図４（ａ）、図５
（ａ））。

【０００４】次に、膜厚が８〜１３ｎｍ程度のトンネル
酸化膜２２を熱酸化法により形成し、トンネル酸化膜２
２上にフローティングゲートとなる１００〜３００ｎｍ
程度のポリシリコン膜２３をＣＶＤ法により形成し、リ
ンをイオン注入等でポリシリコン膜２３内にドーピング
し、熱処理により活性化を行う。このとき、リンの体積
濃度は１０¹⁹〜１０²⁰／ｃｍ³程度とする（図４
（ｂ）、図５（ｂ））。

【０００５】次に、公知のフォトリソグラフィ・エッチ
ング工程を用いて、ポリシリコン膜２３を活性領域１２
と平行方向に形成する（図４（ｃ）、図５（ｃ））。そ
の後、ポリシリコン膜２３上に熱酸化法、ＣＶＤ法等を
用いてＯＮＯ膜２４（酸化膜換算で膜厚が１３〜２５ｎ
ｍ程度）を形成し、続いて、コントロールゲートとし
て、ポリサイド膜２５（タングステンシリサイド（ＷＳ
ｉ）（膜厚１００ｎｍ）／ポリシリコン（Ｐｏｌｙ−Ｓ
ｉ）（膜厚１００ｎｍ））を形成する（図４（ｄ）、図
５（ｄ））。

【０００６】次に、公知のフォトリソグラフィ・エッチ
ング工程を用いて、ポリシリコン膜２３に対して垂直方
向にポリサイド膜２５、ＯＮＯ膜２４を所定の形状にエ
ッチングし、続いて、ポリサイド膜２５及びＯＮＯ膜２
４をマスクにポリシリコン膜２３をエッチングする。こ
の工程で、フローティングゲート２３は、ビット毎に孤
立する。その後、ヒ素等をイオン注入法等で注入し、Ｎ
⁺の拡散領域を活性化領域表面に形成し、ソース領域２
６及びドレイン領域２７を形成する（図４（ｅ）、図５
（ｅ））。

【０００７】その後、全面に４００ｎｍ程度のＣＶＤ酸
化膜等を堆積して、公知のフォトリソグラフィ・エッチ
ング法で、コンタクトホールを開口し、メタル配線を形
成する。

【０００８】上述の工程で形成された不揮発性メモリ素
子におけるデータ書き込みは、ホットエレクトロン注入
法やＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）法等の方
法で、フローティングゲートに電子を注入することによ
り、しきい値電圧を上げることで書き込みを行う。

【０００９】例えば、データの読み出しは、、コントロ
ールゲートを３Ｖ、ドレイン領域を３Ｖ、ソース領域を
０Ｖにして行う。データの書き込みは、コントロールゲ
ートを１２Ｖ、ドレイン領域を５Ｖ、ソース領域を０Ｖ
にし、チャネルホットエレクトロン注入法で、フローテ
ィングゲートに電子を注入することにより、しきい値電
圧を上げることで書き込みを行う。また、データの消去
はコントロールゲートを−１１Ｖ、ドレイン領域を０
Ｖ、ソース領域を６Ｖにし、ＦＮトンネル現象で電子を
フローティングゲートからソース領域に引き抜き、しき
い値電圧を下げることで消去を行う。

【００１０】

【発明が解決しようとする課題】フラッシュメモリの書
き込みは、上述したように、ドレイン領域とゲート電極
に正の高電圧を印加することにより、ホットエレクトロ
ンを発生させ、これらホットエレクトロンがトンネル酸
化膜のエネルギー障壁を飛び越えてフローティングゲー
ト内に注入される現象により行われる。このとき書き込
み速度は、ゲートの電圧により生じるトンネル酸化膜に
かかる基板表面に対して垂直方向（縦方向）の電界と、
ドレイン領域の電圧により生じる基板表面に対して平行
方向（横方向）の電界の強さで決定される。

【００１１】このため、書き込み速度を向上させるため
には、縦方向及び横方向の電界を強くすればよい。この
うち、縦方向の電界、即ち、トンネル酸化膜にかかる電
界はフローティングゲートとチャネル部との間の静電容
量と、フローティングゲート／コントロールゲート間の
静電容量との比（ゲートカップリング比）により決定す
ることが知られている。静電容量は対向する電極の面積
に比例し、電極間の距離に逆比例するので、先の静電容
量比を大きくするためにはトンネル酸化膜、フローティ
ングゲートとコントロールゲートとの間のＯＮＯ膜の膜
厚が出来る限り薄い方が好ましく、また、フローティン
グゲートとチャネル部が対向する面積に対する、フロー
ティングゲートとコントロールゲートの対向面積の比を
大きくすることが好ましい。

【００１２】しかし、トンネル酸化膜は現状でも６〜２
０ｎｍと薄く、これ以上薄い酸化膜を形成することは非
常に難しい。また、上記ＯＮＯ膜の膜厚についても同様
に、薄い膜を形成することは難しい。更に、書き込みに
よりフローティングゲートに蓄積した電子は保持されな
ければならないが、フローティングゲートの回りは酸化
膜、ＯＮＯ膜等の絶縁膜で覆われており、フローティン
グゲート中の電子はこれらの絶縁膜により絶縁され、電
子がフローティングゲートから抜け出るのを防いでい
る。

【００１３】したがって、トンネル酸化膜、ＯＮＯ膜と
もに極端に薄くしてしまうと、フローティングゲートの
絶縁性が薄れ、フローティングゲート中の電子の保持が
難しくなる。

【００１４】以上のことから、フローティングゲートと
チャネル部の面積に対するフローティングゲートとコン
トロールゲートとの対向面積の比を大きくすることが有
効である。

【００１５】書き込み速度を向上させるため、ゲートカ
ップリング比を上げる手段（第２の従来技術）として、
図６に示すように、フローティングゲートの側壁にフロ
ーティングゲートと同じ材質からなるサイドウォールを
形成して、コントロールゲートとフローティングゲート
との対向面積を大きくし、ゲートカップリング比を向上
させる方法が提案されている（特開平２−２６８５号公
報）。

【００１６】この方法においては、増加するフローティ
ングゲートとコントロールゲートとの間の対向面積はフ
ローティングゲート側壁に形成されたサイドウォールの
曲面の面積であり、ここで増加する面積はサイドウォー
ルの高さと幅によって決まる。即ち、フローティングゲ
ートの高さ（サイドウォールの高さに相当）とサイドウ
ォール形成時に堆積する多結晶シリコンの膜厚（サイド
ウォールの幅に相当）で増加することのできる面積は決
まってしまう。

【００１７】したがって、メモリセルサイズを縮小する
場合には、フローティングゲートの高さは低く、サイド
ウォールの幅は小さくするのが理想であるので、サイド
ウォールの大きさは小さくなり、コントロールゲートと
フローティングゲートとの対向面積を増大する効果は薄
くなる。尚、図６において、２９はポリシリコン膜を示
す。

【００１８】また、第３の従来技術として、図７に示す
ように、容量を大きくするために、フローティングゲー
ト上に突起部を１つ設ける方法が提案されている（特開
平４−３６４７８６号公報）。しかし、この製造工程で
は、トランジスタが微細化されてゲート長が短くなった
場合にアライメントマージンが十分取れなくなるという
問題点が生じます。また、突起部の高さを高くすると、
コントロールゲートのカバレッジが悪くなり、断線が生
じやすくなります。

【００１９】また、第３の従来技術の工程を用いた場
合、フローティングゲートをパターニグする場合、フォ
トエッチング工程が４回必要となる。尚、図７におい
て、３０はシリコン酸化膜、３１はレジスト膜、３２は
ポリシリコン膜を示す。

【００２０】そこで、本発明は、上記問題点に鑑み、ゲ
ートカップリング比の高い不揮発性半導体メモリ素子の
製造方法を提供することを目的とする。

【００２１】

【課題を解決するための手段】請求項１に記載の本発明
の不揮発性半導体メモリ素子の製造方法は、半導体基板
上にトンネル酸化膜を介して全面にフローティングゲー
ト材料となる第１のシリコン膜及び第１の絶縁膜を形成
する工程と、上記第１のシリコン膜及び上記第１の絶縁
膜を所定の形状にパターニングする工程と、全面に第２
のシリコン膜を形成し、エッチバックすることによりサ
イドウォールを形成する工程と、上記第１の絶縁膜を除
去し、上記第１のシリコン膜の一対の側面部に該第１の
シリコン膜表面より高さの高い、第２のシリコン膜から
なる凸部を形成する工程と、全面に第２の絶縁膜を形成
し、該第２の絶縁膜上にコントロールゲート材料となる
導電膜と形成する工程と、フォトエッチングにより、上
記導電層、上記第２の絶縁膜及び上記第１及び第２のシ
リコン膜を所定の形状にパターニングする工程とを有す
ることを特徴とするものである。

【００２２】また、請求項２記載の本発明の不揮発性半
導体メモリ素子の製造方法は、上記第１の絶縁膜にシリ
コン窒化膜を用いたことを特徴とする、請求項１記載の
不揮発性半導体メモリ素子の製造方法である。

【００２３】

【作用】上記構成により、フローティングゲート上に形
成した絶縁膜により、フローティングゲート側部に形成
されたサイドウォールの高さを高くすることができるた
め、コントロールゲートとフローティングゲートとの対
向面積を大きくすることができ、ゲートカップリング比
を高くすることができる。

【００２４】従って、微細なセルでも高いゲートカップ
リング比を実現でき、書き込み速度を向上させることが
できる。

【００２５】

【実施例】以下、実施例に基づいて本発明について詳細
に説明する。

【００２６】図１は本発明の一の実施例の、ビット毎に
孤立しているフローティングゲートとコントロールゲー
トとを有するＭＯＳ構造の不揮発性メモリ素子の製造工
程の図３におけるＸ−Ｘ’断面図であり、図２は同Ｙ−
Ｙ’断面図である。尚、図１及び図２において、１はシ
リコン基板、２はトンネル酸化膜、３はフローティング
ゲートとなる第１のポリシリコン膜、４はシリコン窒化
膜、５はフローティングゲート３の側壁に設けられる凸
部となる第２ポリシリコン膜、６はＯＮＯ膜、７はポリ
サイド膜、８はソース領域、９はドレイン領域、１１は
フィールド酸化膜、１２は活性領域を示している。以下
に、本発明の一実施例を図１、図２及び図３を用いて詳
細に説明する。

【００２７】まず、Ｐ型不純物の導入してあるシリコン
基板１上に、公知技術により、膜厚が３００ｎｍ程度の
フィールド酸化膜１１を形成する（図１（ａ）、図２
（ａ））。

【００２８】続いて、活性領域上に膜厚が８〜１３ｎｍ
程度のトンネル酸化膜２を熱酸化法により形成し、トン
ネル酸化膜２上にフローティングゲートとなる第１のポ
リシリコン膜３をＣＶＤ法で膜厚が１００ｎｍ程度とな
るように堆積させ、その上にシリコン窒化膜をＣＶＤ法
で膜厚が５０ｎｍ程度となるように堆積させる（図１
（ｂ）、図２（ｂ））。

【００２９】次に、をフォトリソグラフィ法により、活
性領域となる領域上の第１のポリシリコン膜３とシリコ
ン窒化膜４上にレジストマスク（図示せず）を形成し、
選択的にＲＩＥ法で第１のポリシリコン膜３及びシリコ
ン窒化膜４をパターニングする（図１（ｃ）、図２
（ｃ）、図３）。

【００３０】次に、第２のポリシリコン膜５をＣＶＤ法
で膜厚が５０ｎｍ程度となるように堆積させ、ＲＩＥ法
でエッチバックすることによりサイドウォールを形成し
た後、シリコン窒化膜４をリン酸等で除去する（図１
（ｄ）、図２（ｄ））。シリコン窒化膜とシリコン酸化
膜とはリン酸等に対して高い選択性を有しているので、
シリコン窒化膜のエッチングの際、フィールド酸化膜の
膜減りは生じない。の結果、フローティングゲートとな
る第１のポリシリコン膜３の側部に該第１のポリシリコ
ン膜３の高さより高い第２のポリシリコン膜５からなる
凸部が形成される。

【００３１】その後、フローティングゲートとなる第１
のポリシリコン膜３上を熱酸化して薄い酸化膜を形成
し、その上にＣＶＤ法等を用いて、シリコン窒化膜及び
酸化膜を堆積させＯＮＯ膜６（酸化膜換算で膜厚が１３
〜２５ｎｍ）を形成し、コントロールゲートとしてポリ
サイド膜７（タングステンシリサイド（膜厚約１００ｎ
ｍ）／第３のポリシリコン膜（膜厚約１００ｎｍ））を
形成する。

【００３２】次に、公知のフォトリソグラフィ・エッチ
ング工程により、活性領域１２に対して垂直方向に、コ
ントロールゲートとなるポリサイド膜７上にレジストマ
スク（図示せず）を形成し、ポリサイド膜７、ＯＮＯ膜
６及びフローティングゲートとなる第１及び第２のポリ
シリコン膜３、５を選択的にＲＩＥ法等によりパターニ
ングし、イオン注入法で、ヒ素等を注入して、Ｎ⁺拡散
領域を活性領域表面に形成し、ソース領域８及びドレイ
ン領域９を形成する（図１（ｅ）、図２（ｅ））。

【００３３】その後、全面に４００ｎｍ程度のＣＶＤ法
等により形成された酸化膜に、公知のフォトリソグラフ
ィ・エッチング工程により、コンタクトホールを開口
し、メタル配線を形成する。

【００３４】そして、従来技術と同様に、例えば、デー
タの読み出しは、コントロールゲートを３Ｖ、ドレイン
領域を３Ｖ、ソース領域を０Ｖにして行う。データの書
き込みは、コントロールゲートを１２Ｖ、ドレイン領域
を５Ｖ、ソース領域を０Ｖにし、チャネルホットエレク
トロン注入法で、フローティングゲートに電子を注入す
ることにより、しきい値電圧を上げることで書き込みを
行う。また、データの消去はコントロールゲートを−１
１Ｖ、ドレイン領域を０Ｖ、ソース領域を６Ｖにし、Ｆ
Ｎトンネル現象で電子をフローティングゲートからソー
ス領域に引き抜き、しきい値電圧を下げることで消去を
行う。

【００３５】

【発明の効果】以上、詳細に説明したように、本発明を
用いることによって、コントロールゲートとフローティ
ングゲートとの対向面積が大きくなるので、従来通りの
膜厚のＯＮＯ膜、トンネル酸化膜を用いた場合でも、ゲ
ートガップリング比を大きく設定することができる。

【００３６】以下、具体的に本発明と従来技術とのゲー
トガップリング比の比較とする。尚、フローティングゲ
ートの高さを１００ｎｍ、コントロールゲートの幅を
０．６μｍ、フローティングゲートの長さを０．６μ
ｍ、同幅を０．６μｍ、活性領域の幅を０．４μｍ、Ｏ
ＮＯ膜の厚さを１５ｎｍ、トンネル酸化膜の厚さを１０
ｎｍとする。

【００３７】ゲートガップリング比ＧＲは、 ＧＲ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｔ）＝Ｓｏｎｏ・Ｔｔ
ｄ／（Ｓｏｎｏ・Ｔｔｄ＋Ｓｔｄ・Ｔｏｎｏ） と表すことができる。尚、Ｃｏｎｏはコントロールゲー
トとフローティングゲートとの間の静電容量、Ｓｏｎｏ
はコントロールゲートとフローティングゲートとの対向
面積、ＴｏｎｏはＯＮＯ膜の膜厚、Ｃｔｄはフローティ
ングゲートと基板との間の静電容量、Ｓｔｄはフローテ
ィングゲートと基板との対向面積、Ｔｔｄはトンネル酸
化膜の膜厚を示す。

【００３８】図４及び図５に示す、従来のフローティン
グゲートと基板との対向面積Ｓｔｄは、 Ｓｔｄ＝０．４×０．６＝０．２４（μｍ² ） となり、また、従来のはコントロールゲートとフローテ
ィングゲートとの対向面積Ｓｏｎｏは、 Ｓｏｎｏ＝０．６×０．６＋２×０．１×０．６＝０．
４８（μｍ² ） となる。従って、従来のセルのゲートガップリング比Ｇ
Ｒは、０．５７となる。また、特開平２−２６８５のよ
うにフローティングゲート形成後に例えば５０ｎｍの多
結晶シリコンを堆積しエッチバックを行い、フローティ
ングゲート側壁に多結晶シリコンのサイドウォールを形
成した場合、コントロールゲートとフローティングゲー
トとの対向面積Ｓｏｎｏは、 Ｓｏｎｏ＝０．６×０．６＋２×０．１１２×０．６＝
０．４９４（μｍ² ） となる。従って、ゲートカップリング比ＧＲは約０．５
８となる。尚、ここで、サイドウォールは底辺が０．５
μｍ、高さが０．１μｍの直角三角形と近似している。

【００３９】これに対して、本発明のように、フローテ
ィングゲートの上に５０ｎｍのシリコン窒化膜を堆積
し、多結晶シリコンのサイドウォールを形成した場合、
コントロールゲートとフローティングゲートとの対向面
積Ｓｏｎｏは、 Ｓｏｎｏ＝０．６×０．６＋２×（０．１５８＋０．０
５）×０．６＝０．６１０（μｍ²） となる。

【００４０】従って、ゲートカップリング比ＧＲは約
０．６３となり、図４及び図５に示す従来法に対して１
０％、特開平２−２６８５号公報に記載の方法に対して
９％程度ゲートカップリング比を向上させることができ
る。ここで、シリコン窒化膜の膜厚は５０ｎｍとした
が、この膜厚を厚く設定すれば更にゲートカップリング
比を向上させることができる。このことから、書き込み
時の縦方向の電界を高くすることができるので、書き込
み速度を向上させることができる。

【００４１】また、トンネル酸化膜の膜厚及びフローテ
ィングゲートと基板との対向面積を変えることなく、ゲ
ートカップリング比を高くすることができるので、書き
込み速度の向上を特に求めない場合、ＯＮＯ膜の膜厚を
厚くすることができるので、フローティングゲートとコ
ントロールゲートとの間の絶縁性が高くなり、データ保
持能力の向上が望める。例えば、従来と同じ書き込み速
度を得るようにセルを設計するとゲートカップリング比
は従来と同じ０．５７程度となればよい。本発明によっ
て作成したセルはトンネル酸化膜の膜厚を従来と同じ１
０ｎｍとすると、ＯＮＯ膜は約１９ｎｍと厚く設定する
ことができる。このようにＯＮＯ膜の膜厚を厚くしても
書き込み速度は変わることなくデータ保持能力を向上す
ることができる。

【００４２】また、本発明を用いることにより、トラン
ジスタが微細化されてゲート長が短くなった場合にもア
ライメントマージンが十分取れ、更に、フローティング
ゲートのパターニングまでのフォトエッチング工程数は
２回であり、図７に示す工程に比べて、工程数が低減で
きる。

【００４３】また、図４及び図５に示す従来法ではフロ
ーティングを活性領域を覆いかぶさるようにオーバーラ
ップさせる必要があり、その分のデザインルールのマー
ジンが必要であったが、本発明では、フローティングゲ
ートのフォトレジストバターンより更にサイドウォール
分だけ広く活性領域とオーバーラップするので、その分
セル設計でのマージンを取ることができる。

【００４４】請求項２に記載の発明を用いることによ
り、サイドウォール形成後のフローティングゲート上に
形成した絶縁膜（シリコン窒化膜）をエッチングする
際、フィールド酸化膜の膜減りを抑制することができ
る。

【図面の簡単な説明】

【図１】図３におけるＸ−Ｘ’断面における、本発明の
一実施例の不揮発性半導体メモリ素子の製造工程図であ
る。

【図２】図３におけるＹ−Ｙ’断面における、本発明の
一実施例の不揮発性半導体メモリ素子の製造工程図であ
る。

【図３】不揮発性半導体メモリ素子のレイアウト図であ
る。

【図４】図３におけるＸ−Ｘ’断面における、従来の不
揮発性半導体メモリ素子の製造工程図である。

【図５】図３におけるＹ−Ｙ’断面における、従来の不
揮発性半導体メモリ素子の製造工程図である。

【図６】第２の従来の不揮発性半導体メモリ素子の断面
構成図である。

【図７】第３の従来の不揮発性半導体メモリ素子の製造
工程図である。

【符号の説明】

１ シリコン基板 ２ トンネル酸化膜 ３ 第１のポリシリコン膜 ４ シリコン窒化膜 ５ 第２のポリシリコン膜 ６ ＯＮＯ膜 ７ ポリサイド膜 ８ ソース領域 ９ ドレイン領域 １１ フィールド酸化膜 １２ 活性領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にトンネル酸化膜を介して
   全面にフローティングゲート材料となる第１のシリコン
   膜及び第１の絶縁膜を形成する工程と、 上記第１のシリコン膜及び上記第１の絶縁膜を所定の形
   状にパターニングする工程と、 全面に第２のシリコン膜を形成し、エッチバックするこ
   とによりサイドウォールを形成する工程と、 上記第１の絶縁膜を除去し、上記第１のシリコン膜の一
   対の側面部に該第１のシリコン膜表面より高さの高い、
   第２のシリコン膜からなる凸部を形成する工程と、 全面に第２の絶縁膜を形成し、該第２の絶縁膜上にコン
   トロールゲート材料となる導電膜と形成する工程と、 フォトエッチングにより、上記導電膜、上記第２絶縁膜
   及び上記第１及び第２シリコン膜を所定の形状にパター
   ニングする工程とを有することを特徴とする、不揮発性
   半導体メモリ素子の製造方法。
2. 【請求項２】 上記第１の絶縁膜にシリコン窒化膜を用
   いたことを特徴とする、請求項１記載の不揮発性半導体
   メモリ素子の製造方法。