JP4593733B2 - 不揮発性強誘電体メモリ・デバイス及びその製造方法 - Google Patents
不揮発性強誘電体メモリ・デバイス及びその製造方法 Download PDFInfo
- Publication number
- JP4593733B2 JP4593733B2 JP2000203443A JP2000203443A JP4593733B2 JP 4593733 B2 JP4593733 B2 JP 4593733B2 JP 2000203443 A JP2000203443 A JP 2000203443A JP 2000203443 A JP2000203443 A JP 2000203443A JP 4593733 B2 JP4593733 B2 JP 4593733B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- ferroelectric
- split word
- word line
- ferroelectric capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000003990 capacitor Substances 0.000 claims description 129
- 239000012535 impurity Substances 0.000 claims description 45
- 229910052751 metal Inorganic materials 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 41
- 230000004888 barrier function Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000005192 partition Methods 0.000 claims 1
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 21
- 238000010586 diagram Methods 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000007772 electrode material Substances 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリ装置に関し、特に、効率的にレイアウトを設計でき、かつセルサイズを減少させることができる不揮発性強誘電体メモリ・デバイス及びその製造方法に関する。
【0002】
【従来の技術】
一般的に不揮発性強誘電体メモリ、つまりFRAM(Ferroelectric Random Access Memory)はディラム(DRAM:Dynamic Random Access Memory)程度のデータ処理速度をもち、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
FRAMはDRAMとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して、強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性により、電界を除去してもデータは消滅しない。
【0003】
図1は一般的な強誘電体のヒステリシスループを示す特性図である。
図1に示すように、電界により誘起された分極は電界を除去しても残留分極(又は自発分極)の存在により消滅されず、一定量(d,a状態)を維持していることが分かる。
不揮発性強誘電体メモリセルは前記d,a状態をそれぞれ1,0に対応させ記憶素子として応用したものである。
【0004】
以下、従来技術による不揮発性強誘電体メモリ・デバイスの駆動回路を添付図面に基づき説明する。
図2は従来の不揮発性強誘電体メモリの単位セルを示した。図2に示すように、一方向に形成されるビットラインB/Lと、前記ビットラインと交差する方向に形成されるワードラインW/Lと、ワードラインに一定の間隔をおいてワードラインと同一方向に形成されるプレートラインP/Lと、ゲートが前記ワードラインに連結され、ソースは前記ビットラインに連結されるトランジスタT1と、二つの端子のうち第1端子は前記トランジスタT1のドレインに連結され、第2端子は前記プレートラインP/Lに連結される強誘電体キャパシタFC1とを含む。
【0005】
このように構成される従来の不揮発性強誘電体メモリ・デバイスデータの入出力動作は次の通りである。
図3aは従来の不揮発性強誘電体メモリ・デバイスのライトモードの動作を示すタイミング図であり、図3bはリードモードの動作を示すタイミング図である。
まず、ライトモードの場合、外部から印加されるチップイネーブル信号(CSBpad)が「ハイ」から「ロー」に活性化され、同時にライトイネーブル信号(WEBpad)を「ハイ」から「ロー」に活性化すると、ライトモードがスタートする。次いで、ライトモードにおけるアドレスディコーディングが始まると、選択されたワードラインの電圧が「ロー」から「ハイ」に遷移し、セルが選択される。
【0006】
このように、ワードラインが「ハイ」状態を維持している区間で、プレートラインには順に一定区間の「ハイ」信号と一定区間の「ロー」信号が印加される。
選択されたセルにロジック値「1」又は「0」を書くために、ビットラインにはライトイネーブル信号(WEBpad)に同期された「ハイ」又は「ロー」信号が印加されている。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である区間でプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「1」が記録される。そして、ビットラインに「ロー」信号を印加し、プレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「0」が記録される。
【0007】
このようなライトモードの動作でセルに格納されているデータを読み出すためには、まず、外部からチップイネーブル信号(CSBpad)を「ハイ」から「ロー」に活性化させると、ワードラインが選択される以前に、全てのビットラインは等化信号により「ロー」電圧の等電位にされる。
【0008】
そして、各ビットラインを不活性化させた後、アドレスをディコーディングし、ディコーディングされたアドレスにより選択するワードラインを「ロー」信号から「ハイ」信号に遷移させる。それによりセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されているロジック値「1」に相応するデータを破壊させる。
もし、強誘電体メモリにロジック値「0」が格納されていれば、それに相応するデータは破壊されない。
【0009】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって相違する値を出力し、センスアンプはロジック値「1」又は「0」をセンシングする。すなわち、データが破壊された場合は、図1のヒシテリシスループでのように、dからfに変更される場合であり、データが破壊されてない場合は、aからfに変更される場合である。したがって、一定時間が経過した後センスアンプがイネーブルされると、前者の場合は増幅されてロジック値「1」を出力し、後者の場合は ロジック値「0」を出力する。このように、センスアンプからデータを出力した後は元のデータに復さなければならないので、ワードラインに「ハイ」信号を印加した状態で、プレートラインを「ハイ」から「ロー」に不活性化させる。
【0010】
以下、従来の不揮発性強誘電体メモリ・デバイスの構造及び製造方法を説明する。
図4aは従来の不揮発性強誘電体メモリ・デバイスのレイアウト図である。図4aに示すように、細長い矩形に形成された2つのアクティブ領域、すなわち第1,第2アクティブ領域41,41aが互いに位置をずらして一定の距離をおいて平行に配置されている。これらのアクティブ領域41,41aの長手方向と同一方向に第1、第2ビットラインB/L1、B/L2がそれぞれのアクティブ領域に沿って互いに平行に配置されている。これらの方向とは直交する方向に第1ワードラインW/L1と第1プレートラインP/L1とが第1アクティブ領域41のほぼ中央部を通るように、また第2ワードラインW/L2と第2プレートラインP/L2とが第2アクティブ領域41aのほぼ中央部を通るように配置されている。第1アクティブ領域41の箇所には第1強誘電体キャパシタFC1が第1アクティブ領域41と電気的に連結され、かつ第1ワードラインW/Lと第2ワードラインW/L2とにわたっるように形成されている。同様に第2アクティブ領域41aの箇所には、第2強誘電体キャパシタFC2が第2アクティブ領域41aと電気的に連結され、かつ第1ワードラインW/Lと第2ワードラインW/L2とにわたって形成されている。双方のキャパシタは図示のように並列するように配置されている。
【0011】
前記図4aは単位セルを基準とした一レイアウト図であり、このような従来の不揮発性強誘電体メモリ・デバイスは第1,第2強誘電体キャパシタFC1,FC2がビットライン方向に形成され、第1プレートラインP/L1は第1ワードラインW/L1の上側に離して形成される。そして、第2プレートラインP/L2は第2ワードラインW/L2の上側に離して形成される。
【0012】
かかる従来の不揮発性強誘電体メモリ・デバイスの構造は次の通りである。
図4bは図4aのI-I’線上の不揮発性強誘電体メモリ・デバイスの構造断面図である。図4bに示すように、基板51にアクティブ領域とフィールド領域とが決められ、それらの上に第1絶縁層53を介して第1及び第2ワードライン54,54aが平行に配置されている。第1ワードライン54の両側には第1ソース/ドレイン不純物領域55,56が形成されており、第2ワードライン54aの両側にも第2ソース/ドレイン不純物領域(図示せず)が形成されている。これらのワードラインが形成された基板51の上に第2絶縁層57が所定の厚さに積層されている。第2絶縁層57の第1ソース不純物領域の箇所にはコンタクトホールが形成され、その中に第1プラグ層58aが埋め込まれ、第2絶縁層57の表面に形成された第1メタル層59が第1プラグ層58aと接続されるように配置されている。この第1メタル層59はこの図では図示しない第1ビットラインと第1ソース不純物層56とを連結するためのものである。第1メタル層59を形成させた第2絶縁層57の表面には第3絶縁層60が所定の厚さに形成されている。この第3絶縁層60の表面から第1ドレイン不純物層55へ第2絶縁層57を通してコンタクトホールが形成され、そこに第2プラグ層62が埋め込まれている。第3絶縁層60の表面の第2プラグ層62を埋め込んだ箇所にバリヤメタル層63を形成させ、その上に第1強誘電体キャパシタFC1を形成させるための下部電極64,強誘電体層65、上部電極66が順に積層されている。第1強誘電体キャパシタFC1を形成させた第3絶縁層60の表面に第4絶縁層67を形成させ、その表面に第1及び第2プレートライン68,68aを平行に配置している。第1プレートライン68は第1誘電体キャパシタFC1に電気的に連結されている。
【0013】
このように構成される従来の不揮発性強誘電体メモリ・デバイスの製造方法は次の通りである。
図5a乃至図5dは従来技術による不揮発性強誘電体メモリ・デバイスの製造方法を説明するための工程断面図であって、図4aのI-I’線上のものである。
図5aに示すように、半導体基板51の所定の部位をエッチングしてトレンチを形成した後、トレンチ内に絶縁膜を埋め込み、素子隔離層52を形成する。
素子隔離層52を含むアクティブ領域の基板上に第1絶縁層53を形成する。
第1絶縁層53上にワードライン物質層を形成した後、パターニングして互いに一定の間隔をもつように第1,第2ワードライン54、54aを形成する。
【0014】
図5bに示すように、ワードライン54,54aをマスクとして用いて不純物イオンを注入して、前記基板51と反対の導電型を有するソース不純物領域55及びドレイン不純物領域56を形成する。
ここで、ソース/ドレイン不純物領域55,56は第1ワードライン54をゲート電極とする第1トランジスタT1のソース/ドレイン不純物領域である。同様に図示しないが第2ワードラインW/L2の両側にもソース/ドレイン領域を形成させ、第2トランジスタT2を形成する。第1,第2ワードライン54,54aを含む基板51の全面に第2絶縁層57を形成する。第2絶縁層57上にフォトレジスト(図示せず)を塗布した後パターニングし、パターニングされたフォトレジストをマスクとして用いたエッチング工程により第2絶縁層57を選択的に除去し、ドレイン不純物領域56を露出させ、コンタクトホール58を形成する。
【0015】
図5cに示すように、コンタクトホール58内に導電性物質を埋め込んで第1プラグ層58aを形成し、第1プラグ層58aと第1ビットラインB/L1とを連結する第1メタル層59を第2絶縁層57の表面に形成する。このとき、図示しないが、第2ビットラインB/L2は第2トランジスタT2のドレイン不純物領域と電気的に連結される。
【0016】
次いで、図5dに示すように、前記第1メタル層59を含む全面に第3絶縁層60を形成する。第3絶縁層60上にフォトレジスト(図示せず)を塗布した後パターニングし、パターニングされたフォトレジストをマスクとして用いたエッチング工程で第3絶縁層60を選択的に除去して、ソース不純物領域55が露出されるコンタクトホール61を形成する。
【0017】
図5eに示すように、コンタクトホール61内に導電性物質を埋め込み、ソース不純物領域55と電気的に連結される第2プラグ層62を形成する。
そして、第2プラグ層62と電気的に連結されるようにバリヤメタル層63を形成した後、バリヤメタル層63上に第1強誘電体キャパシタFC1の下部電極64、強誘電体膜65、そして、第1強誘電体キャパシタの上部電極66を順次形成する。
【0018】
図5fに示すように、第1強誘電体キャパシタの上部電極66上に第4絶縁層67を形成し、フォトリソグラフィ工程で第4絶縁層67を選択的にエッチングして、第1強誘電体キャパシタの上部電極66が所定の部分露出されるようにコンタクトホールを形成する。
そして、そのコンタクトホールを通して第1強誘電体キャパシタの上部電極66と電気的に連結される第1プレートライン68を形成すると、従来技術による不揮発性強誘電体メモリ・デバイスの製造工程が完了する。ここで、符号68aは第2プレートラインを示す。この第2プレートライン68aは、図示しない第2トランジスタの第2強誘電体キャパシタに接続される。
【0019】
【発明が解決しようとする課題】
上記した従来の不揮発性強誘電体メモリ・デバイス及びその製造方法は次のような問題点があった。
第一、キャパシタンスを確保するためにはキャパシタ下部電極の表面積を大きくしなければならい。そのためには、個々の素子を大きくしなければならず、より小さい装置とするためには限度があり、十分なキャパシタンスを確保するのが困難であった。
第二、単位セルごとにワードラインとプレートラインが形成されるので、プレートラインと、隣接するセルのプレートラインとを分離するプレート形成空間が十分に確保されず、狭い空間でプレートラインを形成しなければならないので、工程を行うのが非常に難しい。
【0020】
本発明は上記のような従来技術の問題点を解決するためになされたものであって、キャパシタの面積を最大限に確保してキャパシタンスを増加させ、より容易に設計できるようにレイアウトを変え、より簡単に製造工程を実施することができる不揮発性強誘電体メモリ・デバイスを提供し、かつその製造方法を提供することが目的である。
【0021】
【課題を解決するための手段】
以上の目的を達するための本発明の不揮発性強誘電体メモリ・デバイスは、一定の間隔をおいて一方向に形成される第1、第2スプリットワードラインと;一定の間隔をおいて前記第1、第2スプリットワードラインを横切る方向に形成される第1,第2ビットラインと;前記第1、第2スプリットワードラインの両側にそれぞれ形成される第1,第2ソース/ドレイン不純物領域と;第2スプリットワードライン上に形成され、下部電極が第1ソース不純物領域と電気的に連結され、上部電極は前記第2スプリットワードラインと連結される第1強誘電体キャパシタと;第1スプリットワードライン上に形成され、下部電極が前記第2ソース不純物領域と電気的に連結され、上部電極は前記第1スプリットワードラインと連結される第2強誘電体キャパシタとを含むことを特徴とする。
【0022】
また、本発明の不揮発性強誘電体メモリ・デバイスの製造方法は、基板に一定の間隔をおいて互いに非対称されるように第1アクティブ領域と第2アクティブ領域とを定義する工程と;それぞれのアクティブ領域を横切る第1,第2スプリットワードラインを形成する工程と;第1,第2アクティブ領域の一側とそれぞれ連結され、第1,第2ビットラインが形成される領域にまで拡張されるように第1,第2プラグ層を形成する工程と;前記第1,第2プラグ層とそれぞれ連結される第1,第2ビットラインを形成する工程と;前記第1,第2アクティブ領域の外の一側にそれぞれ連結される第3,第4プラグ層を形成する工程と;前記第3プラグ層と連結されるように前記第2スプリットワードライン上に第1強誘電体キャパシタの下部電極を形成し、第4プラグ層と連結されるように前記第1スプリットワードライン上に第2強誘電体キャパシタの下部電極を形成する工程と;前記第1強誘電体キャパシタイの下部電極上に第1強誘電体膜を形成し、前記第2強誘電体キャパシタの下部電極上に第2強誘電体膜を形成する工程と;前記第1強誘電体膜上に第1強誘電体キャパシタの上部電極を形成し、前記第2強誘電体膜上に第2強誘電体キャパシタの上部電極を形成する工程とを備えることを特徴とする。
【0023】
以下、本発明実施形態の不揮発性強誘電体メモリ・デバイス及びその製造方法を説明する。
図6は本不揮発性強誘電体メモリ・デバイスの回路的構成図である。図6に示すように、本不揮発性強誘電体メモリ・デバイスの単位セルが行方向に多数形成され、同様に列方向にも多数形成される。本実施形態の場合、ワードラインとプレートラインの組み合わせではなく、互いに一定の間隔をもって平行に配置された第1スプリットワードラインSWL1と第2スプリットワードラインSWL2との間にセルが形成されている。第1及び第2ビットラインB/L1、B/L2がワードラインに交差させて多数は位置されている。図示はワードラインもビットラインも2本ずつ図示されているが、言うまでもなく、実際には多数のラインが形成される。記憶セルは1個のトランジスタと1個のキャパシタからなり、第1トランジスタT1のソースが第1ビットラインB/L1に、ゲートが第1スプリットワードラインSWL1に接続され、第1 第1強誘電体キャパシタFC1が第1トランジスタT1のドレインと第2スプリットワードラインSWL2との間に接続されている。また、第2トランジスタT2のソースが第2ビットラインB/L2に、ゲートが第2スプリットワードラインに接続され、第2強誘電体キャパシタイFC2が第2トランジスタT2のドレインと第1スプリットワードラインSWL1との間に接続されている。
【0024】
上記不揮発性強誘電体メモリ装置の動作原理をより詳細に説明すると下記の通りである。
図7は簡略化した本発明の不揮発性強誘電体メモリ装置の回路構成図である。
図7に示すように、行方向に第1,第2スプリットワードラインSWL1,SWL2を一対とする複数対のスプリットワードライン対が形成され、スプリットワードライン対を横切る方向に、隣接する二つのビットラインを一対として複数対のビットラインB/L1,B/L2対が形成されている。また、ビットライン対の間には、両側のビットラインを介して伝達されたデータをセンシングして、データラインDL又はデータバーライン(/DL)へ伝達するセンシングアンプSAが形成される。この際、センシングアンプSAをイネーブルさせるためのイネーブル信号SENを出力するセンシングアンプイネーブル部がさらに備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部CSがさらに備えられる。
【0025】
以下、かかる本発明の不揮発性強誘電体メモリ・デバイスの動作を図8に示すタイミング図に基づき説明する。
図8のT0区間は第1スプリットワードラインSWL1及び第2スプリットワードラインSWL2が「H(High)」に活性化される以前の区間であって、全てのビットラインを一定のレベル、実施形態においては「L」にプリチャージ(Precharge)させている。
T1区間は第1,第2スプリットワードラインSWL1,SWL2双方が「H」となる区間であって、強誘電体キャパシタのデータがビットラインに伝達され、ビットラインのレベルが変化する。このとき、ロジック「H」が格納されていた強誘電体キャパシタの充電状態はビットラインとスプリットワードラインとに加えられる電圧の極性とは逆極性であるので、強誘電体の極性が破壊されつつ多量の電流が流れ、ビットラインに高い電圧が誘起される。逆に、ロジック「L」が格納されていた強誘電体キャパシタの場合はビットラインとスプリットワードラインの電圧と同一極性の電界が加えられるので、強誘電体の極性が破壊されず、少量の電流が流れ、ビットラインに低い電圧を誘起する。ビットラインにセルデータが十分に伝達されると、センシングアンプを活性化させるために、センシングアンプイネーブル信号SENを「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【0026】
一方、破壊されたセルのロジック「H」データは元へ戻さなければならない。
第1スプリットワードラインSWL1と第2スプリットワードラインSWL2が共に「ハイ」の状態では戻せないので、次のT2,T3区間で図示のように電圧の極性を変える。
T2区間は、第1スプリットワードラインSWL1が「ロー」に遷移し、第2スプリットワードラインSWL2は「ハイ」の状態を維持し続ける。第2トランジスタT2はオンの状態のままである。このとき、ビットラインが「ハイ」状態であれば、「ハイ」データが第2強誘電体キャパシタFC2の一方の電極に伝達され、ロジック1状態が復される。T3区間は第1スプリットワードラインSWL1が再び「ハイ」に遷移し、第2スプリットワードラインSWL2は「ロー」に遷移する区間で、第1トランジスタT1がオンの状態となる。このとき、ビットラインが「ハイ」状態であれば、「ハイ」データが第1強誘電体キャパシタFC1の一方の電極に伝達され、ロジック1状態が復元される。
【0027】
図9は本発明の不揮発性強誘電体メモリ・デバイスのレイアウト図であって、二つの単位セルを例として示すものである。
図9に示すように、細長い矩形の形状の第1アクティブ領域91と第2アクティブ領域91aが一部ずらして平行に配置されている。そして、第1スプリットワードラインSWL1が第1アクティブ領域91のほぼ中央を細長いアクティブ領域に直交する方向に配置されている。同様に第2スプリットワードラインSWL2が第2アクティブ領域91aのほぼ中央部分を横切るように第1スプリットワードラインSWL1と平行するように配置されている。ビットラインはワードラインに直交する方向に平行に配置され、それぞれアクティブ領域の間を通るように互いに平行に形成されている。すなわち、第1ワードラインB/L1が第1アクティブ領域91と第2アクティブ領域91aとの間のフィールド領域上に形成され、前記第1,第2スプリットワードラインSWL1,SWL2を横切る方向に形成され、第2アクティブ領域91aの図面上右側のフィールド領域上に形成され、前記第1,第2スプリットワードラインSWL1,SWL2を横切る方向に形成されている。第1強誘電体キャパシタFC1が、第1アクティブ領域91の長手方向一端部に隣接して第2スプリットワードラインSWL2上に矩形状に形成され、第2強誘電体キャパシタFC2が第2アクティブ領域91の長手方向一端部に隣接して第1スプリットワードラインSWL1上に矩形状に形成されている。図示のように、強誘電体キャパシタは隣接するビットラインにまたがるように形成させる。
【0028】
第1スプリットワードラインSWL1は第1トランジスタT1のゲート電極となり、第2スプリットワードラインSWL2は第2トランジスタT2のゲート電極となる。また、第1強誘電体キャパシタFC1の下部電極は第1アクティブ領域91と電気的に連結され、第2強誘電体キャパシタFC2の下部電極は第2アクティブ領域91aと電気的に連結される。そして、第1強誘電体キャパシタFC1の上部電極は第2スプリットワードラインSWL2と配線によって電気的に連結され、第2強誘電体キャパシタFC2の上部電極は第1スプリットワードラインSWL1と配線によって電気的に連結される。
【0029】
第1トランジスタT1のソースと第2トランジスタT2のソースは、第1プラグ層102,102aを介してそれぞれ第1ビットラインB/L1と第2ビットラインB/L2との電気的に連結され、また、第1トランジスタT1のドレインと第2トランジスタT2のドレインは第1強誘電体キャパシタFC1の下部電極と第2強誘電体キャパシタFC2の下部電極とにそれぞれ電気的に連結される。
【0030】
一方、図10aは本発明の不揮発性強誘電体メモリ・デバイスの構造断面図であって、図9のI-I’線上の断面図である。すなわち、第1トランジスタT1の部分の断面図である。
図10aに示すように、素子隔離層121によりアクティブ領域が区画された第1導電型の半導体基板120の表面に第1絶縁層122を介在して、互いに一定の間隔をもって第1スプリットワードラインSWL1 101と第2スプリットワードラインSWL2 101aが平行に配置されている。図示の第1トランジスタの部分では第1スプリットワードランSWL1がアクティブ領域を通っている。これらのワードラインの両側には第1ソース/ドレイン不純物領域123,124が形成されている。図示は第1トランジスタのみである。第1,第2スプリットワードライン101,101aを形成させた基板の全面に第2絶縁層125を所定の厚さに成膜する。第2絶縁層125には、トランジスタのソース領域124に達するコンタクトホールを形成させて、それをプラグ層102で埋め、さらに第2絶縁層125の表面で広がるように形成させてある。この第1プラグ層はソース領域をビットライン(図示せず)に接続するためのものである。第1プラグ層102を形成させた第2絶縁層125の表面に第3絶縁層126を所定の厚さに形成させ、その表面から第1ドレイン不純物領域124へ達するように双方の絶縁層を通すコンタクトホールを形成させて、そこに第3プラグ層104を埋め込む。そして、第3絶縁層126の表面に第3プラグ層104の先端部に接触させて第1パッド層105を形成させる。第1パッド層105を形成させた第3絶縁層126の表面に第4絶縁層127を所定の厚さに形成させ、強誘電体キャパシタを形成させる箇所にトレンチを形成させる。このトレンチは第1パッド層を露出させるように形成させる。図示のように、このトレンチの断面形状は底に比して開口部が広がって、側面を傾斜させた形状である。また、平面形状は矩形である。このトレンチの内面に沿って第1パッド層105と連結される第1バリヤメタル層106を薄く形成させる。この第1バリヤメタル層106の上に下部電極107と、第1強誘電体膜108と、上部電極109とを順次積層させて第1強誘電体キャパシタFC1をトレンチ内に形成させる。最後に、第1強誘電体キャパシタFC1を形成させた第4絶縁層127の上に第1強誘電体キャパシタFC1をも覆うように第5絶縁層128を所定の厚さに形成させる。
【0031】
第1強誘電体キャパシタの上部電極109は第2スプリットワードラインSWL2 101aに電気的に連結しなければならないが、セル領域からはずれた周辺領域でメタルにより電気的に連結する。このような不揮発性強誘電体メモリ・デバイスによれば、第1強誘電体キャパシタFC1は第2スプリットワードラインSWL2上で、第2スプリットワードラインSWL2の形成方向に沿って形成されることが分かる。
そして、第1強誘電体キャパシタFC1の下部電極107が掘り下げられたトレンチに沿って形成されるので、キャパシタの容量を増加させることができる。
【0032】
一方、図10bは図9のII-II’線上の、すなわち第1スプリットワードラインの箇所で切断した断面図である。基板120の上に第1絶縁層122を介して第1スプリットワードライン101が横たわっており、それを覆うように第2絶縁層125が形成され、その表面に一定の間隔で第1と第2ビットラインB/L1 103、B/L2 103aが配置されているのが見える。これらを覆って第3絶縁層126があり、その上に第4絶縁層127があり、そこに形成されたトレンチに第2誘電体キャパシタFC2が形成されている。前述した第1誘電体キャパシタFC1と同様に、第2誘電体キャパシタFC2は第2パッド層105aで第2トランジスタT2(図示せず)のドレイン領域と連結された第2バリヤ層106aの上に下部電極107a、誘電体層108a、上部電極109aを配置させることで形成させている。さらに、それらが形成された上に第5絶縁層128が成膜されている。
【0033】
ここで、第1スプリットワードラインSWL1と第2強誘電体キャパシタFC2の上部電極109aはセル領域ではない周辺領域でメタルにより電気的に連結される。そして、図10bによれば、第2強誘電体キャパシタは第1スプリットワードラインSWL1上で、第1スプリットワードラインの形成方向に沿って形成されることが分かる。
【0034】
本実施形態の不揮発性強誘電体メモリ・デバイスの製造工程をより詳しく説明すると次の通りである。
まず、図11a乃至11gは本発明の不揮発性強誘電体メモリ・デバイスのレイアウト工程図であり、図12a乃至12gは図11a乃至11gのI-I’線上のそれぞれの製造段階の構造断面図である。まず、図11aに示すように、第1導電型の半導体基板に一定の間隔をおいて細長い矩形形状のアクティブ領域100,100aをその中心位置を互いにずらすように決める。アクティブ領域100,100a以外の部分はフィールド領域(素子隔離層)であって、トレンチアイソレーション工程で形成される。
【0035】
図11bに示すように、各アクティブ領域100,100aが二等分されるように、アクティブ領域を横切る方向に第1スプリットワードライン101を第1アクティブ領域100のほぼ中心を通るように、かつ第2スプリットワードライン101aを第2アクティブ領域100aのほぼ中央部を通るように互いに平行になるように形成する。
この第1スプリットワードラインSWL1は第1トランジスタT1のゲート電極となり、第2スプリットワードラインSWL2は第2トランジスタT2のゲート電極となる。その後、図面には図示しないが、第1スプリットワードライン101両側の基板に基板と反対導電型の不純物イオン注入を行い、第1ソース/ドレイン不純物領域を形成し、かつ第2スプリットワードライン101aの両側の基板にも同一工程により第2ソース/ドレイン不純物領域を形成する。もちろんそれぞれのアクティブ領域にそれらの不純物領域を形成する。
【0036】
次いで、第1ドレイン不純物領域と連結されるコンタクトホールの位置を決め、第1ビットラインが形成される部位まで拡張される第1プラグ層102を、図11cに示すように形成し、同様に第2ドレイン不純物領域と連結され、第2ビットラインが形成される部位まで拡張される第2プラグ層102aをそれぞれ形成する。即ち、ビットラインはアクティブ領域100,100aの間の素子隔離層上に形成されるので、アクティブ領域上に形成される第1,第2プラグ層102,102aは素子隔離層にまで拡張されるようにパターニングする。
【0037】
次いで、図11dに示すように、第1プラグ層102と電気的に連結されるように、第1アクティブ領域91の一方の側に第1ビットラインB/L1 103を形成し、第2プラグ層102aと電気的に連結されるように、第2アクティブ領域91aの一方の側に第2ビットラインB/L2 103aを第1ビットラインと平行に形成する。
【0038】
そして、図11eに示すように、第1ソース不純物領域と電気的に連結される第3プラグ層104及び第2ソース不純物領域と連結される第4プラグ層104aを形成する。
【0039】
次いで、図11fに示すように、第3プラグ層104と電気的に連結され、以後に形成される第1強誘電体キャパシタFC1の下部電極と連結されるように、第1パッド層105を形成し、また第4プラグ層104aと電気的に連結され、以後に形成される第2強誘電体キャパシタFC2の下部電極と連結されるように、第2パッド層105aを形成する。第1,第2パッド層105,105aの物質はポリシリコン又はタングステンWなどのようなメタルを使用する。
【0040】
図11gに示すように、第2バッド層105aと電気的に連結されるように、第2スプリットワードライン101a上に第1バリヤメタル層106を形成し、かつ第1パッド層105と電気的に連結され、少なくとも第1ビットライン103及び第2ビットライン103a上にオーバーラップされるように、第1スプリットワードライン101上に第2バリヤメタル層106aを形成する(第1,第2バリヤメタル層は図示しない)。その後、トレンチの下面及び両側面に沿って前記第1,第2バリヤメタル層とそれぞれ連結されるように、第1強誘電体キャパシタの下部電極107及び第2強誘電体キャパシタの下部電極107aをそれぞれ形成する。
【0041】
次いで、図11hに示すように、第1,第2強誘電体キャパシタの下部電極107,107aを含む全面に強誘電体膜を形成した後、第1,第2スプリットワードライン上にそれぞれ第1強誘電体膜108及び第2強誘電体膜108aをパターニングする。そして、図11iに示すように、第1強誘電体キャパシタの下部電極107に相応する第1強誘電体膜108上に第1強誘電体キャパシタの上部電極109を形成し、第2強誘電体キャパシタの下部電極107aに相応する第2強誘電体膜108a上に第2強誘電体キャパシタの上部電極109aをそれぞれ形成する。また、図面には図示しないが、第1強誘電体キャパシタの上部電極109と第2スプリットワードライン101a、第2強誘電体キャパシタの上部電極109aと第1スプリットワードライン101とが電気的に連結されるようにメタル層を形成すると、本発明の不揮発性強誘電体メモリ・デバイスのレイアウトが完了する。
【0042】
このようなレイアウト工程による本発明の製造方法を図12a乃至12jに基づき説明すると次の通りである。
図12aは図11aのI-I’線上の断面図であって、第1導電型の半導体基板120の所定領域にトレンチを形成し、トレンチ内に埋め込まれる素子隔離層121を形成する。
【0043】
図12bは図11bのI-I’線上の断面図であって、アクティブ領域を定めた基板上に第1絶縁層122を形成し、第1絶縁層122上にポリシリコンを蒸着した後、パターニングして第1スプリットワードラインSWL1 101及び第2スプリットワードラインSWL2 101aを形成する。そして、第1,第2スプリットワードライン101,101aの両側の各アクティブ領域に基板と反対導電型の不純物をイオン注入して、第1ソース/ドレイン不純物領域123,124及び第2ソース/ドレイン不純物領域(図示せず)を形成する。
【0044】
第1スプリットワードラインSWL1 101は第1トランジスタT1のゲート電極となり、第2スプリットワードラインSWL2 101aは第2トランジスタT2のゲート電極となる。そして、ゲート電極に用いられる第1,第2スプリットワードライン101,101a上にタングステンWのような低抵抗物質を蒸着してシート抵抗を減すような工程を適用することができる。
【0045】
図12cは図11cのI-I’線上の断面図であって、第1,第2スプリットワードライン101,101aを含む基板の全面に第2絶縁層125を成膜した後、CMP(Chemical Mechanical Polishing)工程を用いて平坦化させる。
次いで、第1ドレイン不純物領域124が露出されるように、第2絶縁層125を選択的に除去してコンタクトホールを形成した後、コンタクトホール内に導電性物質、例えば、ポリシリコン又はタングステンのような金属を埋め込み、第1プラグ層102及び第2プラグ層(図示せず)を形成する。ここで、第1プラグ層102は以後に形成される第1ビットラインと第1ドレイン不純物領域124とを電気的に連結する役割を果たし、ビットラインと連結され得るように、ビットラインが形成される部位にまで延長されるように形成する。
【0046】
図12dは図11dのI-I’線上の断面図であって、第1プラグ層102を含む全面にビットライン形成用メタルを堆積した後、パターニングして第1ビットライン103及び第2ビットライン103a(図示せず)を形成する。
図面には第1ビットライン103のみが図示されており、第1ビットライン103は第1プラグ層102を介して第1ドレイン不純物領域124と電気的に連結される。この際、第1,第2ビットライン103,103aはアクティブ領域の間の素子隔離層121上にのみ形成されるようにパターニングする。
それから、第1ビットライン103を含む全面に第3絶縁層126を形成した後、CMP工程により平坦化する。
【0047】
図12eは図11eのI-I’線上の断面図であって、第1ソース不純物領域123が露出されるように、第3絶縁層126,第2絶縁層125を選択的に除去してコンタクトホールを形成する。そして、コンタクトホール内にタングステンのようなメタルを埋め込み、第3プラグ層104及び第4プラグ層104a(図示せず)を形成する。
【0048】
図12fは図11fのI-I’線上の断面図であって、第3,第4プラグ層104,104aを含む全面にタングステンのようなメタルを蒸着した後、第3プラグ層104と連結される第1パッド層105を形成し、第4プラグ層と連結される第2パッド層105a(図示せず)を形成する。ここで、第1,第2パッド層105,105aは第1,第2ビットライン103,103aの形成方向に所定の幅で形成する。その後、第1パッド層105を含む全面に第4絶縁層127を厚く堆積した後、CMP工程により平坦化する。
【0049】
図12gは図11gのI-I’線上の断面図であって、第1パッド層105がほぼ露出されるように、第4絶縁層127を選択的に除去して矩形状のトレンチを形成する。トレンチを含む全面に、第1パッド層105と電気的に連結され、以後に形成される第1誘電体キャパシタの下部電極との間に介在される第1バリヤメタル層106を形成し、第2パッド層105aと電気的に連結され、以後に形成される第2強誘電体キャパシタの下部電極との間に介在される第2バリヤメタル層106aを形成する。この際、第2バリヤメタル層106aは少なくとも第1ビットライン103と第2ビットライン103aとの間に両端部がそれらとオーバーラップされるように、バリヤメタル層106,106aを形成する。
【0050】
そして、バリヤメタル層106,106a上に強誘電体キャパシタの下部電極用物質を蒸着した後、パターニングして第1強誘電体キャパシタの下部電極107及び第2強誘電体キャパシタの下部電極107a(図示せず)を形成する。
ここで、第1,第2強誘電体キャパシタの下部電極107,107aを形成するに当たって、第4絶縁層127にトレンチを形成し、トレンチの下面及び両側面に沿って強誘電体キャパシタの下部電極を形成するので、強誘電体キャパシタの下部電極物質をエッチングする従来の技術に比べて容易に形成することができる。
【0051】
図12hは図11hのI−I’線上の断面図であって、強誘電体キャパシタの下部電極用物質層が形成された全面にフォトレジスト(図示せず)、或いはSOG(Silicate On Glass)などのシリコン系オキサイドを堆積する。その後、エッチングバック工程を行ってトレンチ内の下部電極用物質層の上にだけフォトレジスト又はSOGなどのシリコン系オキサイドが残るようにする。次いで、残ったフォトレジスト又はSOGを用いて下部電極用物質をパターニングして、第1、第2強誘電体キャパシタの下部電極107,107aを形成する。さらに、図12hは図11hのI−I’線上の断面図であって、フォトレジスト又はSOGを除去した後、全面に強誘電体層を堆積させた後、パターニングして第1スプリットワードライン103に対応する領域に第1強誘電体膜108を形成し、第2スプリットワードライン103aに対応する領域に第2強誘電体膜108aを形成する。
【0052】
図12iは図11iのI-I’線上の断面図であって、第1,第2強誘電体膜108,108aを含む全面に強誘電体キャパシタの上部電極物質を形成した後、パターニングして第1強誘電体キャパシタの下部電極107上部の第1強誘電体キャパシタ108上に第1強誘電体キャパシタの上部電極109を形成し、第2強誘電体キャパシタの下部電極107a上部の第2強誘電体膜108a上に第2強誘電体キャパシタの上部電極109aを形成する。その後、図面には図示しないが、セル領域ではない周辺領域で第1強誘電体キャパシタの上部電極109と第2スプリットワードライン101aとを連結し、第2強誘電体キャパシタの上部電極109aと第1スプリットワードライン101とを電気的に連結するメタル層(図示せず)を形成すると、本発明の不揮発性強誘電体メモリ・デバイスの製造工程が完了する。
【0053】
【発明の効果】
以上のような本発明の不揮発性強誘電体メモリ・デバイス及びその製造方法は次のような効果がある。
第一、強誘電体キャパシタの電極物質を直接エッチングせずに、絶縁層をエッチングしてトレンチを形成し、トラインチ内に強誘電体キャパシタを形成するので、キャパシタの表面積を広く取ることができ、キャパシタのキャパシタンスを増加させることができる。
第二、強誘電体キャパシタがスプリットワードライン上に形成されるので、レイアウトの設計が容易であり且つ効率的なレイアウト設計によるセルサイズを減少することができる。
【図面の簡単な説明】
【図1】一般的な強誘電体のヒステリシスループを示す特性図。
【図2】従来技術による不揮発性強誘電体メモリ・デバイスの回路的構成図。
【図3a】従来の不揮発性強誘電体メモリ・デバイスのライトモードの動作を示すタイミング図である。
【図3b】リードモードの動作を示すタイミング図である。
【図4a】従来の不揮発性強誘電体メモリ・デバイスのレイアウト図。
【図4b】図4aのI-I’線上の構造断面図。
【図5a】〜【図5f】従来の不揮発性強誘電体メモリ・デバイスの製造工程図。
【図6】本発明の不揮発性強誘電体メモリ・デバイスの回路的構成図。
【図7】本発明の不揮発性強誘電体メモリ装置の簡略化した構成図。
【図8】本発明の不揮発性強誘電体メモリ装置の動作タイミング図。
【図9】本発明の不揮発性強誘電体メモリ・デバイスのレイアウト図。
【図10a】図9のI-I’線上の構造断面図。
【図10b】図9のII-II’線上の構造断面図。
【図11a】〜【図11i】本発明の不揮発性強誘電体メモリ・デバイスのレイアウト工程図。
【図12a】〜【図12i】図11a乃至11iの各I-I’線上の不揮発性強誘電体メモリ・デバイスの製造工程図。
【符号の説明】
120:半導体基板
101,101a:第1,第2スプリットワードライン
102,102a:第1,第2プラグ層
103,103a:第1,第2ビットライン
104,104a:第3,第4プラグ層
105,105a:第1,第2パッド層
106,106a:第1,第2バリヤメタル層
108,108a:第1,第2強誘電体膜
107,107a:第1, 第2強誘電体キャパシタの下部電極
109,109a:第1,第2強誘電体キャパシタの上部電極
Claims (20)
- 一定間隔をおいて一方向に形成される第1、第2スプリットワードラインと;
一定間隔をおいて前記第1、第2スプリットワードラインを横切る方向に形成される第1,第2ビットラインと;
前記第1、第2スプリットワードラインの両側のアクティブ領域にそれぞれ形成される第1,第2ソース/ドレイン不純物領域と;
第2スプリットワードライン上側に形成され、下部電極が第1ソース不純物領域と電気的に連結され、上部電極は前記第2スプリットワードラインと連結される第1強誘電体キャパシタと;
第1スプリットワードライン上側に形成され、下部電極が前記第2ソース不純物領域と電気的に連結され、上部電極は前記第1スプリットワードラインと連結される第2強誘電体キャパシタと
を含むことを特徴とする不揮発性強誘電体メモリ・デバイス。 - 前記第1ドレイン不純物領域と前記第1ビットライン、そして、第2ドレイン不純物領域と前記第2ビットラインはそれぞれ第1,第2プラグ層を介して電気的に連結されることを特徴とする請求項1に記載の不揮発性強誘電体メモリ・デバイス。
- 前記第1,第2プラグ層は第1,第2ドレイン不純物領域上にそれぞれ形成され、前記第1ビットラインおよび第2ビットラインが形成される領域にまで拡張されることを特徴とする請求項2に記載の不揮発性強誘電体メモリ・デバイス。
- 前記第1強誘電体キャパシタと前記第1ソース不純物領域、そして、前記第2強誘電体キャパシタと前記第2ソース不純物領域との間にはパッド層とバリヤメタル層とが順次に積層されることを特徴とする請求項1に記載の不揮発性強誘電体メモリ・デバイス。
- 一定間隔をおいて位置をずらして形成される第1,第2アクティブ領域と;
前記位置をずらした第1,第2アクティブ領域の中央部をそれぞれ横切る方向に形成される第1,第2スプリットワードラインと;
前記第1,第2スプリットワードラインそれぞれの一方の側で、前記第1,第2アクティブ領域からそれぞれの第1,第2ビットラインが形成される領域にまで拡張される第1,第2プラグ層と;
前記第1,第2プラグ層とそれぞれ連結され、前記第1,第2アクティブ領域の一側で前記第1,第2スプリットワードラインを横切る方向に形成される第1,第2ビットラインと;
前記第1,第2スプリットワードラインそれぞれの反対側で前記第1,第2アクティブ領域に連結されるパッド層と;
前記パッド層にそれぞれ連結され、前記第2,第1スプリットワードラインの上側にそれぞれ形成される第1,第2強誘電体キャパシタの下部電極と;
前記第1強誘電体キャパシタの下部電極の上に形成される第1強誘電体キャパシタの強誘電体膜と;
前記第2強誘電体キャパシタの下部電極の上に形成される第2強誘電体キャパシタの強誘電体膜と;
前記第1強誘電体キャパシタの強誘電体膜上に形成され、前記第2スプリットワードラインと電気的に連結される第1強誘電体キャパシタの上部電極と;
前記第2強誘電体キャパシタの強誘電体膜上に形成され、前記第1スプリットワードラインと電気的に連結される第2強誘電体キャパシタの上部電極と
を含むことを特徴とする不揮発性強誘電体メモリ・デバイス。 - 前記パッド層の物質はポリシリコン又はメタルよりなることを特徴とする請求項5に記載の不揮発性強誘電体メモリ・デバイス。
- 基板に一定の間隔をおいて位置をずらして第1アクティブ領域と第2アクティブ領域とを定める工程と;
それぞれのアクティブ領域の中央部を横切る第1,第2スプリットワードラインを形成する工程と;
第1,第2アクティブ領域の一端部分とそれぞれ連結され、第1,第2ビットラインが形成される領域にまで拡張されるように第1,第2プラグ層を形成する工程と;
前記第1,第2プラグ層とそれぞれ連結される第1,第2ビットラインを形成する工程と;
前記第1,第2アクティブ領域の他方の端部分にそれぞれ連結される第3,第4プラグ層を形成する工程と;
前記第3プラグ層と連結されるように前記第2スプリットワードライン上に第1強誘電体キャパシタの下部電極を形成し、第4プラグ層と連結されるように前記第1スプリットワードライン上に第2強誘電体キャパシタの下部電極を形成する工程と;
前記第1強誘電体キャパシタの下部電極上に第1強誘電体膜を形成し、前記第2強誘電体キャパシタの下部電極上に第2強誘電体膜を形成する工程と;
前記第1強誘電体膜上に前記第2スプリットワードラインと連結されるように第1強誘電体キャパシタの上部電極を形成し、前記第2強誘電体膜上に前記第1スプリットワードラインと連結されるように第2強誘電体キャパシタの上部電極を形成する工程と
を備えることを特徴とする不揮発性強誘電体メモリ・デバイスの製造方法。 - 前記第1,第2スプリットワードラインと前記基板との間に第1絶縁層を形成する工程をさらに備えることを特徴とする請求項7に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
- 前記第1,第2スプリットワードラインと前記第1,第2ビットラインとの間に第2絶縁層を形成する工程をさらに備えることを特徴とする請求項7に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
- 前記第1,第2ビットラインを形成した後、前記第1,第2ビットラインを含む基板の全面に第3絶縁層を形成する工程をさらに備えることを特徴とする請求項7に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
- 前記第3絶縁層を形成した後、前記第3絶縁層をエッチングして第1,第2アクティブ領域のソース不純物領域が露出されるようにそれぞれコンタクトホールを形成する工程と;
前記各コンタクトホールに埋め込まれる第1,第2プラグ層を形成する工程と 前記第1プラグ層に連結される第1パッド層と前記第2プラグ層に連結される第2パッド層とを形成する工程と
をさらに備えることを特徴とする請求項10に記載の不揮発性強誘電体メモリ・デバイスの製造方法。 - 前記第1,第2パッド層を含む全面に第4絶縁層を形成した後、前記第1,第2パッド層がそれぞれ露出されるようにトレンチを形成する工程と;
前記露出された第1,第2パッド層及び各トレンチの内面にそれぞれ第1,第2バリヤメタル層を形成する工程と;
前記第1バリヤメタル層上に第1強誘電体キャパシタの下部電極を形成し、前記第2バリヤメタル層上に第2強誘電体キャパシタの下部電極を形成する工程とをさらに備えることを特徴とする請求項11に記載の不揮発性強誘電体メモリ・デバイスの製造方法。 - 前記第1,第2強誘電体キャパシタの上部電極を形成した後、前記第1強誘電体キャパシタの上部電極と第2スプリットワードラインとを連結させ、前記第2強誘電体キャパシタの上部電極と第1スプリットワードラインとを連結させるようにメタル層を形成する工程をさらに備えることを特徴とする請求項7に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
- 前記第1,第2プラグ層はタングステン又はポリシリコンのいずれかを用いて形成することを特徴とする請求項7に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
- 第1導電型基板に選択的に素子隔離層を形成してアクティブ領域を区画する工程と;
前記アクティブ領域及び素子隔離層上に第1絶縁層を介在して、第1スプリットワードラインと第2スプリットワードラインとを形成する工程と;
アクティブ領域の第1スプリットワードラインの両側に第2導電型の第1ソース/ドレイン不純物領域を形成し、かつ第2スプリットワードラインの両側に第2導電型の第2ソース/ドレイン不純物領域を形成する工程と;
第1,第2スプリットワードラインを含む全面に第2絶縁層を形成した後、前記第2絶縁層を通して前記第1,第2ドレイン不純物領域とそれぞれ連結される第1,第2プラグ層を形成する工程と;
前記第1プラグ層に連結される第1ビットラインと前記第2プラグ層に連結される第2ビットラインとを前記第1,第2スプリットワードラインと交差する方向に形成する工程と;
前記第1,第2ビットラインを含む全面に第3絶縁層を形成した後、前記第3絶縁層を貫通して前記第1,第2ソース不純物領域にそれぞれ連結される第3,第4プラグ層を形成する工程と;
前記第3,第4プラグ層とそれぞれ連結される第1,第2パッド層を形成する工程と;
前記第1,第2パッド層を含む全面に第4絶縁層を形成する工程と;
前記第1,第2パッド層が露出されるように、前記第4絶縁層にトレンチを形成する工程と;
前記露出された第1,第2パッド層及び前記各トレンチの内面に第1,第2バリヤメタル層を形成する工程と;
前記第2スプリットワードラインの上側の前記第1バリヤメタル層上に、第1強誘電体キャパシタの下部電極を形成し、前記第1スプリットワードラインの上側の前記第2バリヤメタル層上に、第2強誘電体キャパシタの下部電極を形成する工程と;
前記第1,第2強誘電体キャパシタの下部電極上にそれぞれ第1,第2強誘電体膜を形成する工程と;
前記第1強誘電体膜上に前記第2スプリットワードラインと連結されるように第1強誘電体キャパシタの上部電極を形成し、前記第2強誘電体膜上に前記第1スプリットワードラインと連結されるように第2強誘電体キャパシタの上部電極を形成する工程と
を備えることを特徴とする不揮発性強誘電体メモリ・デバイスの製造方法。 - 前記第1,第2強誘電体キャパシタの上部電極を形成した後、前記第1,第2強誘電体キャパシタの上部電極を含む全面に第5絶縁層を形成する工程と;
前記第1,第2強誘電体キャパシタの上部電極がそれぞれ露出されるように、第5絶縁層を選択的にエッチングしてコンタクトホールを形成する工程と;
前記コンタクトホールを通して前記第1強誘電体キャパシタの上部電極と前記第2スプリットワードラインとを電気的に連結し、前記コンタクトホールを通して前記第2強誘電体キャパシタの上部電極と前記第1スプリットワードラインとを電気的に連結する配線工程と
をさらに備えることを特徴とする請求項15に記載の不揮発性強誘電体メモリ・デバイスの製造方法。 - 前記配線工程はセルの周辺領域で行われることを特徴とする請求項16に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
- 前記第1,第2プラグ層は前記第1,第2ビットラインが形成される領域にまで拡張されることを特徴とする請求項15に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
- 前記第1,第2プラグ層はポリシリコン又はメタルで形成することを特徴とする請求項18に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
- 前記メタルはタングステンを含むことを特徴とする請求項19に記載の不揮発性強誘電体メモリ・デバイスの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990026871A KR100308125B1 (ko) | 1999-07-05 | 1999-07-05 | 불휘발성 강유전체 메모리소자 및 그 제조방법 |
KR26871/1999 | 1999-07-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001053245A JP2001053245A (ja) | 2001-02-23 |
JP4593733B2 true JP4593733B2 (ja) | 2010-12-08 |
Family
ID=19599378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000203443A Expired - Fee Related JP4593733B2 (ja) | 1999-07-05 | 2000-07-05 | 不揮発性強誘電体メモリ・デバイス及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6319731B1 (ja) |
JP (1) | JP4593733B2 (ja) |
KR (1) | KR100308125B1 (ja) |
DE (1) | DE10032311B4 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100320435B1 (ko) * | 1999-11-22 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
KR100320438B1 (ko) * | 1999-12-27 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
US6455370B1 (en) * | 2000-08-16 | 2002-09-24 | Micron Technology, Inc. | Method of patterning noble metals for semiconductor devices by electropolishing |
JP2002324797A (ja) * | 2001-04-24 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
KR100480601B1 (ko) * | 2002-06-21 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
KR100456698B1 (ko) * | 2002-09-04 | 2004-11-10 | 삼성전자주식회사 | 강유전체 메모리 소자의 제조 방법 |
JP2004104012A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000216362A (ja) * | 1999-01-22 | 2000-08-04 | Agilent Technol Inc | 集積回路のコンデンサ構造 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4873664A (en) | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
JPH09275193A (ja) * | 1996-04-03 | 1997-10-21 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
JPH10320981A (ja) * | 1997-05-19 | 1998-12-04 | Rohm Co Ltd | 強誘電体メモリ |
KR100261174B1 (ko) * | 1997-12-12 | 2000-07-01 | 김영환 | 비휘발성 강유전체 메모리 및 그의 제조 방법 |
KR100268888B1 (ko) * | 1998-05-15 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리 소자 |
KR100287882B1 (ko) * | 1998-11-03 | 2001-05-02 | 김영환 | 비휘발성 강유전체 메모리장치 |
-
1999
- 1999-07-05 KR KR1019990026871A patent/KR100308125B1/ko not_active IP Right Cessation
-
2000
- 2000-06-19 US US09/597,260 patent/US6319731B1/en not_active Expired - Fee Related
- 2000-07-04 DE DE10032311A patent/DE10032311B4/de not_active Expired - Fee Related
- 2000-07-05 JP JP2000203443A patent/JP4593733B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000216362A (ja) * | 1999-01-22 | 2000-08-04 | Agilent Technol Inc | 集積回路のコンデンサ構造 |
Also Published As
Publication number | Publication date |
---|---|
KR20010008842A (ko) | 2001-02-05 |
DE10032311A1 (de) | 2001-02-22 |
KR100308125B1 (ko) | 2001-11-01 |
JP2001053245A (ja) | 2001-02-23 |
US6319731B1 (en) | 2001-11-20 |
DE10032311B4 (de) | 2005-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100320435B1 (ko) | 불휘발성 강유전체 메모리 소자 및 그 제조방법 | |
US7053434B2 (en) | Ferroelectric memory device and method of making the same | |
KR100317331B1 (ko) | 불휘발성 강유전체 메모리 소자 및 그 제조방법 | |
JP2008263201A (ja) | メモリセルアレイを備えた集積回路および集積回路の形成方法 | |
WO2007082227A2 (en) | Multiple port memory having a plurality of parallel connected trench capacitors in a cell | |
JP4609722B2 (ja) | 強誘電体記憶装置および電子機器 | |
JP2012186424A (ja) | 半導体装置の製造方法 | |
KR100471183B1 (ko) | 오프 세트 트랜지스터를 갖는 반도체 기억소자 및 그제조방법 | |
JP4593733B2 (ja) | 不揮発性強誘電体メモリ・デバイス及びその製造方法 | |
KR101486426B1 (ko) | 스택형 로드리스 반도체 메모리 소자 | |
JP3650329B2 (ja) | 不揮発性強誘電体メモリ素子並びにその製造方法 | |
JP3787500B2 (ja) | Dramメモリ用の書き込み/読み出し回路 | |
KR101211275B1 (ko) | 비휘발성 메모리 소자 및 이의 제조 방법 | |
JP2006332671A (ja) | 相変化記憶素子及びその製造方法 | |
JP3627003B2 (ja) | 不揮発性強誘電体メモリ装置及びその製造方法 | |
KR100720265B1 (ko) | 불휘발성 강유전체 메모리 장치 및 그 형성 방법 | |
KR100339417B1 (ko) | 비휘발성 강유전체 메모리 소자 및 그 제조 방법 | |
KR100709455B1 (ko) | 불휘발성 강유전체 메모리 장치 및 그 형성 방법 | |
KR20100015040A (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
JPH0521743A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060629 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090302 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100726 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100817 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100916 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |