JP3650329B2 - 不揮発性強誘電体メモリ素子並びにその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に、不揮発性強誘電体メモリ素子並びにその製造方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため、次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同じ構造を有する記憶素子であって、キャパシタの材料として強誘電体を用いて、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持している。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ素子の駆動回路を添付の図面に基づいて説明する。
【０００５】
図２は従来の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されドレインはビットラインに連結されるトランジスタ（Ｔ１）と、２端子中第１端子はトランジスタ（Ｔ１）のソースに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とを含んでいる。
【０００６】
このような従来不揮発性強誘電体メモリ装置並びにその駆動回路のデータ入出力動作は次のように行われる。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に印加されると、書込みモードが始まる。次いで、書込みモードでのアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。
【０００７】
このようにして、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定の期間の「ハイ」信号と所定の期間の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される。
【０００８】
このような書込みモードの動作でセルに格納されたデータを読み出すための動作は以下の通りである。
【０００９】
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
【００１０】
そして、各ビットラインを不活性化させた後、アドレスをデコードする。デコードされたアドレスによって選択されたワードラインは「ロー」から「ハイ」に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【００１１】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変化した場合であり、データが破壊されてない場合は、ａからｆへ変化した場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１２】
このように、センスアンプからデータを出力した後には元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１３】
以下、かかる従来不揮発性強誘電体メモリ素子の構造並びに製造方法を説明する。
【００１４】
図４ａは従来の不揮発性強誘電体メモリ素子のレイアウト図である。
図４ａに示すように、長方形の形状に第１アクティブ領域４１を形成させ、同様の形状の第２アクティブ領域４１ａを第１アクティブ領域４１に平行に所定の間隔を保って、かつ長手方向に約２／３ほどずらして形成させる。本実施形態は二つのメモリ素子のみを示すものであって、実際は同様のパターンで多数配置されるのはいうまでもない。第１ワードライン（Ｗ／Ｌ１）と第２ワードライン（Ｗ／Ｌ２）が互いに平行にアクティブ領域の長手方向と直交する方向に形成されている。第１ワードライン（Ｗ／Ｌ１）は第１アクティブ領域４１のほぼ中央を横切り、第２ワードライン（Ｗ／Ｌ２）は第２アクティブ領域４１ａのほぼ中央を横切るように形成されている。ビットラインはワードラインに直交する方向に形成されるが、第１ビットライン（Ｂ／Ｌ１）が第１アクティブ領域４１に沿い、第２ビットライン（Ｂ／Ｌ２）が第２アクティブ領域４１ａに沿うように形成される。第１アクティブ領域４１と第２アクティブ領域４１ａの間隔はこのビットラインを通すことができる程度に保たれている。第１、第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）がそれぞれのアクティブ領域に一部オーバラップさせて、双方のワードラインにまたがるように配置されている。そして、それぞれのキャパシタはそれぞれのアクティブ領域に電気的に連結されている。さらに、第１プレートライン（Ｐ／Ｌ１）と第２プレートライン（Ｐ／Ｌ２）がそれぞれ第１、第２ワードライン（Ｗ／Ｌ１、Ｗ／Ｌ２）の上に配置されている。その際、第１プレートライン（Ｐ／Ｌ１）は第１強誘電体キャパシタ（ＦＣ１）と、第２プレートライン（Ｐ／Ｌ２）は第２強誘電体キャパシタ（ＦＣ２）とそれぞれ電気的に連結される。
【００１５】
前記図４ａは前述のように製造上の一単位のみを示したレイアウト図である。このように、従来不揮発性強誘電体メモリ素子は第１、第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）がビットライン方向に沿って形成され、第１プレートライン（Ｐ／Ｌ１）は第１ワードライン（Ｗ／Ｌ１）上に形成され、第２プレートライン（Ｐ／Ｌ２）は第２ワードライン（Ｗ／Ｌ２）上に形成されている。
【００１６】
かかる従来不揮発性強誘電体メモリ素子をより詳細に説明する。
【００１７】
図４ｂは図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図である。
図４ｂに示すように、基板５１にアクティブ領域とフィールド領域５２が形成されている。双方のアクティブ領域は前述のように配置されている。それぞれのアクティブ領域のほぼ中央を横切るように第１ワードライン５４と第２ワードライン５４ａが第１絶縁層５３を介して形成されている。第１アクティブ領域の第１ワードライン５４の両側に第１ソース／ドレイン不純物領域５５、５６が形成されている。同様に第２アクティブ領域の第２ワードライン５４ａの両側にも第２ソース／ドレイン不純物領域（図示せず）が形成されている。これらのワードラインが形成された基板５１の全面に第２絶縁層５７が形成されている。この第２絶縁層５７の第１ドレイン不純物領域５６の箇所にはコンタクトホールが形成され、そこに第１プラグ層５８ａが埋められている。その第１プラグ層５８ａの先端部に第１ドレイン不純物領域５６を第１ビットライン（図示せず）に第１プラグ層５８ａを介して連結する第１メタル層５９が形成されている。図示しないが、ビットラインが第２絶縁層５７の表面に形成されている。その第２絶縁層５７の上に第３絶縁層６０が積層されている。第２絶縁層５７と第３絶縁層６０を通してコンタクトホールが第１ソース不純物領域５５を露出させるように形成されており、そこに第２プラグ層６２が埋め込まれている。この第３絶縁層６０の表面にキャパシタ、図示の例は第１強誘電体キャパシタ（ＦＣ１）がワードライン間にまたがるように形成される。そのキャパシタは第３絶縁層６０の表面に第２プラグ層６２と電気的に連結されるバリアメタル層６３と、その上に順次積層された下部電極６４と、強誘電体膜６５と、上部電極６６とで構成されている。キャパシタが形成された第３絶縁層６０の全面に第４絶縁層６７が形成され、その上にプレートライン６８，６８ａが形成されている。それぞれのプレートラインは第１、台２それぞれのワードライン５４，５４ａの上にオーバラップされるように形成されている。
【００１８】
以下、かかる従来の不揮発性強誘電体メモリ素子の製造方法を説明する。
【００１９】
図５ａ〜図５ｆは従来技術による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図であって、図４ａのＩ−Ｉ’線によるものである。
【００２０】
図５ａに示すように、半導体基板５１の所定の部位をエッチングしてトレンチを形成した後、トレンチ内に絶縁膜を埋め込んで素子隔離層５２を形成する。その素子隔離層５２を含む基板上のアクティブ領域に第１絶縁層５３を形成する。第１絶縁層５３上にワードライン物質層を形成した後、パターニングして互いに一定の間隔を有する第１、第２ワードライン５４、５４ａを形成する。
【００２１】
図５ｂに示すように、ワードライン５４、５４ａをマスクとして用いて不純物イオン注入を介して、基板５１と反対の導電型を有するソース不純物領域５５及びドレイン不純物領域５６を形成する。ここで、ソース／ドレイン不純物領域５５、５６は第１ワードライン５４をゲート電極とする第１トランジスタ（Ｔ１）のソース／ドレイン不純物領域である。第１、第２ワードライン５４、５４ａを含む基板５１の全面に第２絶縁層５７を形成する。第２絶縁層５７上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第２絶縁層５７を選択的に除去して、ドレイン不純物領域５６が露出されるコンタクトホール５８を形成する。
【００２２】
図５ｃに示すように、コンタクトホール内に導電性物質を埋め込んで第１プラグ層５８ａを形成し、第１プラグ層５８ａと第１ビットライン（Ｂ／Ｌ１）とを連結する第１メタル層５９を形成する。このとき、図面には図示しないが、第２ビットライン（Ｂ／Ｌ２）は第２トランジスタ（Ｔ２）のドレイン不純物領域と電気的に連結される。
【００２３】
図５ｄに示すように、第１メタル層５９を含む第２絶縁層５７の全面に第３絶縁層６０を形成する。第３絶縁層６０上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第３絶縁層６０を選択的に除去して、ソース不純物領域５５が露出されるコンタクトホール６１を形成する。
【００２４】
図５ｅに示すように、コンタクトホール６１内に導電性物質を埋め込み、ソース不純物領域５５と電気的に連結される第２プラグ層６２を形成する。そして、第２プラグ層６２と電気的に連結されるようにバリアメタル層６３を形成した後、バリアメタル層６３上に第１強誘電体キャパシタ（ＦＣ１）の下部電極６４、強誘電体膜６５、第１強誘電体キャパシタの上部電極６６を順に形成する。
【００２５】
図５ｆに示すように、第１強誘電体キャパシタの上部電極６６上に第４絶縁層６７を形成し、フォトリソグラフィ工程で第４絶縁層６７を選択的にエッチングして、第１強誘電体キャパシタの上部電極６６が所定の部分露出されるようにコンタクトホールを形成する。そして、コンタクトホールを介して第１強誘電体キャパシタの上部電極６６と電気的に連結される第１プレートライン６８を形成して、従来技術による不揮発性強誘電体メモリ素子の製造工程が完了する。符号６８ａは第２プレートラインを示す。
【００２６】
【発明が解決しようとする課題】
しかし、上記従来の不揮発性強誘電体メモリ素子並びにその製造方法は次のような問題点があった。
【００２７】
素子ごとにワードラインとプレートラインが形成され、隣接した素子のワードラインとプレートラインの形成空間が十分に確保されず、狭い空間で形成されるため、工程が非常に難しい。また、強誘電体キャパシタの上部電極とプレートラインとをコンタクトホールを介して連結するので、コンタクトホール形成時にマスクの数が増加し、コストが高くなる。
【００２８】
本発明は上記の従来技術の問題点を解決するためのもので、マージンをより大きくして製造工程をより簡単にし、マスクの数を減少させ、コストを節減させると共に、レイアウト面積をより小さくすることができる不揮発性強誘電体メモリ素子並びにその製造方法を提供することが目的である。
【００２９】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ素子は、トランジスタと強誘電体キャパシタとでセルを構成させ、かつスプリットワードライン構成とし、基板上に形成させた第１スプリットワードラインと第２スプリットワードラインを絶縁する絶縁層の表面にそれぞれのスプリットワードラインの上側にそれらの方向と同じ方向に強誘電体キャパシタを形成させたことを特徴とする。一実施態様では強誘電体キャパシタの第１電極とその表面を覆う強誘電体層とを各セルに共通に長く形成させ、第２電極はトランジスタのアクティブ領域の端部に沿ってその両側にまで広がる構造としてある。また、第２実施態様では第２電極を二つのセルのそれぞれのトランジスタのアクティブ領域にまたがるように形成させてある。
【００３０】
そして、本発明の不揮発性強誘電体メモリ素子の製造方法は、半導体基板に第１アクティブと第２アクティブ領域を形成する工程；前記第１、第２アクティブ領域を各々横切る第１、第２スプリットワードラインを形成する工程；前記第１、第２スプリットワードライン両側の第１、第２アクティブ領域に各々第１、第２ソース／ドレイン領域を形成する工程；コンタクトホールを介して前記第１、第２ドレイン領域に連結される第１プラグと、前記第１、第２ソース領域に連結される第２プラグを形成する工程；前記第２、第１スプリットワードラインの上側に第１、第２強誘電体キャパシタの第１電極を各々形成する工程；前記第１、第２電極上に各々第１、第２強誘電体層を形成する工程；前記第１、第２強誘電体層の表面上に各々形成され、所定の長さに分離させて第１、第２強誘電体キャパシタの第２電極を形成する工程；前記第１、第２ソース領域に各々連結された第２プラグを前記第１、第２強誘電体キャパシタの第２電極と連結する第１、第２電導層を形成する工程；前記第１、第２ドレイン領域に連結された第１プラグと各々連結され、前記第１、第２スプリットワードラインを横切る方向に形成された第１、第２ビットラインを形成する工程を備えることを特徴とする。
【００３１】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリ素子並びにその製造方法を説明する。図６は本発明実施形態の不揮発性強誘電体メモリ素子の回路的構成図である。二つのセルのみを示すがいうまでもなく、同じパターンで数多くのセルが形成されている。
図６に示すように、本不揮発性強誘電体メモリ素子は、ワードラインとプレートラインの代わりに、第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）とを互いに一定の間隔をおいて行方向に形成されている。第１スプリットワードライン（ＳＷＬ１）には第１トランジスタ（Ｔ１）のゲートを、第２スプリットワードライン（ＳＷＬ２）には第２トランジスタ（Ｔ２）のゲートをそれぞれ接続している。第１ビットライン（Ｂ／Ｌ１）と第２ビットライン（Ｂ／Ｌ２）が第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に形成され、それぞれに第１トランジスタ（Ｔ１）のドレイン、第２トランジスタ（Ｔ２）のドレインが接続される。第１強誘電体キャパシタ（ＦＣ１）が第１トランジスタ（Ｔ１）のソースと第２スプリットワードライン（ＳＷＬ２）との間に接続され、第２強誘電体キャパシタ（ＦＣ２）が第２トランジスタ（Ｔ２）のソースと第１スプリットワードライン（ＳＷＬ１）との間に接続されている。
【００３２】
一方、図７は簡略化した上記不揮発性強誘電体メモリ素子を用いた強誘電体メモリ装置の回路的構成図であって、その動作原理を以下に説明する。
【００３３】
図７に示すように、行方向に配列された第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とする複数のスプリットワードライン対が形成され、そのスプリットワードライン対を横切る方向に形成され、隣接した二つのビットラインを一対として複数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）対が形成され、そのビットライン対の間には、両方のビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンシングアンプ（ＳＡ）が形成される。さらに、センシングアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンシングアンプイネーブル部が設けられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）が設けられている。
【００３４】
図８は本不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図である。
【００３５】
図８のＴ０区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」に活性化する以前の区間であって、全てのビットラインを一定のレベルにプレチャージさせる。
【００３６】
Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が全て「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがビットラインへ伝達され、メインビットラインのレベルが変化する。このとき、ロジック「ハイ」に格納されていた強誘電体キャパシタは、ビットラインとスプリットワードラインに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊され且つ多量の電流が流れ、ビットラインに高電圧が誘起される。
【００３７】
反面、ロジック「ロー」に格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられるので、強誘電体の極性が破壊せず、少量の電流が流れるのでビットラインに多少低い電圧が誘起される。
そして、ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるためにセンシングアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００３８】
一方、破壊されたセルのロジック「ハイ」データは第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」である状態では復旧できないので、次のＴ２、Ｔ３区間で再格納される。
【００３９】
Ｔ２区間は第１スプリットワードライン（ＳＷＬ１）は「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持する区間であって、第２トランジスタ（Ｔ２）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４０】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。このときビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４１】
図９は本発明第１実施形態による不揮発性強誘電体メモリ素子の構造断面図であって、一つのセルのみを示している。
図９に示すように、半導体基板１００はアクティブ領域とフィールド領域とに区画されており、その上に絶縁膜を介して第１スプリットワードライン１０２と第２スプリットワードライン１０２ａが互いに平行に配置されている。図示の断面位置では第１スプリットワードライン１０２がアクティブ領域上に、第２スプリットワードライン１０２ａがフィールド領域上に形成されている。第１スプリットワードライン１０２の両側のアクティブ領域内に第１ソース／ドレイン領域１０３、１０４が形成され、第２スプリットワードライン１０２ａの両側のアクティブ領域内にも第２ソース／ドレイン領域が形成されている（図示されていない）。ワードラインが形成された基板の全面に第１絶縁層１０５が堆積され、それを貫通して第１ドレイン領域に連結されるように第１プラグ１０６が形成されている。第２ドレイン領域とそれに連結される第１プラグも備えているが、この図では見えないので図示しない。第１ソース領域１０３に連結される第２プラグ１０７が第１絶縁層１０５を貫通して形成されている。同様に、第２ソース領域とそれに連結される第２プラグは図示しない。
【００４２】
従来はキャパシタをワードラインに直交するように形成させていたが、本実施形態ではキャパシタをワードラインの方向に長くワードラインの上側に形成させている。しかも、本実施形態ではワードラインを覆って形成された第１絶縁層１０５の表面に形成させている。本実施形態では、第１強誘電体キャパシタ（ＦＣ１）を第２スプリットワードライン１０２ａの上側に、第２強誘電体キャパシタ（ＦＣ２）を第１スプリットワードライン１０２ａの上側に配置している。キャパシタは厚く形成された第１電極１０８と、その露出された表面を覆うように形成させた強誘電体層１０９とその上の第２電極１１０とで形成されている。第１電極１０８と強誘電体層１０９とはワードラインに連なるセル全体に共通に長く形成されているが、第２電極１１０はそれぞれのセル毎に形成される。後述のように、第２電極は強誘電体層１０９の上で第１セル用と第２セル用で長手方向に位置をずらして配置してある。図９の断面位置では第２強誘電体キャパシタの第２電極は図示されていない。このようにして形成されている第１強誘電体キャパシタ（ＦＣ１）の第２電極１１０が第１電導層１１１によって第１ソース領域１０３に連結された第２プラグ１０７と電気的に連結されている。同様に第２強誘電体キャパシタ（ＦＣ２）の第２電極が第１電導層によって第２プラグと電気的に連結されているが、図示の断面では見えないので示していない。キャパシタを形成させた第１絶縁層１０５の全面に第２絶縁層１１２が形成され、その上にビットライン１１４が形成されている。図では第１ビットラインのみを示している。ビットラインはワードラインに直交する方向に形成されている。さらに、このビットラインをドレイン領域１０４へ連結するための第３プラグ１１３と第１プラグ１０６が連結され、第１、第２絶縁層１０５、１１２を貫通して配置されている。また、図示しないが、第１プラグと強誘電体キャパシタの第２電極の間にバリア層が更に配置されている。
【００４３】
第１強誘電体キャパシタの第２電極１１０は第１トランジスタ（Ｔ１）のソース領域（第１ソース領域）に連結され、第２強誘電体キャパシタの第２電極（図示せず）は第２トランジスタのソース領域（第２ソース領域）に連結される。
以下、このように構成された本不揮発性強誘電体メモリ素子の製造方法をより詳細に説明する。
【００４４】
図１０ａ〜図１０ｉは本不揮発性強誘電体メモリ素子のレイアウト工程図であり、図１１ａ〜図１１ｉは図１０ａ〜図１０ｉそれそれのＩ−Ｉ’線による断面図である。
【００４５】
まず、図１０ａ，１１ａに示すように、第１導電型の半導体基板に一定の間隔をおいて互いに平行し、上下にずらした第１アクティブ領域１００ａと第２アクティブ領域１００ｂを区画する。アクティブ領域１００ａ、１００ｂ以外の部分はフィールド領域（素子隔離層１００ｃ）であって、トレンチアイソレーション工程で形成する。
【００４６】
図１０ｂに示すように、それぞれのアクティブ領域１００ａ、１００ｂのほぼ中央を横切るように、一定の間隔離して第１スプリットワードライン（ＳＷＬ１）１０２と第２スプリットワードライン（ＳＷＬ２）１０２ａを形成する。
この第１スプリットワードライン１０２は第１トランジスタ（Ｔ１）のゲート電極となり、第２スプリットワードライン１０２ａは第２トランジスタ（Ｔ２）のゲート電極となる。その後、図１１ｂに示すように、第１スプリットワードライン１０２の両側のアクティブ領域１００ａに基板と反対導電型の不純物イオンを注入して、第１ソース／ドレイン領域１０３、１０４を形成し、同時に第１スプリットワードライン１０２ａの両側のアクティブ領域１００ｂにも第２ソース／ドレイン領域を形成する。
【００４７】
図１０ｃ、１１ｃに示すように、第１絶縁層１０５を形成する。この第１絶縁層１０５としてＩＬＤ層を使用する。化学機械的ＣＭＰを用いて第１絶縁層１０５の表面を平坦化させ、第１、第２ソース領域１０３，１０３ａと第１、第２ドレイン領域１０４，１０４ａを露出させるように第１絶縁層１０５をパターニングしてコンタクトホールを形成する。コンタクトホールにポリシリコン又はタングステンなどの金属を埋め込んで第１トランジスタＴ１及び第２トランジスタＴ２のドレインとしての第１、第２ドレイン不純物領域１０４，１０４ａに各々連結される第１プラグ１０６と、それぞれのソースとしての第１、第２ソース不純物領域に各々連結される第２プラグ１０７を形成する。
【００４８】
図１０ｄ、１１ｄに示すように、第１スプリットワードライン１０２上に第２強誘電体キャパシタの第１電極１０８ａを形成し、第２スプリットワードライン１０２ａ上に第１強誘電体キャパシタの第１電極１０８を形成する。この際、第１、第２強誘電体キャパシタの第１電極１０８、１０８ａは第１、第２スプリットワードライン１０２、１０２ａの幅より小さいか同一とする。第１強誘電体キャパシタの第１電極１０８は第２スプリットワードライン（ＳＷＬ２）と外部で電気的に連結し、第２強誘電体キャパシタの第１電極１０８ａは第１スプリットワードライン（ＳＷＬ１）と電気的に連結する。第１電極を形成する前にバリア層を形成させても良い。
【００４９】
図１０ｅ、１１ｅに示すように、第１強誘電体キャパシタの第１電極１０８上に第１強誘電体層１０９を形成し、第２強誘電体キャパシタの第１電極１０８ａ上に第２強誘電体層１０９ａを形成する。即ち、第１、第２強誘電体キャパシタの第１電極１０８、１０８ａを含む全面に強誘電体物質を蒸着した後、第１強誘電体キャパシタの第１電極及び、第２強誘電体キャパシタの第１電極上にのみ残るようにパターニングする。
【００５０】
図１０ｆ、１１ｆに示すように、第１、第２強誘電体層１０９、１０９ａを含む全面に強誘電体キャパシタの第２電極物質を蒸着した後、パターニングして第１強誘電体層１０９上に第２アクティブ領域１００ｂから第１アクティブ領域の方へ一定の長さに第１強誘電体キャパシタの第２電極１１０を形成させ、かつ、第２強誘電体層１０９ａ上に第１アクティブ領域１００ａから第２アクティブ領域１１０ｂの方へ一定の長さに第２強誘電体キャパシタの第２電極１１０ａを形成する。この際、第１、第２強誘電体キャパシタの第２電極１１０、１１０ａはフィールド領域の上側にのみ存在するようにパターニングする。即ち、アクティブ領域の上側に存在する強誘電体キャパシタの第２電極物質をエッチングして除去することにより、アクティブ領域を中心にその両側のフィールド領域に広がる強誘電体キャパシタの第２電極を形成する。すなわち、第１キャパシタの第２電極は第２フィールド領域１００ａの一端に沿ってフィールド領域を中心にしてその両側に広がっている。第２キャパシタの第２電極も同様に第２フィールド領域１００ｂの一端に沿ってフィールド領域を中心にしてその両側に広がっている。
【００５１】
その後、図１０ｇ、１１ｇに示すように、第１ソース領域１０３に連結された第２プラグ１０７と、第１強誘電体キャパシタの第２電極１１０とを電気的に連結する第１電導層１１１と、第２ソース領域１０３ａに連結された第２プラグ１０７と、第２強誘電体キャパシタの第２電極１１０ａとを電気的に連結する第２電導層１１１ａを形成する。ここで、強誘電体キャパシタの第２電極がアクティブ領域を中心にその両側に配置されるように形成することで、第１電導層１１１と第２電導層１１１ａの形成時、工程マージンを確保することができる。即ち、第１アクティブ領域と第２アクティブ領域が一定の間隔をおいて上下（図１０ｇにおいて）にずらして形成されているため、第２電極をそのアクティブ領域を中心に両側に形成することができ、それにより第２プラグと第２電極とを電気的に連結する第１、第２電導層を互いに連接するように形成しなくても良いので、工程の余裕度を確保できる。
このとき、第１導電層１１１と第１導電層１１１ａとを別途形成させずに、第１、第２誘電体キャパシタの第２電極を形成するとき、第１強誘電体キャパシタの第２電極１１０ａが第１ソース領域１０３に連結された第２プラグ１０７と連結されるように十分の幅を持たせて形成し、かつ第２強誘電体キャパシタの第２電極１１０ａが第２ソース領域１０３ａに連結された第２プラグ１０７と連結されるように十分の幅を持たせて形成形成することもできる。それにより、製造工程をより簡素化することができる。
【００５２】
図１０ｈ、１１ｈに示すように、第１、第２電導層１１１、１１１ａを含む全面に第２絶縁層１１２を形成した後、ＣＭＰ工程で平坦化する。その後、その第２絶縁層にコンタクトホールを形成させ、それに導電性物質を充填することで、第１、第２ドレイン領域１０４、１０４ａに各々連結された第１プラグ１０６と各々連結されるように第３プラグ１１３を形成する。
【００５３】
図１０ｉ，１１ｉに示すように、第１ドレイン領域１０４に連結される第３プラグ１１３と電気的に連結され、第１、第２スプリットワードライン１０２、１０２ａを横切る方向に第１ビットライン１１４を形成させ、第２ドレイン領域１０４ａに連結される第３プラグ１１３と電気的に連結され、第１、第２スプリットワードライン１０２、１０２ａを横切る方向に第２ビットライン１１４ａを形成させると、本発明第１実施形態による不揮発性強誘電体メモリ素子が完了する。
【００５４】
次に、図１２は本発明の第２実施形態による不揮発性強誘電体メモリ素子の構造断面図である。
本発明の第２実施形態は第１実施形態と比較して強誘電体キャパシタの第２電極の形成位置が相違している。即ち、本発明の第１実施形態はアクティブ領域の上側に存在する強誘電体キャパシタの第２電極物質をエッチングして除去することにより、第１、第２強誘電体キャパシタの第２電極がフィールド領域上にのみ存在するように構成していた。従って、第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極とは互いにずれた位置に非対称に形成されていた。
【００５５】
これに対して、本発明の第２実施形態は第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極とが互いに平行並ぶように形成されている。従って、第１，第２キャパシタとその間の領域とで形成される形状はほぼ正方形となる。
即ち、それぞれのワードライン上側で第１アクティブ領域から第２アクティブ領域にわたって、第１、第２強誘電体キャパシタの第２電極を互いに平行に形成する。
【００５６】
このような本発明の第２実施形態による不揮発性強誘電体メモリ素子並びにその製造方法を説明する。
【００５７】
図１２は本発明の第２実施形態による不揮発性強誘電体メモリ素子の構造断面図である。
図１２に示すように、アクティブ領域とフィールド領域を備えた半導体基板１００の上に絶縁膜を介して第１スプリットワードライン１０２と第２スプリットワードライン１０２ａが一定の間隔を保って平行に形成されている。図の箇所では第１スプリットワードライン１０２がアクティブ領域の上にあり、第２スプリットワードライン１０２ａがフィールド領域上にある。アクティブ領域の第１スプリットワードライン１０２の両側には第１ソース／ドレイン領域１０３、１０４が形成され、第２スプリットワードライン１０２ａの両側には第２ソース／ドレイン領域１０３ａ、１０４ａ（図示せず）が形成されている。ワードラインが形成された基板上には第１絶縁層１０５が形成されており、それを貫通して第１ドレイン領域１０４に連結される第１プラグ１０６（第２ドレイン領域及びその第２ドレイン領域に連結される第１プラグは図示せず）と、第１ソース領域１０３に連結される第２プラグ１０７（第２ソース領域及びその第２ソース領域に連結される第２プラグは図示せず）が形成されている。この第１絶縁層１０５の上に左記の例と同様に強誘電体キャパシタが形成されている。第１、第２強誘電体キャパシタとも、第１電極１０８ａ、その表面に形成された強誘電体層１０９、その表面を覆うように形成された第１電極１１０ａとから構成されている。第１電極１０８，強誘電体層１０９が連続した形状に作られるのは先の実施形態と同様である。第２電極は前記したとおりに双方のアクティブ領域の間にわたって形成されている。したがって、図示のように、双方のキャパシタとも第２電極１１０，１１０ａを見ることができる。この第２電極１１０には、第２電極を第１ソース領域１０３に連結するための第１電導層１１１が第２プラグ１０７との間に形成されている。第２プラグ１０７は前記のように第１ソース電極１０３に連結されている。第２ソース領域にも同様に強誘電体キャパシタの第２電極１１０ａが連結されているが、図１２ではそれが見えない。従って、図示されていない。キャパシタが形成された第１絶縁層１０５の上に第２絶縁層１１２が形成され、その第２絶縁層には第１ドレイン領域１０４に連結された第１プラグ１０６と電気的に連結された第３プラグ１１３が形成されている。同様に第２ドレイン領域に連結される第１プラグと連結された第３プラグも存在するが、この図では見えない。第２絶縁層の上には各々の第３プラグ１１３と連結される第１及び第２ビットライン１１４、１１４ａ（図示せず）が配置されている。
【００５８】
このように構成された本発明の第２実施形態による不揮発性強誘電体メモリ素子並びにその製造方法をより詳細に説明する。
【００５９】
図１３ａ〜１３ｉは本発明の第２実施形態による不揮発性強誘電体メモリ素子のレイアウト工程図で、図１４ａ〜１４ｉは製造工程の断面図である。
図１３ａ、１４ａに示すように、第１導電型の半導体基板に一定の間隔をおいて互いに平行し、上下にずらしたそれぞれのトランジスタ用のアクティブ領域１００ａ、１００ｂを形成する。
アクティブ領域１００ａ、１００ｂ以外の部分はフィールド領域（素子隔離層）であって、トレンチアイソレーション工程で形成する。
【００６０】
図１３ｂ、１４ｂに示すように、それぞれのアクティブ領域１００ａ、１００ｂのほぼ中央を横切るように、一定の間隔離して第１スプリットワードライン（ＳＷＬ１）１０２と第２スプリットワードライン（ＳＷＬ２）１０２ａを絶縁膜１０１を介して形成する。
この第１スプリットワードライン１０２は第１トランジスタ（Ｔ１）のゲート電極となり、第２スプリットワードライン１０２ａは第２トランジスタ（Ｔ２）のゲート電極となる。その後、図示しないが、第１スプリットワードライン１０２の両側のアクティブ領域に基板と反対導電型の不純物イオンを注入して、第１ソース／ドレイン領域を形成し、第２スプリットワードラインの両側の第２アクティブ領域内に第２ソース／ドレイン領域を形成する。
【００６１】
図１３ｃ、１４ｃに示すように、トランジスタを形成させた基板の上に第１絶縁層１０５を堆積させ、ＣＭＰを用いてその表面を平坦化させる。第１絶縁層１０５の第１、第２ドレイン不純物領域の箇所にコンタクトホールを形成させ、そこにポリシリコン又はタングステンなどの導電性物質を充填して、第１、第２ドレイン不純物領域に各々連結される第１プラグ１０６を形成する。同様にして、第１、第２ソース不純物領域に各々連結される第２プラグ１０７を形成する。
【００６２】
図１３ｄ、１４ｄに示すように、第１絶縁層１０５の上にキャパシタの第１電極物質層を厚く形成させた後パターニングして、第１スプリットワードライン１０２上側に第２強誘電体キャパシタの第１電極１０８ａを形成し、第２スプリットワードライン１０２ａ上側に第１強誘電体キャパシタの第１電極１０８を形成する。この第１電極を形成する前にバリヤ層を形成するのが望ましい。この第１、第２強誘電体キャパシタの第１電極１０８、１０８ａは第１、第２スプリットワードライン１０２、１０２ａの幅より小さいか同一とする。第１強誘電体キャパシタの第１電極１０８は第２スプリットワードライン１０８ａと外部で電気的に連結し、第２強誘電体キャパシタの第１電極１０８ａは第１スプリットワードライン１０２と電気的に連結する。
【００６３】
図１３ｅ、図１４ｅに示すように、第１強誘電体キャパシタの第１電極１０８上に第１強誘電体層１０９を形成し、第２強誘電体キャパシタの第１電極１０８ａ上に第２強誘電体層１０９ａを形成する。即ち、第１、第２強誘電体キャパシタの第１電極１０８、１０８ａを含む全面に強誘電体物質を蒸着した後、第１強誘電体キャパシタの第１電極及び、第２強誘電体キャパシタの第１電極上にのみ残るようにパターニングする。強誘電体層は第１電極の露出している全表面を包み込むように形成させる。
【００６４】
図１３ｆ、１４ｆに示すように、第１、第２強誘電体層１０９、１０９ａを含む全面に強誘電体キャパシタの第２電極物質を蒸着した後、パターニングして第１強誘電体キャパシタの第２電極１１０と第２強誘電体キャパシタの第２電極１１０ａを形成する。ここで、第１強誘電体キャパシタの第２電極１１０は第２アクティブ領域のソースとドレインとの間の領域から第１アクティブ領域の（図１３ｆにおける）下のフィールド領域にまで至るように形成し、第２強誘電体キャパシタの第２電極１１０ａは第２アクティブ領域の（図１３ｆにおける）上のフィールド領域から第１アクティブ領域のソースとドレインとの間の領域にまで至るように形成する。従って、第１強誘電体キャパシタの第２電極１１０と第２強誘電体キャパシタの第２電極１１０ａは第１スプリットワードライン１０２と第２スプリットワードライン１０２ａが形成された方向に沿って互いに平行に並んで形成される。
【００６５】
その後、図１３ｇ、１４ｇに示すように、第１ソース領域１０３に連結された第２プラグ１０７と第１強誘電体キャパシタの第２電極１１０とを電気的に連結する第１電導層１１１と、第２ソース領域１０３ａに連結された第２プラグ１０７と第２強誘電体キャパシタの第２電極１１０ａとを電気的に連結する第２電導層１１１ａとを形成する。このように、第１電導層１１１と第２電導層１１１ａを形成するに当たって、層間絶縁膜を形成した後、コンタクトホールを形成し、そのコンタクトホールを介して第２プラグ１０７と各々の第２電極とを連結するのではなく、第２電極と第２プラグとを直接連結するので、工程をより簡素化することができる。
【００６６】
次いで、図１３ｈ、１４ｈに示すように、第１、第２電導層１１１、１１１ａを含む全面に第２絶縁層１１２を形成した後、ＣＭＰ工程でその表面を平坦化する。その第２絶縁層１１２のそれぞれの第１プラグの位置にコンタクトホールを形成させ、そこに導電性物質、例えばタングステンなどを充填させて、第１、第２ドレイン領域１０４、１０４ａに各々連結された第１プラグ１０６と各々連結されるように第３プラグ１１３を形成する。
【００６７】
最後に、図１３ｉ、図１４ｉに示すように、第２絶縁層１１２の上にビットライン物質層を形成させ、パターニングしてそれぞれ第３プラグ１１３に連結される第１、第２ビットライン１１４，１１４ａを形成する。ビットラインは第３プラグ１１３、第１プラグ１０６を介してトランジスタのドレインに接続されることになる。ビットラインを形成させることで本発明第２実施形態による不揮発性強誘電体メモリ素子の製造が完了する。
【００６８】
このような本発明の第２実施形態は第１強誘電体キャパシタの第１電極と第２強誘電体キャパシタの第２電極とがそれぞれ第２スプリットワードライン及び第１スプリットワードラインに沿って互いに平行であり、且つ双方の間の線に対して対称的に形成されている。
【００６９】
【発明の効果】
本発明は、強誘電体キャパシタを第１、第２スプリットワードラインの上側にそれらと平行に並ぶように形成させたので、強誘電体キャパシタの第２電極と基板のアクティブ領域とを連結するための第１，第２導電層の形成の工程のマージンを確保することができ、かつ工程がより簡単になった。
また、強誘電体キャパシタの第２電極をアクティブ領域と連結するに当たって、前記アクティブ領域に連結されたプラグと前記第２電極を電導層を用いて直接連結できるので、絶縁膜を用いたコンタクトホールを介して第２電極とプラグを連結することに比べ、マスクの節減及び工程の簡素化を図ることができる。
【００７０】
また、本発明は、第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極を第１、第２スプリットワードラインの形成方向に沿って互いに平行し、且つ対称的に形成することができ、この様に、第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極とを対称的に形成するようになっても、第２電極とアクティブ領域に連結されたプラグとを連結するための第１、第２電導層がコンタクトホールを介して連結する必要が無く、直列連結されるから工程を簡素化することができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来技術による不揮発性強誘電体メモリ素子の回路的構成図。
【図３ａ】従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図。
【図３ｂ】従来の不揮発性強誘電体メモリ装置の読み出しモードの動作を示すタイミング図。
【図４ａ】従来の不揮発性強誘電体メモリ素子のレイアウト図。
【図４ｂ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図。
【図５ａ】〜
【図５ｆ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【図６】本発明の不揮発性強誘電体メモリ素子の回路的構成図。
【図７】簡略化した本発明の不揮発性強誘電体メモリ装置の回路的構成図。
【図８】本発明の不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図。
【図９】本発明の第１実施形態による不揮発性強誘電体メモリ素子の構造断面図。
【図１０ａ】〜
【図１０ｉ】本発明の第１実施形態による不揮発性強誘電体メモリ素子のレイアウト工程図。
【図１１ａ】〜
【図１１ｉ】図１０ａ〜１０ｉのＩ−Ｉ’線による製造工程断面図。
【図１２】本発明の第２実施例による不揮発性強誘電体メモリ素子の構造断面図。
【図１３ａ】〜
【図１３ｉ】本発明の第２実施形態による不揮発性強誘電体メモリ素子のレイアウト工程図。
【図１４ａ】〜
【図１４ｉ】図１３ａ〜１３ｉのＩ−Ｉ’線による製造工程断面図。
【符号の説明】
１００：半導体基板
１００ａ、１００ｂ：第１、第２アクティブ領域
１０２、１０２ａ：第１、第２スプリットワードライン
１０３、１０３ａ：第１、第２ソース領域
１０４、１０４ａ：第１、第２ドレイン領域
１０６、１０７、１１３：第１、第２、第３プラグ
１０８、１０８ａ：第１、第２強誘電体キャパタの第１電極
１０９、１０９ａ：第１、第２強誘電体層
１１０、１１０ａ：第１、第２強誘電体キャパシタの第２電極
１１１、１１１ａ：第１、第２電導層
１１４、１１４ａ：第１、第２ビットライン
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に、不揮発性強誘電体メモリ素子並びにその製造方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため、次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同じ構造を有する記憶素子であって、キャパシタの材料として強誘電体を用いて、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持している。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ素子の駆動回路を添付の図面に基づいて説明する。
【０００５】
図２は従来の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されドレインはビットラインに連結されるトランジスタ（Ｔ１）と、２端子中第１端子はトランジスタ（Ｔ１）のソースに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とを含んでいる。
【０００６】
このような従来不揮発性強誘電体メモリ装置並びにその駆動回路のデータ入出力動作は次のように行われる。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に印加されると、書込みモードが始まる。次いで、書込みモードでのアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。
【０００７】
このようにして、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定の期間の「ハイ」信号と所定の期間の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される。
【０００８】
このような書込みモードの動作でセルに格納されたデータを読み出すための動作は以下の通りである。
【０００９】
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
【００１０】
そして、各ビットラインを不活性化させた後、アドレスをデコードする。デコードされたアドレスによって選択されたワードラインは「ロー」から「ハイ」に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【００１１】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変化した場合であり、データが破壊されてない場合は、ａからｆへ変化した場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１２】
このように、センスアンプからデータを出力した後には元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１３】
以下、かかる従来不揮発性強誘電体メモリ素子の構造並びに製造方法を説明する。
【００１４】
図４ａは従来の不揮発性強誘電体メモリ素子のレイアウト図である。
図４ａに示すように、長方形の形状に第１アクティブ領域４１を形成させ、同様の形状の第２アクティブ領域４１ａを第１アクティブ領域４１に平行に所定の間隔を保って、かつ長手方向に約２／３ほどずらして形成させる。本実施形態は二つのメモリ素子のみを示すものであって、実際は同様のパターンで多数配置されるのはいうまでもない。第１ワードライン（Ｗ／Ｌ１）と第２ワードライン（Ｗ／Ｌ２）が互いに平行にアクティブ領域の長手方向と直交する方向に形成されている。第１ワードライン（Ｗ／Ｌ１）は第１アクティブ領域４１のほぼ中央を横切り、第２ワードライン（Ｗ／Ｌ２）は第２アクティブ領域４１ａのほぼ中央を横切るように形成されている。ビットラインはワードラインに直交する方向に形成されるが、第１ビットライン（Ｂ／Ｌ１）が第１アクティブ領域４１に沿い、第２ビットライン（Ｂ／Ｌ２）が第２アクティブ領域４１ａに沿うように形成される。第１アクティブ領域４１と第２アクティブ領域４１ａの間隔はこのビットラインを通すことができる程度に保たれている。第１、第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）がそれぞれのアクティブ領域に一部オーバラップさせて、双方のワードラインにまたがるように配置されている。そして、それぞれのキャパシタはそれぞれのアクティブ領域に電気的に連結されている。さらに、第１プレートライン（Ｐ／Ｌ１）と第２プレートライン（Ｐ／Ｌ２）がそれぞれ第１、第２ワードライン（Ｗ／Ｌ１、Ｗ／Ｌ２）の上に配置されている。その際、第１プレートライン（Ｐ／Ｌ１）は第１強誘電体キャパシタ（ＦＣ１）と、第２プレートライン（Ｐ／Ｌ２）は第２強誘電体キャパシタ（ＦＣ２）とそれぞれ電気的に連結される。
【００１５】
前記図４ａは前述のように製造上の一単位のみを示したレイアウト図である。このように、従来不揮発性強誘電体メモリ素子は第１、第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）がビットライン方向に沿って形成され、第１プレートライン（Ｐ／Ｌ１）は第１ワードライン（Ｗ／Ｌ１）上に形成され、第２プレートライン（Ｐ／Ｌ２）は第２ワードライン（Ｗ／Ｌ２）上に形成されている。
【００１６】
かかる従来不揮発性強誘電体メモリ素子をより詳細に説明する。
【００１７】
図４ｂは図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図である。
図４ｂに示すように、基板５１にアクティブ領域とフィールド領域５２が形成されている。双方のアクティブ領域は前述のように配置されている。それぞれのアクティブ領域のほぼ中央を横切るように第１ワードライン５４と第２ワードライン５４ａが第１絶縁層５３を介して形成されている。第１アクティブ領域の第１ワードライン５４の両側に第１ソース／ドレイン不純物領域５５、５６が形成されている。同様に第２アクティブ領域の第２ワードライン５４ａの両側にも第２ソース／ドレイン不純物領域（図示せず）が形成されている。これらのワードラインが形成された基板５１の全面に第２絶縁層５７が形成されている。この第２絶縁層５７の第１ドレイン不純物領域５６の箇所にはコンタクトホールが形成され、そこに第１プラグ層５８ａが埋められている。その第１プラグ層５８ａの先端部に第１ドレイン不純物領域５６を第１ビットライン（図示せず）に第１プラグ層５８ａを介して連結する第１メタル層５９が形成されている。図示しないが、ビットラインが第２絶縁層５７の表面に形成されている。その第２絶縁層５７の上に第３絶縁層６０が積層されている。第２絶縁層５７と第３絶縁層６０を通してコンタクトホールが第１ソース不純物領域５５を露出させるように形成されており、そこに第２プラグ層６２が埋め込まれている。この第３絶縁層６０の表面にキャパシタ、図示の例は第１強誘電体キャパシタ（ＦＣ１）がワードライン間にまたがるように形成される。そのキャパシタは第３絶縁層６０の表面に第２プラグ層６２と電気的に連結されるバリアメタル層６３と、その上に順次積層された下部電極６４と、強誘電体膜６５と、上部電極６６とで構成されている。キャパシタが形成された第３絶縁層６０の全面に第４絶縁層６７が形成され、その上にプレートライン６８，６８ａが形成されている。それぞれのプレートラインは第１、台２それぞれのワードライン５４，５４ａの上にオーバラップされるように形成されている。
【００１８】
以下、かかる従来の不揮発性強誘電体メモリ素子の製造方法を説明する。
【００１９】
図５ａ〜図５ｆは従来技術による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図であって、図４ａのＩ−Ｉ’線によるものである。
【００２０】
図５ａに示すように、半導体基板５１の所定の部位をエッチングしてトレンチを形成した後、トレンチ内に絶縁膜を埋め込んで素子隔離層５２を形成する。その素子隔離層５２を含む基板上のアクティブ領域に第１絶縁層５３を形成する。第１絶縁層５３上にワードライン物質層を形成した後、パターニングして互いに一定の間隔を有する第１、第２ワードライン５４、５４ａを形成する。
【００２１】
図５ｂに示すように、ワードライン５４、５４ａをマスクとして用いて不純物イオン注入を介して、基板５１と反対の導電型を有するソース不純物領域５５及びドレイン不純物領域５６を形成する。ここで、ソース／ドレイン不純物領域５５、５６は第１ワードライン５４をゲート電極とする第１トランジスタ（Ｔ１）のソース／ドレイン不純物領域である。第１、第２ワードライン５４、５４ａを含む基板５１の全面に第２絶縁層５７を形成する。第２絶縁層５７上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第２絶縁層５７を選択的に除去して、ドレイン不純物領域５６が露出されるコンタクトホール５８を形成する。
【００２２】
図５ｃに示すように、コンタクトホール内に導電性物質を埋め込んで第１プラグ層５８ａを形成し、第１プラグ層５８ａと第１ビットライン（Ｂ／Ｌ１）とを連結する第１メタル層５９を形成する。このとき、図面には図示しないが、第２ビットライン（Ｂ／Ｌ２）は第２トランジスタ（Ｔ２）のドレイン不純物領域と電気的に連結される。
【００２３】
図５ｄに示すように、第１メタル層５９を含む第２絶縁層５７の全面に第３絶縁層６０を形成する。第３絶縁層６０上にフォトレジスト（図示せず）を塗布した後パターニングし、パターニングされたフォトレジストをマスクに用いたエッチング工程で第３絶縁層６０を選択的に除去して、ソース不純物領域５５が露出されるコンタクトホール６１を形成する。
【００２４】
図５ｅに示すように、コンタクトホール６１内に導電性物質を埋め込み、ソース不純物領域５５と電気的に連結される第２プラグ層６２を形成する。そして、第２プラグ層６２と電気的に連結されるようにバリアメタル層６３を形成した後、バリアメタル層６３上に第１強誘電体キャパシタ（ＦＣ１）の下部電極６４、強誘電体膜６５、第１強誘電体キャパシタの上部電極６６を順に形成する。
【００２５】
図５ｆに示すように、第１強誘電体キャパシタの上部電極６６上に第４絶縁層６７を形成し、フォトリソグラフィ工程で第４絶縁層６７を選択的にエッチングして、第１強誘電体キャパシタの上部電極６６が所定の部分露出されるようにコンタクトホールを形成する。そして、コンタクトホールを介して第１強誘電体キャパシタの上部電極６６と電気的に連結される第１プレートライン６８を形成して、従来技術による不揮発性強誘電体メモリ素子の製造工程が完了する。符号６８ａは第２プレートラインを示す。
【００２６】
【発明が解決しようとする課題】
しかし、上記従来の不揮発性強誘電体メモリ素子並びにその製造方法は次のような問題点があった。
【００２７】
素子ごとにワードラインとプレートラインが形成され、隣接した素子のワードラインとプレートラインの形成空間が十分に確保されず、狭い空間で形成されるため、工程が非常に難しい。また、強誘電体キャパシタの上部電極とプレートラインとをコンタクトホールを介して連結するので、コンタクトホール形成時にマスクの数が増加し、コストが高くなる。
【００２８】
本発明は上記の従来技術の問題点を解決するためのもので、マージンをより大きくして製造工程をより簡単にし、マスクの数を減少させ、コストを節減させると共に、レイアウト面積をより小さくすることができる不揮発性強誘電体メモリ素子並びにその製造方法を提供することが目的である。
【００２９】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ素子は、トランジスタと強誘電体キャパシタとでセルを構成させ、かつスプリットワードライン構成とし、基板上に形成させた第１スプリットワードラインと第２スプリットワードラインを絶縁する絶縁層の表面にそれぞれのスプリットワードラインの上側にそれらの方向と同じ方向に強誘電体キャパシタを形成させたことを特徴とする。一実施態様では強誘電体キャパシタの第１電極とその表面を覆う強誘電体層とを各セルに共通に長く形成させ、第２電極はトランジスタのアクティブ領域の端部に沿ってその両側にまで広がる構造としてある。また、第２実施態様では第２電極を二つのセルのそれぞれのトランジスタのアクティブ領域にまたがるように形成させてある。
【００３０】
そして、本発明の不揮発性強誘電体メモリ素子の製造方法は、半導体基板に第１アクティブと第２アクティブ領域を形成する工程；前記第１、第２アクティブ領域を各々横切る第１、第２スプリットワードラインを形成する工程；前記第１、第２スプリットワードライン両側の第１、第２アクティブ領域に各々第１、第２ソース／ドレイン領域を形成する工程；コンタクトホールを介して前記第１、第２ドレイン領域に連結される第１プラグと、前記第１、第２ソース領域に連結される第２プラグを形成する工程；前記第２、第１スプリットワードラインの上側に第１、第２強誘電体キャパシタの第１電極を各々形成する工程；前記第１、第２電極上に各々第１、第２強誘電体層を形成する工程；前記第１、第２強誘電体層の表面上に各々形成され、所定の長さに分離させて第１、第２強誘電体キャパシタの第２電極を形成する工程；前記第１、第２ソース領域に各々連結された第２プラグを前記第１、第２強誘電体キャパシタの第２電極と連結する第１、第２電導層を形成する工程；前記第１、第２ドレイン領域に連結された第１プラグと各々連結され、前記第１、第２スプリットワードラインを横切る方向に形成された第１、第２ビットラインを形成する工程を備えることを特徴とする。
【００３１】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリ素子並びにその製造方法を説明する。図６は本発明実施形態の不揮発性強誘電体メモリ素子の回路的構成図である。二つのセルのみを示すがいうまでもなく、同じパターンで数多くのセルが形成されている。
図６に示すように、本不揮発性強誘電体メモリ素子は、ワードラインとプレートラインの代わりに、第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）とを互いに一定の間隔をおいて行方向に形成されている。第１スプリットワードライン（ＳＷＬ１）には第１トランジスタ（Ｔ１）のゲートを、第２スプリットワードライン（ＳＷＬ２）には第２トランジスタ（Ｔ２）のゲートをそれぞれ接続している。第１ビットライン（Ｂ／Ｌ１）と第２ビットライン（Ｂ／Ｌ２）が第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に形成され、それぞれに第１トランジスタ（Ｔ１）のドレイン、第２トランジスタ（Ｔ２）のドレインが接続される。第１強誘電体キャパシタ（ＦＣ１）が第１トランジスタ（Ｔ１）のソースと第２スプリットワードライン（ＳＷＬ２）との間に接続され、第２強誘電体キャパシタ（ＦＣ２）が第２トランジスタ（Ｔ２）のソースと第１スプリットワードライン（ＳＷＬ１）との間に接続されている。
【００３２】
一方、図７は簡略化した上記不揮発性強誘電体メモリ素子を用いた強誘電体メモリ装置の回路的構成図であって、その動作原理を以下に説明する。
【００３３】
図７に示すように、行方向に配列された第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とする複数のスプリットワードライン対が形成され、そのスプリットワードライン対を横切る方向に形成され、隣接した二つのビットラインを一対として複数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）対が形成され、そのビットライン対の間には、両方のビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンシングアンプ（ＳＡ）が形成される。さらに、センシングアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンシングアンプイネーブル部が設けられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）が設けられている。
【００３４】
図８は本不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図である。
【００３５】
図８のＴ０区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」に活性化する以前の区間であって、全てのビットラインを一定のレベルにプレチャージさせる。
【００３６】
Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が全て「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがビットラインへ伝達され、メインビットラインのレベルが変化する。このとき、ロジック「ハイ」に格納されていた強誘電体キャパシタは、ビットラインとスプリットワードラインに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊され且つ多量の電流が流れ、ビットラインに高電圧が誘起される。
【００３７】
反面、ロジック「ロー」に格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられるので、強誘電体の極性が破壊せず、少量の電流が流れるのでビットラインに多少低い電圧が誘起される。
そして、ビットラインにセルデータが十分載せられると、センシングアンプを活性化させるためにセンシングアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００３８】
一方、破壊されたセルのロジック「ハイ」データは第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」である状態では復旧できないので、次のＴ２、Ｔ３区間で再格納される。
【００３９】
Ｔ２区間は第１スプリットワードライン（ＳＷＬ１）は「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持する区間であって、第２トランジスタ（Ｔ２）はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４０】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。このときビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復帰する。
【００４１】
図９は本発明第１実施形態による不揮発性強誘電体メモリ素子の構造断面図であって、一つのセルのみを示している。
図９に示すように、半導体基板１００はアクティブ領域とフィールド領域とに区画されており、その上に絶縁膜を介して第１スプリットワードライン１０２と第２スプリットワードライン１０２ａが互いに平行に配置されている。図示の断面位置では第１スプリットワードライン１０２がアクティブ領域上に、第２スプリットワードライン１０２ａがフィールド領域上に形成されている。第１スプリットワードライン１０２の両側のアクティブ領域内に第１ソース／ドレイン領域１０３、１０４が形成され、第２スプリットワードライン１０２ａの両側のアクティブ領域内にも第２ソース／ドレイン領域が形成されている（図示されていない）。ワードラインが形成された基板の全面に第１絶縁層１０５が堆積され、それを貫通して第１ドレイン領域に連結されるように第１プラグ１０６が形成されている。第２ドレイン領域とそれに連結される第１プラグも備えているが、この図では見えないので図示しない。第１ソース領域１０３に連結される第２プラグ１０７が第１絶縁層１０５を貫通して形成されている。同様に、第２ソース領域とそれに連結される第２プラグは図示しない。
【００４２】
従来はキャパシタをワードラインに直交するように形成させていたが、本実施形態ではキャパシタをワードラインの方向に長くワードラインの上側に形成させている。しかも、本実施形態ではワードラインを覆って形成された第１絶縁層１０５の表面に形成させている。本実施形態では、第１強誘電体キャパシタ（ＦＣ１）を第２スプリットワードライン１０２ａの上側に、第２強誘電体キャパシタ（ＦＣ２）を第１スプリットワードライン１０２ａの上側に配置している。キャパシタは厚く形成された第１電極１０８と、その露出された表面を覆うように形成させた強誘電体層１０９とその上の第２電極１１０とで形成されている。第１電極１０８と強誘電体層１０９とはワードラインに連なるセル全体に共通に長く形成されているが、第２電極１１０はそれぞれのセル毎に形成される。後述のように、第２電極は強誘電体層１０９の上で第１セル用と第２セル用で長手方向に位置をずらして配置してある。図９の断面位置では第２強誘電体キャパシタの第２電極は図示されていない。このようにして形成されている第１強誘電体キャパシタ（ＦＣ１）の第２電極１１０が第１電導層１１１によって第１ソース領域１０３に連結された第２プラグ１０７と電気的に連結されている。同様に第２強誘電体キャパシタ（ＦＣ２）の第２電極が第１電導層によって第２プラグと電気的に連結されているが、図示の断面では見えないので示していない。キャパシタを形成させた第１絶縁層１０５の全面に第２絶縁層１１２が形成され、その上にビットライン１１４が形成されている。図では第１ビットラインのみを示している。ビットラインはワードラインに直交する方向に形成されている。さらに、このビットラインをドレイン領域１０４へ連結するための第３プラグ１１３と第１プラグ１０６が連結され、第１、第２絶縁層１０５、１１２を貫通して配置されている。また、図示しないが、第１プラグと強誘電体キャパシタの第２電極の間にバリア層が更に配置されている。
【００４３】
第１強誘電体キャパシタの第２電極１１０は第１トランジスタ（Ｔ１）のソース領域（第１ソース領域）に連結され、第２強誘電体キャパシタの第２電極（図示せず）は第２トランジスタのソース領域（第２ソース領域）に連結される。
以下、このように構成された本不揮発性強誘電体メモリ素子の製造方法をより詳細に説明する。
【００４４】
図１０ａ〜図１０ｉは本不揮発性強誘電体メモリ素子のレイアウト工程図であり、図１１ａ〜図１１ｉは図１０ａ〜図１０ｉそれそれのＩ−Ｉ’線による断面図である。
【００４５】
まず、図１０ａ，１１ａに示すように、第１導電型の半導体基板に一定の間隔をおいて互いに平行し、上下にずらした第１アクティブ領域１００ａと第２アクティブ領域１００ｂを区画する。アクティブ領域１００ａ、１００ｂ以外の部分はフィールド領域（素子隔離層１００ｃ）であって、トレンチアイソレーション工程で形成する。
【００４６】
図１０ｂに示すように、それぞれのアクティブ領域１００ａ、１００ｂのほぼ中央を横切るように、一定の間隔離して第１スプリットワードライン（ＳＷＬ１）１０２と第２スプリットワードライン（ＳＷＬ２）１０２ａを形成する。
この第１スプリットワードライン１０２は第１トランジスタ（Ｔ１）のゲート電極となり、第２スプリットワードライン１０２ａは第２トランジスタ（Ｔ２）のゲート電極となる。その後、図１１ｂに示すように、第１スプリットワードライン１０２の両側のアクティブ領域１００ａに基板と反対導電型の不純物イオンを注入して、第１ソース／ドレイン領域１０３、１０４を形成し、同時に第１スプリットワードライン１０２ａの両側のアクティブ領域１００ｂにも第２ソース／ドレイン領域を形成する。
【００４７】
図１０ｃ、１１ｃに示すように、第１絶縁層１０５を形成する。この第１絶縁層１０５としてＩＬＤ層を使用する。化学機械的ＣＭＰを用いて第１絶縁層１０５の表面を平坦化させ、第１、第２ソース領域１０３，１０３ａと第１、第２ドレイン領域１０４，１０４ａを露出させるように第１絶縁層１０５をパターニングしてコンタクトホールを形成する。コンタクトホールにポリシリコン又はタングステンなどの金属を埋め込んで第１トランジスタＴ１及び第２トランジスタＴ２のドレインとしての第１、第２ドレイン不純物領域１０４，１０４ａに各々連結される第１プラグ１０６と、それぞれのソースとしての第１、第２ソース不純物領域に各々連結される第２プラグ１０７を形成する。
【００４８】
図１０ｄ、１１ｄに示すように、第１スプリットワードライン１０２上に第２強誘電体キャパシタの第１電極１０８ａを形成し、第２スプリットワードライン１０２ａ上に第１強誘電体キャパシタの第１電極１０８を形成する。この際、第１、第２強誘電体キャパシタの第１電極１０８、１０８ａは第１、第２スプリットワードライン１０２、１０２ａの幅より小さいか同一とする。第１強誘電体キャパシタの第１電極１０８は第２スプリットワードライン（ＳＷＬ２）と外部で電気的に連結し、第２強誘電体キャパシタの第１電極１０８ａは第１スプリットワードライン（ＳＷＬ１）と電気的に連結する。第１電極を形成する前にバリア層を形成させても良い。
【００４９】
図１０ｅ、１１ｅに示すように、第１強誘電体キャパシタの第１電極１０８上に第１強誘電体層１０９を形成し、第２強誘電体キャパシタの第１電極１０８ａ上に第２強誘電体層１０９ａを形成する。即ち、第１、第２強誘電体キャパシタの第１電極１０８、１０８ａを含む全面に強誘電体物質を蒸着した後、第１強誘電体キャパシタの第１電極及び、第２強誘電体キャパシタの第１電極上にのみ残るようにパターニングする。
【００５０】
図１０ｆ、１１ｆに示すように、第１、第２強誘電体層１０９、１０９ａを含む全面に強誘電体キャパシタの第２電極物質を蒸着した後、パターニングして第１強誘電体層１０９上に第２アクティブ領域１００ｂから第１アクティブ領域の方へ一定の長さに第１強誘電体キャパシタの第２電極１１０を形成させ、かつ、第２強誘電体層１０９ａ上に第１アクティブ領域１００ａから第２アクティブ領域１１０ｂの方へ一定の長さに第２強誘電体キャパシタの第２電極１１０ａを形成する。この際、第１、第２強誘電体キャパシタの第２電極１１０、１１０ａはフィールド領域の上側にのみ存在するようにパターニングする。即ち、アクティブ領域の上側に存在する強誘電体キャパシタの第２電極物質をエッチングして除去することにより、アクティブ領域を中心にその両側のフィールド領域に広がる強誘電体キャパシタの第２電極を形成する。すなわち、第１キャパシタの第２電極は第２フィールド領域１００ａの一端に沿ってフィールド領域を中心にしてその両側に広がっている。第２キャパシタの第２電極も同様に第２フィールド領域１００ｂの一端に沿ってフィールド領域を中心にしてその両側に広がっている。
【００５１】
その後、図１０ｇ、１１ｇに示すように、第１ソース領域１０３に連結された第２プラグ１０７と、第１強誘電体キャパシタの第２電極１１０とを電気的に連結する第１電導層１１１と、第２ソース領域１０３ａに連結された第２プラグ１０７と、第２強誘電体キャパシタの第２電極１１０ａとを電気的に連結する第２電導層１１１ａを形成する。ここで、強誘電体キャパシタの第２電極がアクティブ領域を中心にその両側に配置されるように形成することで、第１電導層１１１と第２電導層１１１ａの形成時、工程マージンを確保することができる。即ち、第１アクティブ領域と第２アクティブ領域が一定の間隔をおいて上下（図１０ｇにおいて）にずらして形成されているため、第２電極をそのアクティブ領域を中心に両側に形成することができ、それにより第２プラグと第２電極とを電気的に連結する第１、第２電導層を互いに連接するように形成しなくても良いので、工程の余裕度を確保できる。
このとき、第１導電層１１１と第１導電層１１１ａとを別途形成させずに、第１、第２誘電体キャパシタの第２電極を形成するとき、第１強誘電体キャパシタの第２電極１１０ａが第１ソース領域１０３に連結された第２プラグ１０７と連結されるように十分の幅を持たせて形成し、かつ第２強誘電体キャパシタの第２電極１１０ａが第２ソース領域１０３ａに連結された第２プラグ１０７と連結されるように十分の幅を持たせて形成形成することもできる。それにより、製造工程をより簡素化することができる。
【００５２】
図１０ｈ、１１ｈに示すように、第１、第２電導層１１１、１１１ａを含む全面に第２絶縁層１１２を形成した後、ＣＭＰ工程で平坦化する。その後、その第２絶縁層にコンタクトホールを形成させ、それに導電性物質を充填することで、第１、第２ドレイン領域１０４、１０４ａに各々連結された第１プラグ１０６と各々連結されるように第３プラグ１１３を形成する。
【００５３】
図１０ｉ，１１ｉに示すように、第１ドレイン領域１０４に連結される第３プラグ１１３と電気的に連結され、第１、第２スプリットワードライン１０２、１０２ａを横切る方向に第１ビットライン１１４を形成させ、第２ドレイン領域１０４ａに連結される第３プラグ１１３と電気的に連結され、第１、第２スプリットワードライン１０２、１０２ａを横切る方向に第２ビットライン１１４ａを形成させると、本発明第１実施形態による不揮発性強誘電体メモリ素子が完了する。
【００５４】
次に、図１２は本発明の第２実施形態による不揮発性強誘電体メモリ素子の構造断面図である。
本発明の第２実施形態は第１実施形態と比較して強誘電体キャパシタの第２電極の形成位置が相違している。即ち、本発明の第１実施形態はアクティブ領域の上側に存在する強誘電体キャパシタの第２電極物質をエッチングして除去することにより、第１、第２強誘電体キャパシタの第２電極がフィールド領域上にのみ存在するように構成していた。従って、第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極とは互いにずれた位置に非対称に形成されていた。
【００５５】
これに対して、本発明の第２実施形態は第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極とが互いに平行並ぶように形成されている。従って、第１，第２キャパシタとその間の領域とで形成される形状はほぼ正方形となる。
即ち、それぞれのワードライン上側で第１アクティブ領域から第２アクティブ領域にわたって、第１、第２強誘電体キャパシタの第２電極を互いに平行に形成する。
【００５６】
このような本発明の第２実施形態による不揮発性強誘電体メモリ素子並びにその製造方法を説明する。
【００５７】
図１２は本発明の第２実施形態による不揮発性強誘電体メモリ素子の構造断面図である。
図１２に示すように、アクティブ領域とフィールド領域を備えた半導体基板１００の上に絶縁膜を介して第１スプリットワードライン１０２と第２スプリットワードライン１０２ａが一定の間隔を保って平行に形成されている。図の箇所では第１スプリットワードライン１０２がアクティブ領域の上にあり、第２スプリットワードライン１０２ａがフィールド領域上にある。アクティブ領域の第１スプリットワードライン１０２の両側には第１ソース／ドレイン領域１０３、１０４が形成され、第２スプリットワードライン１０２ａの両側には第２ソース／ドレイン領域１０３ａ、１０４ａ（図示せず）が形成されている。ワードラインが形成された基板上には第１絶縁層１０５が形成されており、それを貫通して第１ドレイン領域１０４に連結される第１プラグ１０６（第２ドレイン領域及びその第２ドレイン領域に連結される第１プラグは図示せず）と、第１ソース領域１０３に連結される第２プラグ１０７（第２ソース領域及びその第２ソース領域に連結される第２プラグは図示せず）が形成されている。この第１絶縁層１０５の上に左記の例と同様に強誘電体キャパシタが形成されている。第１、第２強誘電体キャパシタとも、第１電極１０８ａ、その表面に形成された強誘電体層１０９、その表面を覆うように形成された第１電極１１０ａとから構成されている。第１電極１０８，強誘電体層１０９が連続した形状に作られるのは先の実施形態と同様である。第２電極は前記したとおりに双方のアクティブ領域の間にわたって形成されている。したがって、図示のように、双方のキャパシタとも第２電極１１０，１１０ａを見ることができる。この第２電極１１０には、第２電極を第１ソース領域１０３に連結するための第１電導層１１１が第２プラグ１０７との間に形成されている。第２プラグ１０７は前記のように第１ソース電極１０３に連結されている。第２ソース領域にも同様に強誘電体キャパシタの第２電極１１０ａが連結されているが、図１２ではそれが見えない。従って、図示されていない。キャパシタが形成された第１絶縁層１０５の上に第２絶縁層１１２が形成され、その第２絶縁層には第１ドレイン領域１０４に連結された第１プラグ１０６と電気的に連結された第３プラグ１１３が形成されている。同様に第２ドレイン領域に連結される第１プラグと連結された第３プラグも存在するが、この図では見えない。第２絶縁層の上には各々の第３プラグ１１３と連結される第１及び第２ビットライン１１４、１１４ａ（図示せず）が配置されている。
【００５８】
このように構成された本発明の第２実施形態による不揮発性強誘電体メモリ素子並びにその製造方法をより詳細に説明する。
【００５９】
図１３ａ〜１３ｉは本発明の第２実施形態による不揮発性強誘電体メモリ素子のレイアウト工程図で、図１４ａ〜１４ｉは製造工程の断面図である。
図１３ａ、１４ａに示すように、第１導電型の半導体基板に一定の間隔をおいて互いに平行し、上下にずらしたそれぞれのトランジスタ用のアクティブ領域１００ａ、１００ｂを形成する。
アクティブ領域１００ａ、１００ｂ以外の部分はフィールド領域（素子隔離層）であって、トレンチアイソレーション工程で形成する。
【００６０】
図１３ｂ、１４ｂに示すように、それぞれのアクティブ領域１００ａ、１００ｂのほぼ中央を横切るように、一定の間隔離して第１スプリットワードライン（ＳＷＬ１）１０２と第２スプリットワードライン（ＳＷＬ２）１０２ａを絶縁膜１０１を介して形成する。
この第１スプリットワードライン１０２は第１トランジスタ（Ｔ１）のゲート電極となり、第２スプリットワードライン１０２ａは第２トランジスタ（Ｔ２）のゲート電極となる。その後、図示しないが、第１スプリットワードライン１０２の両側のアクティブ領域に基板と反対導電型の不純物イオンを注入して、第１ソース／ドレイン領域を形成し、第２スプリットワードラインの両側の第２アクティブ領域内に第２ソース／ドレイン領域を形成する。
【００６１】
図１３ｃ、１４ｃに示すように、トランジスタを形成させた基板の上に第１絶縁層１０５を堆積させ、ＣＭＰを用いてその表面を平坦化させる。第１絶縁層１０５の第１、第２ドレイン不純物領域の箇所にコンタクトホールを形成させ、そこにポリシリコン又はタングステンなどの導電性物質を充填して、第１、第２ドレイン不純物領域に各々連結される第１プラグ１０６を形成する。同様にして、第１、第２ソース不純物領域に各々連結される第２プラグ１０７を形成する。
【００６２】
図１３ｄ、１４ｄに示すように、第１絶縁層１０５の上にキャパシタの第１電極物質層を厚く形成させた後パターニングして、第１スプリットワードライン１０２上側に第２強誘電体キャパシタの第１電極１０８ａを形成し、第２スプリットワードライン１０２ａ上側に第１強誘電体キャパシタの第１電極１０８を形成する。この第１電極を形成する前にバリヤ層を形成するのが望ましい。この第１、第２強誘電体キャパシタの第１電極１０８、１０８ａは第１、第２スプリットワードライン１０２、１０２ａの幅より小さいか同一とする。第１強誘電体キャパシタの第１電極１０８は第２スプリットワードライン１０８ａと外部で電気的に連結し、第２強誘電体キャパシタの第１電極１０８ａは第１スプリットワードライン１０２と電気的に連結する。
【００６３】
図１３ｅ、図１４ｅに示すように、第１強誘電体キャパシタの第１電極１０８上に第１強誘電体層１０９を形成し、第２強誘電体キャパシタの第１電極１０８ａ上に第２強誘電体層１０９ａを形成する。即ち、第１、第２強誘電体キャパシタの第１電極１０８、１０８ａを含む全面に強誘電体物質を蒸着した後、第１強誘電体キャパシタの第１電極及び、第２強誘電体キャパシタの第１電極上にのみ残るようにパターニングする。強誘電体層は第１電極の露出している全表面を包み込むように形成させる。
【００６４】
図１３ｆ、１４ｆに示すように、第１、第２強誘電体層１０９、１０９ａを含む全面に強誘電体キャパシタの第２電極物質を蒸着した後、パターニングして第１強誘電体キャパシタの第２電極１１０と第２強誘電体キャパシタの第２電極１１０ａを形成する。ここで、第１強誘電体キャパシタの第２電極１１０は第２アクティブ領域のソースとドレインとの間の領域から第１アクティブ領域の（図１３ｆにおける）下のフィールド領域にまで至るように形成し、第２強誘電体キャパシタの第２電極１１０ａは第２アクティブ領域の（図１３ｆにおける）上のフィールド領域から第１アクティブ領域のソースとドレインとの間の領域にまで至るように形成する。従って、第１強誘電体キャパシタの第２電極１１０と第２強誘電体キャパシタの第２電極１１０ａは第１スプリットワードライン１０２と第２スプリットワードライン１０２ａが形成された方向に沿って互いに平行に並んで形成される。
【００６５】
その後、図１３ｇ、１４ｇに示すように、第１ソース領域１０３に連結された第２プラグ１０７と第１強誘電体キャパシタの第２電極１１０とを電気的に連結する第１電導層１１１と、第２ソース領域１０３ａに連結された第２プラグ１０７と第２強誘電体キャパシタの第２電極１１０ａとを電気的に連結する第２電導層１１１ａとを形成する。このように、第１電導層１１１と第２電導層１１１ａを形成するに当たって、層間絶縁膜を形成した後、コンタクトホールを形成し、そのコンタクトホールを介して第２プラグ１０７と各々の第２電極とを連結するのではなく、第２電極と第２プラグとを直接連結するので、工程をより簡素化することができる。
【００６６】
次いで、図１３ｈ、１４ｈに示すように、第１、第２電導層１１１、１１１ａを含む全面に第２絶縁層１１２を形成した後、ＣＭＰ工程でその表面を平坦化する。その第２絶縁層１１２のそれぞれの第１プラグの位置にコンタクトホールを形成させ、そこに導電性物質、例えばタングステンなどを充填させて、第１、第２ドレイン領域１０４、１０４ａに各々連結された第１プラグ１０６と各々連結されるように第３プラグ１１３を形成する。
【００６７】
最後に、図１３ｉ、図１４ｉに示すように、第２絶縁層１１２の上にビットライン物質層を形成させ、パターニングしてそれぞれ第３プラグ１１３に連結される第１、第２ビットライン１１４，１１４ａを形成する。ビットラインは第３プラグ１１３、第１プラグ１０６を介してトランジスタのドレインに接続されることになる。ビットラインを形成させることで本発明第２実施形態による不揮発性強誘電体メモリ素子の製造が完了する。
【００６８】
このような本発明の第２実施形態は第１強誘電体キャパシタの第１電極と第２強誘電体キャパシタの第２電極とがそれぞれ第２スプリットワードライン及び第１スプリットワードラインに沿って互いに平行であり、且つ双方の間の線に対して対称的に形成されている。
【００６９】
【発明の効果】
本発明は、強誘電体キャパシタを第１、第２スプリットワードラインの上側にそれらと平行に並ぶように形成させたので、強誘電体キャパシタの第２電極と基板のアクティブ領域とを連結するための第１，第２導電層の形成の工程のマージンを確保することができ、かつ工程がより簡単になった。
また、強誘電体キャパシタの第２電極をアクティブ領域と連結するに当たって、前記アクティブ領域に連結されたプラグと前記第２電極を電導層を用いて直接連結できるので、絶縁膜を用いたコンタクトホールを介して第２電極とプラグを連結することに比べ、マスクの節減及び工程の簡素化を図ることができる。
【００７０】
また、本発明は、第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極を第１、第２スプリットワードラインの形成方向に沿って互いに平行し、且つ対称的に形成することができ、この様に、第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極とを対称的に形成するようになっても、第２電極とアクティブ領域に連結されたプラグとを連結するための第１、第２電導層がコンタクトホールを介して連結する必要が無く、直列連結されるから工程を簡素化することができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来技術による不揮発性強誘電体メモリ素子の回路的構成図。
【図３ａ】従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図。
【図３ｂ】従来の不揮発性強誘電体メモリ装置の読み出しモードの動作を示すタイミング図。
【図４ａ】従来の不揮発性強誘電体メモリ素子のレイアウト図。
【図４ｂ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の構造断面図。
【図５ａ】〜
【図５ｆ】図４ａのＩ−Ｉ’線による不揮発性強誘電体メモリ素子の製造方法を説明するための工程断面図。
【図６】本発明の不揮発性強誘電体メモリ素子の回路的構成図。
【図７】簡略化した本発明の不揮発性強誘電体メモリ装置の回路的構成図。
【図８】本発明の不揮発性強誘電体メモリ素子の動作を説明するためのタイミング図。
【図９】本発明の第１実施形態による不揮発性強誘電体メモリ素子の構造断面図。
【図１０ａ】〜
【図１０ｉ】本発明の第１実施形態による不揮発性強誘電体メモリ素子のレイアウト工程図。
【図１１ａ】〜
【図１１ｉ】図１０ａ〜１０ｉのＩ−Ｉ’線による製造工程断面図。
【図１２】本発明の第２実施例による不揮発性強誘電体メモリ素子の構造断面図。
【図１３ａ】〜
【図１３ｉ】本発明の第２実施形態による不揮発性強誘電体メモリ素子のレイアウト工程図。
【図１４ａ】〜
【図１４ｉ】図１３ａ〜１３ｉのＩ−Ｉ’線による製造工程断面図。
【符号の説明】
１００：半導体基板
１００ａ、１００ｂ：第１、第２アクティブ領域
１０２、１０２ａ：第１、第２スプリットワードライン
１０３、１０３ａ：第１、第２ソース領域
１０４、１０４ａ：第１、第２ドレイン領域
１０６、１０７、１１３：第１、第２、第３プラグ
１０８、１０８ａ：第１、第２強誘電体キャパタの第１電極
１０９、１０９ａ：第１、第２強誘電体層
１１０、１１０ａ：第１、第２強誘電体キャパシタの第２電極
１１１、１１１ａ：第１、第２電導層
１１４、１１４ａ：第１、第２ビットライン
Claims (15)
- 長方形に形成された第１アクティブ領域と、同様に長方形に形成され、前記第１アクティブ領域と所定の間隔をおいて互いに平行に、かつ前記長方形の長手方向に所定長さずらして配列された第２アクティブ領域と；
前記それぞれのアクティブ領域の中央部を各々横切る第１、第２スプリットワードラインと；
前記第１、第２スプリットワードラインの両側の第１、第２アクティブ領域に各々形成された第１、第２ソース／ドレイン領域と；
前記第１、第２ドレイン領域にコンタクトホールを介して連結される第１プラグと；
前記第１、第２ソース領域にコンタクトホールを介して連結される第２プラグと；
前記第２、第１スプリットワードラインの上側に各々形成された第１、第２強誘電体キャパシタの第１電極と；
前記第１、第２強誘電体キャパシタのそれぞれの第１電極上に各々形成された第１、第２強誘電体層と；
前記第１、第２強誘電体層の表面上に各々形成された第１、第２強誘電体キャパシタの第２電極であって、それぞれのアクティブ領域の端部に沿ってアクティブ領域からその両側に広がっている第２電極と；
前記第１、第２ソース領域に連結された第２プラグを各々前記第１、第２強誘電体キャパシタの第２電極と連結する第１、第２電導層と；
前記第１、第２ドレイン領域に連結された第１プラグと各々連結され、前記第１、第２スプリットワードラインを横切る方向に形成された第１、第２ビットラインと
を含むことを特徴とする不揮発性強誘電体メモリ素子。 - 前記第１、第２ビットラインと前記第１プラグとの間に第３プラグを更に構成することを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 前記第１電導層は前記第１強誘電体キャパシタの第２電極と前記第１ソース領域に連結された第２プラグとを直接的に連結し、前記第２電導層は前記第２強誘電体キャパシタの第２電極と前記第２ソース領域に連結された第２プラグとを直接的に連結することを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 前記第１スプリットワードラインと前記第２強誘電体キャパシタの第１電極、そして、前記第２スプリットワードラインと前記第１強誘電体キャパシタの第１電極は各々電気的に連結されることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 前記第１、第２強誘電体キャパシタの第２電極は各々前記アクティブ領域を中心にその両側のフィールド領域上に形成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 前記第１、第２強誘電体キャパシタの第２電極は前記第１、第２スプリットワードラインに対して互いに平行していることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子。
- 半導体基板に第１アクティブと第２アクティブ領域を形成する工程；
前記第１、第２アクティブ領域を各々横切る第１、第２スプリットワードラインを形成する工程；
前記第１、第２スプリットワードライン両側の第１、第２アクティブ領域に各々第１、第２ソース／ドレイン領域を形成する工程；
コンタクトホールを介して前記第１、第２ドレイン領域に連結される第１プラグと、前記第１、第２ソース領域に連結される第２プラグを形成する工程；
前記第２、第１スプリットワードラインの上側に第１、第２強誘電体キャパシタの第１電極を各々形成する工程；
前記第１、第２電極上に各々第１、第２強誘電体層を形成する工程；
前記第１、第２強誘電体層の表面上に各々形成され、所定の長さに分離させて第１、第２強誘電体キャパシタの第２電極を形成する工程；
前記第１、第２ソース領域に各々連結された第２プラグを前記第１、第２強誘電体キャパシタの第２電極と連結する第１、第２電導層を形成する工程；
前記第１、第２ドレイン領域に連結された第１プラグと各々連結され、前記第１、第２スプリットワードラインを横切る方向に形成された第１、第２ビットラインを形成する工程
を備えることを特徴とする不揮発性強誘電体メモリ素子の製造方法。 - 長方形に形成された前記第１アクティブ領域と同様に長方形に形成された前記第２アクティブ領域とが、互いに一定の間隔をおいて平行に、かつ前記長方形の長手方向に所定長さずらして配列されたことを特徴とする請求項７記載の不揮発性強誘電体メモリ素子の製造方法。
- 前記第１強誘電体キャパシタの第１電極は前記第２スプリットワードラインの上側で絶縁層を隔てて形成し、前記第２強誘電体キャパシタの第１電極は前記第１スプリットワードラインの上側で前記絶縁層を隔てて形成することを特徴とする請求項７記載の不揮発性強誘電体メモリ素子の製造方法。
- 前記第１、第２強誘電体キャパシタの第２電極を形成する工程は、
前記第１、第２強誘電体層を含む全面に強誘電体キャパシタの第２電極物質層を形成する工程と、
前記第１、第２スプリットワードラインが形成された方向に沿って前記第１、第２強誘電体層の表面上に各々分離して形成させる工程とを備えることを特徴とする請求項７記載の不揮発性強誘電体メモリ素子の製造方法。 - 前記第１、第２電導層を形成する工程は、
前記第１、第２強誘電体キャパシタの第２電極を含む全面に電導性物質層を形成する工程と、
前記電導性物質層を選択的に除去して、前記第１強誘電体キャパシタの第２電極と前記第１ソース領域に連結された第２プラグとを直接的に連結する第１電導層と、前記第２強誘電体キャパシタの第２電極と前記第２ソース領域に連結された第２プラグとを直接的に連結する第２電導層を形成する工程とを備えることを特徴とする請求項７記載の不揮発性強誘電体メモリ素子の製造方法。 - 前記第１強誘電体キャパシタの第２電極及び、前記第２強誘電体キャパシタの第２電極は各々前記アクティブ領域の端部に沿ってその領域を中心にその両側のフィールド領域上に形成されることを特徴とする請求項７記載の不揮発性強誘電体メモリ素子の製造方法。
- 前記第１スプリットワードラインと前記第２強誘電体キャパシタの第１電極とを電気的に連結する工程と、前記第２スプリットワードラインと前記第１強誘電体キャパシタの第１電極とを電気的に連結する工程とを更に備えることを特徴とする請求項７記載の不揮発性強誘電体メモリ素子の製造方法。
- 前記第１、第２強誘電体キャパシタの第２電極を形成する工程は、
前記第１、第２強誘電体層を含む全面に強誘電体キャパシタの第２電極物質層を形成する工程と、
前記第２電極物質層を選択的に除去して、前記第１、第２スプリットワードラインが形成された方向に沿って前記第１、第２強誘電体層の表面上に各々形成され、互いに平行する前記第１強誘電体キャパシタの第２電極と第２強誘電体キャパシタの第２電極を形成することを特徴とする請求項７記載の不揮発性強誘電体メモリ素子の製造方法。 - 前記第１強誘電体キャパシタの第２電極は前記第２アクティブ領域のソースとドレインの間の領域から前記第１アクティブ領域の端部のフィールド領域にまで形成し、前記第２強誘電体キャパシタの第２電極は前記第１アクティブ領域のソースとドレインの間の領域から前記第２アクティブ領域の端部のフィールド領域にまで形成することを特徴とする請求項１４記載の不揮発性強誘電体メモリ素子の製造方法。
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