KR101211275B1 - 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 상기 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인(Word Line); 상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인(Bit Line); 및 트랜지스터 및 상기 트랜지스터의 소스 단자에 소스 라인이 전기적으로 연결되고, 트랜지스터의 게이트 단자는 상기 워드 라인에 전기적으로 연결되며, 트랜지스터의 드레인 단자는 메모리 기억소자의 일단에 연결되고, 메모리 기억소자의 타단은 비트 라인 접점을 통해 비트 라인에 전기적으로 연결되며, 상기 트랜지스터의 게이트 단자는 비트 라인 방향으로 인접하는 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고, 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하는 복수의 메모리 셀을 포함하며, 상기 복수의 워드 라인 각각에 대하여 하나의 워드 라인에 연결되는 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트와 연결되어 상기 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀을 공유하고, 상기 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 상기 비트 라인에 연결되는 비트 라인 접점은 인접한 비트 라인에 연결되는 비트 라인 접점과 엇갈리게 배치되며, 하나의 게이트 단자에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되고, 하나의 비트 라인 접점에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 메모리 기억소자가 서로 전기적으로 연결되며, 상기 게이트 단자에 메모리 기억소자를 통해 전기적으로 연결된 2개의 메모리 셀의 트랜지스터의 드레인 단자는 서로 다른 비트 라인접점을 통하여 서로 다른 비트 라인에 전기적으로 연결되고, 상기 비트 라인이 메모리 셀의 상부에 위치되고, 소스 라인(Source Line)은 메모리 셀의 하단부에 위치되며, 하나의 게이트 트렌치에 2개의 메모리 셀이 연결된다.

Description

비휘발성 메모리 소자 및 이의 제조 방법{Non Volatile Memory Device and Manufacturing Method thereof}
본 발명은 4F2의 셀 크기를 갖는 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
RAM(Random Access Memory)은 읽고 쓰기가 자유로운 컴퓨터 기억장치로 데이터를 임시로 저장하는 데 주로 쓰인다. DRAM(Dynamic Random Access Memory)은 RAM의 한 종류로 저장된 정보가 시간에 따라 소멸되기 때문에 주기적으로 재생시켜야 하는 특징을 가지고 있다. 구조가 간단해 집적이 용이하므로 대용량 임시 기억 장치로 사용된다.
메모리들 중 현재 가장 큰 시장을 형성하고 있는 메모리는 DRAM 이다. DRAM은 하나의 MOS 트랜지스터와 하나의 커패시터가 한 쌍을 이루고 이것이 1비트로 작용하는 기억소자이다. 이러한 DRAM은 커패시터에 전하를 저장함에 의해 데이터를 기록하는 방식이기 때문에 데이터를 잃지 않기 위해서는 주기적인 리프레시 동작을 필요로 하는 휘발성 메모리이다.
DRAM은 다수의 워드 라인(Word Line)과 다수의 비트 라인(Bit Line), 그리고 워드 라인과 비트 라인에 전기적으로 연결되고 트랜지스터와 커패시터로 구성된 다수의 메모리 셀(Memory Cell)로 구성되고, DRAM의 용량은 DRAM 칩 내에서 메모리 셀의 개수에 의해 결정된다.
현재 통상적인 DRAM은 8F2(8F square)의 메모리 셀 크기를 갖는다. 이러한 DRAM에서 워드 라인 및 비트 라인의 폭, 그리고 워드 라인 사이 및 비트 라인 사이의 간격은 최소 가공 치수(F)이고, 하나의 메모리 셀이 차지하는 면적은 8F2(4F×2F)이다. 대용량의 DRAM을 제작하기 위해서는, 최소 가공 치수(F)를 더 작게 하거나, 또는 정해진 최소 가공 치수(F)에 대하여 밀집되게 메모리 셀을 설계하고 배치하여야 한다. 최소 가공 치수(F)를 작게 하는 것은 물리적 한계에 접근하면서 메모리 셀의 크기를 축소하는 경향이 크게 대두되었다.
메모리 셀을 더욱 밀집되게 배치하기 위해서 6F2(3F×2F) 및 4F2(2F×2F)의 메모리 셀 크기를 갖는 DRAM이 개발된 바가 있다. 이중 4F2의 메모리 셀 크기를 갖는 DRAM은 가장 밀집된 복수의 메모리 셀을 포함하고 있어 대용량의 DRAM을 제공할 수 있다.
이러한 DRAM에 비해 하드디스크와 같이 전원이 꺼져도 저장된 신호를 잃지 않는 비휘발성 메모리로 NAND/NOR 플래시 메모리가 있다. 특히 NAND 플래시 메모리는 상용 메모리 중 가장 높은 집적도를 자랑한다. 이러한 플래시 메모리는 하드디스크에 비해 크기를 작게 만들 수 있어 가벼우며, 물리적 충격에 강한데다 액세스 속도가 매우 빠르고, 전력 소모가 작다는 장점 때문에 모바일 제품의 저장 매체로 주로 사용되고 있다. 그러나 플래시 메모리는 DRAM에 비해 속도가 느리고 동작 전압이 높다는 단점이 있다.
메모리의 쓰임새는 매우 다양하다. 상기 DRAM과 플래시 메모리의 경우만 보더라도 서로 다른 특성을 지님에 따라 서로 다른 제품에 채택되어 사용되고 있다. 근래에는 이러한 두 메모리의 장점만을 지닌 메모리를 개발하여 상용화하려는 시도들이 활발하게 진행되고 있다. 대표적인 예로는 STT-RAM(Spin Transfer Torque RAM), PCRAM(Phase Change RAM), MRAM(Magnetic RAM), PoRAM(Polymer RAM), ReRAM(Resistive RAM) 등이 있다.
특히 이들 중 STT-RAM은 차세대 비휘발성 메모리 가운데 가장 고속 동작이 가능한 메모리입니다. 전력 공급이 없어도 정보를 계속 보관하는 비휘발성 메모리일 뿐만 아니라 SRAM 급의 초고속 동작이 가능해 개발이 활발한 메모리이다.
STT-RAM은 DRAM과 유사한 구조를 가지고 있지만, 정보의 저장 및 재생 원리는 전혀 다르다. DRAM은 커패시터에 전자를 가둬서 0과 1의 신호로 데이터를 보관하지만, STT-RAM은 메모리 기억 요소 또는 소자(Memory Element), 예를 들어, Magnetic Tunneling Junction(자기 터널링 정합, MTJ)이라는 자성 물질구조에서 자성을 띠느냐 띠지 않느냐에 따라 0과 1로 데이터를 저장하게 된다. 어떤 의미에서 보면 차세대 메모리 가운데 MRAM과 원리적으로는 더 가깝다.
자성체의 극성 변화에 따른 저항 변화를 디지털 신호로 이용한 것으로 이미 저용량의 일부 제품의 상용화에 성공한 메모리이며, 자성을 이용한 방식이라 우주공간의 방사능에도 손상되지 않아 안전성 측면에서 최고 수준으로 가능성이 가장 큰 메모리라 할 수 있다.
본 발명은 종래의 8F2 또는 6F2 메모리 셀 메모리와 동일한 워드 라인 및 비트 라인의 금속선 배선 기술에 기반하여 4F2 메모리 셀 메모리를 비휘발성 메모리 소자에 적용하기 위한 것이 목적이다.
상기 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는, 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인(Word Line); 상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인(Bit Line); 및 트랜지스터 및 상기 트랜지스터의 소스 단자에 소스 라인이 전기적으로 연결되고, 트랜지스터의 게이트 단자는 상기 워드 라인에 전기적으로 연결되며, 트랜지스터의 드레인 단자는 메모리 기억소자의 일단에 연결되고, 메모리 기억소자의 타단은 비트 라인 접점을 통해 비트 라인에 전기적으로 연결되며, 상기 트랜지스터의 게이트 단자는 비트 라인 방향으로 인접하는 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고, 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하는 복수의 메모리 셀을 포함하며, 상기 복수의 워드 라인 각각에 대하여 하나의 워드 라인에 연결되는 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트와 연결되어 상기 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀을 공유하고, 상기 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 상기 비트 라인에 연결되는 비트 라인 접점은 인접한 비트 라인에 연결되는 비트 라인 접점과 엇갈리게 배치되며, 하나의 게이트 단자에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되고, 하나의 비트 라인 접점에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 메모리 기억소자가 서로 전기적으로 연결되며, 상기 게이트 단자에 메모리 기억소자를 통해 전기적으로 연결된 2개의 메모리 셀의 트랜지스터의 드레인 단자는 서로 다른 비트 라인접점을 통하여 서로 다른 비트 라인에 전기적으로 연결되고, 상기 비트 라인이 메모리 셀의 상부에 위치되고, 소스 라인(Source Line)은 메모리 셀의 하단부에 위치되며, 하나의 게이트 트렌치에 2개의 메모리 셀이 연결된다.
또한, 본 발명에 따른 비휘발성 메모리 소자는, 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인(Word Line); 상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인(Bit Line); 및 트랜지스터 및 상기 트랜지스터의 소스 단자에 소스 라인이 전기적으로 연결되고, 트랜지스터의 게이트 단자는 상기 워드 라인에 전기적으로 연결되며, 트랜지스터의 드레인 단자는 메모리 기억소자의 일단에 연결되고, 메모리 기억소자의 타단은 비트 라인 접점을 통해 비트 라인에 전기적으로 연결되며, 상기 트랜지스터의 게이트 단자는 비트 라인 방향으로 인접하는 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고, 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하는 복수의 메모리 셀을 포함하며, 상기 복수의 워드 라인 각각에 대하여 하나의 워드 라인에 연결되는 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트와 연결되어 상기 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 상기 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 상기 비트 라인에 연결되는 비트 라인 접점은 인접한 비트 라인에 연결되는 비트 라인 접점과 엇갈리게 배치되며, 하나의 게이트 단자에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되고, 하나의 비트 라인 접점에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 메모리 기억소자가 서로 전기적으로 연결되며, 상기 게이트 단자에 메모리 기억소자를 통해 전기적으로 연결된 2개의 메모리 셀의 트랜지스터의 드레인 단자는 서로 다른 비트 라인접점을 통하여 서로 다른 비트 라인에 전기적으로 연결되고, 상기 비트 라인이 메모리 셀의 상부에 위치되고, 소스 라인(Source Line)은 메모리 셀의 하단부에 위치되며, 하나의 게이트 트렌치에 2개의 메모리 셀이 연결되고, 반도체 기판이나 반도체 기판 내에 형성된 웰(Well)과의 전기적 연결을 제공하고 반도체 기판 내에 매몰되어 형성되는 접촉부를 더 포함하며, 상기 소스 단자는 반도체 기판에 트렌치 바디 접촉된다.
상기 복수의 워드 라인 및 비트 라인은 각각 그 폭 및 간격이 2F로 형성될 수 있다.
상기 메모리 셀은 4F2의 크기로 형성될 수 있다.
상기 4F2 크기의 메모리 셀은 STT-RAM, R-RAM 또는 PCRAM에 적용할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자 제조 방법은, 반도체 기판에 비휘발성 메모리 소자를 제조하는 방법으로, 반도체 기판 상에 산화 공정을 통해 제1절연막을 형성하고, 제1절연막 상부에 제2절연막을 형성하며, STI(Shallow Trench Isolation) 에칭 마스크를 이용하여 반도체 기판에 일정 깊이로 식각하여 복수의 홈을 형성한 후에 홈에는 STI 옥사이드 영역을 형성하는 소자 분리막 형성 단계; 바디 콘택 영역을 옥사이드 에칭하고, 바디 콘택 영역의 개방을 위한 절연막 스페이서를 형성하며, 절연막 스페이서에는 P+ 또는 P-poly를 채운 다음에 나머지 바디 콘택 영역에 옥사이드를 형성한 뒤 CMP(Chemical Mechanical Polishing)를 수행하는 매립형 바디 콘택 형성 단계; 상기 제1절연막 및 제2절연막을 통과하여 반도체 기판에 일정 깊이로 소스 라인 제1에칭으로 홈을 형성하고, 소스 라인 제1에칭으로 형성된 홈의 측벽에 소스 라인 스페이서를 형성하는 소스 라인 제1에칭 형성 단계; 상기 소스 라인 제1에칭으로 홈 측벽에 형성된 소스 라인 스페이서 아래로 반도체 기판에 일정 깊이로 소스 라인 제2에칭을 수행하고, 소스 라인 제2에칭으로 형성된 홈 아래 및 측방으로 소스 라인 정합 N+ 임플란트 영역을 형성하는 소스 라인 제2에칭 형성 단계; 상기 소스 라인 제1에칭 및 제2에칭으로 형성된 홈에 소스 라인이 되는 금속을 채우는 소스 라인 형성 단계; 상기 홈에 일정 높이로 형성된 소스 라인 위의 나머지 홈에 옥사이드 영역을 형성하고 CMP를 수행하는 소스 라인 채움 단계; 상기 반도체 기판의 상부에 형성된 제2절연막을 CMP의 수행으로 제거하고, 제1절연막 아래 및 측방으로 N+ 임플란트된 N+ 임플란트 영역을 형성하는 절연막 제거 및 N+ 임플란트 형성 단계; 상기 STI 옥사이드 영역에 게이트가 형성될 영역을 에칭하고, 에칭된 영역의 측면과 바닥에 게이트 옥사이드 영역을 형성하며, 게이트 옥사이드 영역 내측으로 게이트 금속을 채워 게이트를 형성하는 게이트 형성 단계; 상기 게이트가 형성된 영역 위에 일정 높이로 워드 라인을 형성하고, 워드 라인 상면과 측면에 제3절연막을 형성하는 워드 라인 형성 단계를 포함할 수 있다.
상기 워드 라인 상면과 측면에 형성된 제3절연막 상에 제4절연막을 형성하고, 제3절연막과 제4절연막이 형성된 사이에는 스토리지 노드 콘택을 형성하며, 스토리지 노드 콘택 위로는 하부 전극과 상부 전극을 형성하고, 하부 전극과 상부 전극 사이에 메모리 기억소자를 형성하며, 상부 전극 상부에 비트 라인을 형성하는 단계를 더 포함할 수 있다.
본 발명은 상기 해결 수단에 의하여, 비휘발성 메모리의 메모리 셀은 워드 라인과 비트 라인이 점유하지 않는 영역에 워드 라인과 비트 라인보다는 하측에 형성된다. 따라서 메모리 셀이 반도체 기판으로부터 형성될 수 있고, 그 위에 금속 재질의 워드 라인과 비트 라인을 형성할 수 있게 된다. 또한, 워드 라인 및 비트 라인 내에 세부 구조를 만들 필요가 없어 워드 라인 및 비트 라인의 저항 및 커패시턴스가 증가하지 않는다. 이러한 장점을 가지면서 고도로 집적된 메모리 셀을 형성할 수 있다.
도 1은 본 발명에 따른 4F2 메모리 셀 STT-RAM을 나타낸 회로도이다.
도 2는 본 발명의 일실시예에 따른 4F2 메모리 셀 STT-RAM을 나타낸 입체도이다.
도 3 내지 도 12는 본 발명에 따른 일실시예에 따른 4F2 메모리 셀 STT-RAM를 제조하는 방법의 세부 공정을 나타낸 평면도 및 단면도이다.
도 13 및 도 14는 본 발명의 반도체 기판에서 게이트의 변형예를 나타낸 것이다.
이하, 본 발명에 따른 비휘발성 메모리 소자에 관하여 첨부된 도면을 참조하여 상세하게 설명한다.
그리고 설명의 편의를 위하여 본 발명이 적용된 비휘발성 메모리로 STT-RAM(스핀주입자화반전메모리)에 대하여 설명하지만, 이에 한정되지 않고 R-RAM(Resistive RAM; 저항메모리) 또는 PCRAM(Phase-Change RAM; 상변화메모리) 등 다른 메모리 소자에 적용될 수 있다.
도 1은 본 발명에 따른 실시예로 SST RAM의 메모리 셀 배열을 도식화한 도면이다. 도 1에서, 복수의 워드 라인(WL0 내지 WL4)은 폭과 간격은 바람직하게는 2배 최소 가공 치수(2F)로서 가로로 연장되고, 복수의 비트 라인(BL0 내지 BL6)은 폭과 간격은 바람직하게는 2배 최소 가공 치수(2F)로서 세로로 연장되며, 메모리 셀(100)은 워드 라인(WL0 내지 WL4)과 비트 라인(BL0 내지 BL6)이 점유하지 않는 영역(가로 및 세로 길이가 2배 최소 가공 치수(2F))에 위치한다. 메모리 셀(100)의 개수는 워드 라인의 개수와 비트 라인의 개수의 곱과 같고, 각각의 메모리 셀이 차지하는 면적은 4F2(2F×2F)이다.
메모리 셀(100)의 일단은 워드 라인 접점(110)을 통해 워드 라인과 전기적으로 연결되고, 타단은 비트 라인 접점(120)을 통해 비트 라인과 전기적으로 연결된다. 워드 라인 접점(110)은 하나의 워드 라인을 따라 4배 최소 가공 치수(4F) 간격으로 위치하고, 비트 라인 접점(120)은 하나의 비트 라인을 따라 4배 최소 가공 치수(4F) 간격으로 위치한다. 하나의 워드 라인을 따라 위치하는 워드 라인 접점(110)은 인접한 워드 라인을 따라 위치하는 워드 라인 접점(110)과 엇갈려 배치되어 워드 라인 접점(110)들은 가로 및 세로 길이가 4배 최소 가공 치수(4F)인 마름모꼴로 배열되고, 하나의 비트 라인을 따라 위치하는 비트 라인 접점(120)은 인접한 비트 라인을 따라 위치하는 비트 라인 접점(120)과 엇갈려 배치되어 비트 라인 접점(120)들은 가로 및 세로 길이가 4배 최소 가공 치수(4F)인 마름모꼴로 배열된다.
하나의 워드 라인 접점(110)에 대하여 인접한 2개의 메모리 셀(100)이 전기적으로 연결되고, 하나의 비트 라인 접점(120)에 대하여 인접한 2개의 메모리 셀(100)이 전기적으로 연결된다. 따라서 메모리 셀(100)들이 워드 라인 접점(110)과 비트 라인 접점(120)을 통해 계단식으로 연결된 것과 같이 보인다. 또한, 본 발명의 워드 라인 접점은 바디에 콘택 연결된다.
도 1에서는 도시되지 않았지만, 워드 라인 접점(110)은 워드 라인의 하측에 위치하고, 비트 라인 접점(120)은 비트 라인의 하측에 위치한다.
더욱이 메모리 셀(100)은 트랜지스터(130) 및 메모리 기억소자(140)로 구성된다. 트랜지스터(130)의 소스 단자는 소스 라인(Source Line; SL)에 전기적으로 연결되고, 게이트 단자는 워드 라인 접점(110)을 통해 워드 라인(WL1)에 전기적으로 연결되며, 드레인 단자는 메모리 기억소자(140)의 일단에 연결되고, 메모리 기억소자(140)의 타단은 비트 라인 접점(120)을 통해 비트 라인(BL0)에 전기적으로 연결된다. 트랜지스터(130)의 게이트 단자는 워드 라인 접점(110)에 접하는 게이트 옥사이드(gate oxide)로 형성되고, 트랜지스터(130)의 드레인 단자는 비트 라인 접점(120)에 접하는 N+ 임플란트된 실리콘으로 형성된다. 또한, 상기 비트 라인(BL0 내지 BL6)이 메모리 셀(100)의 상부에 위치되고, 소스 라인(Source Line)은 메모리 셀의 하단부에 위치되며, 하나의 게이트 트렌치(도 5의 홈(216)에 해당)에 2개의 메모리 셀이 연결된다. 메모리 셀(100)의 보다 상세한 구조는 이하에서 보다 상세하게 기술될 것이다.
이하에서는 반도체 기판으로부터 본 발명에 따른 4F2 메모리 셀 STT-RAM을 제조하는 방법을 기술한다.
도 3a 내지 3c는 셀 채널이 형성된 반도체 기판을 나타낸 것이다. 도 3a는 평면도이고, 도 3b는 도 3a에서 A-B선에 따른 단면도이고, 도 3c는 도 3a에서 a-b선을 따른 단면도이다. 이러한 도면 사이의 관계는 이하의 다른 도면에서도 동일하다.
도 3a 내지 3c를 참조하면, 반도체 기판(200) 상에 산화 공정 등을 통해 제1절연막(SiO2)(202)이 형성되고, 제1절연막(202) 상부에는 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 통해 제2절연막(SiN)(204)이 형성된다. 제1절연막(202)은 제2절연막(204)이 반도체 기판(200) 상에 용이하게 증착되도록 하고, 제2절연막(204)은 이후의 공정에서 식각 마스크 또는 연마 정지막으로 기능한다.
그리고 STI(Shallow Trench Isolation) 에칭 마스크를 이용하여 사진 및 식각 공정으로 반도체 기판(200)에 일정 깊이로 식각하여 복수의 홈(208)을 형성한다. 홈(208)의 영역은 이후에 비트 라인(BL)이 형성되는 영역 중 드레인이 형성되는 영역을 포함한다. 또한, 상기 홈(208)에는 STI 옥사이드 영역(210)을 형성한다.
도 4a 내지 4c는 매립형 바디 콘택이 형성된 반도체 기판을 나타낸 것이다. 도 4a 내지 도 4c에서, 바디 콘택 영역(214)을 옥사이드 에칭하고, 바디 콘택 영역(214)의 개방을 위한 절연막 스페이서(212)를 형성한다. 그리고 절연막 스페이서(212)에는 P+ 또는 P-poly를 채운다. 나머지 바디 콘택 영역(214)에는 옥사이드를 형성한 뒤 CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)를 수행한다.
도 5a 내지 도 5c는 소스 라인이 제1에칭 형성된 반도체 기판을 나타낸 것이다. 도 5a 및 도 5b에서, 제1절연막(202) 및 제2절연막(204)을 통과하여 반도체 기판(200)에 일정 깊이로 소스 라인 제1에칭으로 홈(216)을 형성한다. 그리고 소스 라인 제1에칭으로 형성된 홈(216)의 측벽에는 소스 라인 스페이서(218)를 형성한다.
도 6a 내지 도 6c는 소스 라인이 제2에칭 형성된 반도체 기판을 나타낸 것이다. 도 6a 및 도 6b에서, 상기 소스 라인 제1에칭으로 형성된 홈(216)의 측벽 소스 라인 스페이서(218) 아래로 반도체 기판(200)에 일정 깊이로 소스 라인 제2에칭을 수행한다. 그리고 소스라인 제2에칭으로 형성된 홈(216)의 아래 및 측방으로 소스 라인 정합 N+ 임플란트 영역(220)을 형성한다. 반도체 기판(200)에 N+ 임플란트 공정 후에 열처리 공정을 수행하여 N+ 이온을 수평 측면으로 확산시켜 N+ 임플란트 영역(220)을 확장시킨다.
도 7a 내지 도 7c는 소스 라인에 금속이 채워진 반도체 기판을 나타낸 것이다. 도 7a 및 도 7b에서, 상기 소스 라인 제1에칭 및 제2에칭으로 형성된 홈(216)에 소스 라인(222)이 되는 금속을 채운다. 소스 라인(222)은 홈(216)의 바닥면에서 소스 라인 스페이서(218)와 접촉하는 일정 높이까지 형성된다.
도 8a 내지 도 8c는 소스 라인 위에 옥사이드 영역이 형성된 반도체 기판을 나타낸 것이다. 도 8a 및 도 8b에서, 상기 홈(216)에 일정 높이로 형성된 소스 라인(222) 위의 나머지 홈(216)에 옥사이드 영역(224)을 형성한다. 옥사이드 영역(224)을 형성한 후에 CMP를 수행한다.
도 9a 내지 도 9c는 제2절연막이 제거되고 N+ 임플란트 영역이 형성된 반도체 기판을 나타낸 것이다. 도 9a 및 도 9b에서, 반도체 기판(200)의 상부에 형성된 제2절연막(204)을 CMP의 수행으로 제거하고, 제1절연막(202) 아래 및 측방으로 N+ 임플란트된 N+ 임플란트 영역(226)을 형성한다. 반도체 기판(200)에 N+ 임플란트 공정 후에 열처리 공정을 수행하여 N+ 이온을 수평 측면으로 확산시켜 N+ 임플란트 영역(226)을 확장시킨다.
도 10a 내지 도 10c는 게이트가 형성된 반도체 기판을 나타낸 것이다. 도 10a 및 도 10c에서, 게이트가 형성될 영역을 에칭하고, 에칭된 영역의 측면과 바닥에 게이트 옥사이드 영역(228)을 형성하며, 게이트 옥사이드 영역(GOX)(228) 내측으로 게이트 금속을 채워 게이트(230)를 형성한다.
다음으로, 도 11a 내지 도 11c는 워드 라인(WL)이 형성된 반도체 기판을 나타낸 것이다. 도 11a 및 도 11c에서, 상기 게이트(230)가 형성된 영역 위에 일정 높이로 워드 라인(232)을 형성하고, 워드 라인(232) 상면과 측면에 제3절연막(234)을 형성한다. 상기 워드 라인 접점은 바디 콘택된다.
더욱이 도 12는 커패시터 공정 후에 반도체 기판을 나타낸 것이다. 도 12a는 비트 라인과 소스 라인이 지나가는 방향의 단면이고, 도 12b는 워드 라인이 지나가는 방향의 단면을 각각 나타낸 것이다. 상기 제3절연막(234) 상면으로 제4절연막(236)이 형성된다. 제3절연막(234)과 제4절연막(236)이 형성된 사이에는 스토리지 노드 콘택(238)이 형성된다. 스토리지 노드 콘택(238) 위로는 하부 전극(240)과 상부 전극(244)이 형성된다. 또한, 하부 전극(240)과 상부 전극(244) 사이에는 메모리 기억소자(242)가 형성된다. 또한, 상부 전극(244) 상부로는 비트 라인(BL)(246)이 형성된다.
도 13은 본 발명의 반도체 기판에서 게이트의 변형예를 나타낸 것이다. 게이트(G)를 기준으로 보면 소스 라인(SL) 방향, 즉 세로 방향으로 인접한 두 메모리 셀(100)이 게이트(G)를 공유하고, 워드 라인(WL) 방향, 즉 가로 방향으로 인접한 두 메모리 셀(100)은 드레인(D)을 공유하게 된다. 따라서 복수의 메모리 셀(100)은 좌측 하방으로부터 게이트(G), 드레인(D), 소스(S), 드레인(D), 게이트(G), 드레인(D), 소스(S) 순으로 우측 상방으로 계단 형상으로 배열된다.
또한, 도 14는 본 발명의 반도체 기판에서 게이트의 다른 변형예를 나타낸 것이다. 게이트(G)를 기준으로 보면 소스 라인(SL) 방향, 즉 세로 방향으로 인접한 두 메모리 셀(100)이 게이트(G)를 공유하고, 워드 라인(WL) 방향, 즉 가로 방향으로 인접한 두 메모리 셀(100)은 드레인(D)을 공유하게 된다. 따라서 복수의 메모리 셀(100)은 좌측 하방으로부터 게이트(G), 드레인(D), 소스(S), 드레인(D), 게이트(G), 드레인(D), 소스(S) 순으로 우측 상방으로 계단 형상으로 배열된다. 다만, 게이트(G)가 인접하는 드레인(D)과 소스 라인(SL)으로 확장 형성된 것을 보여준다. 이는 드레인 포화전류(IDSAT)의 변화(variation)를 방지시킬 수 있다.
본 발명에서는 게이트(G)가 트렌치 홈을 통해 형성되어 인접하는 2개의 메모리 셀(100)을 동시에 구동시킬 수 있도록 하는 것이 가장 큰 특징이라 할 수 있다. 즉 트랜지스터의 게이트 단자는 비트 라인 방향으로 인접하는 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고, 게이트와 2개의 메모리 셀 사이에 형성된 절연막을 통해 2개의 메모리 셀 사이의 측벽을 동시에 커버링하는 복수의 메모리 셀을 포함한다. 또한, 복수의 워드 라인 각각에 대하여 하나의 워드 라인에 연결되는 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트와 연결되어 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀이 공유한다.
상기 2개의 게이트(G)가 메모리 셀(100) 사이에 형성되고, 게이트(G)를 통해 각각의 메모리 셀이 구동된다. 게이트(G)가 공유하여 연결된 워드 라인(WL) 사이의 메모리 셀(100)이 위치되는 것이다. 더욱이 메모리 셀(100)의 게이트(G)가 워드 라인에 공유 연결되는 것은 대각선 방향으로 엇갈리게 형성된다.
비록 본 발명이 상술한 바람직한 실시예와 관련하여 설명되지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허청구의 범위에 속함은 자명하다.

Claims (7)

  1. 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인(Word Line);
    상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인(Bit Line); 및
    트랜지스터 및 상기 트랜지스터의 소스 단자에 소스 라인이 전기적으로 연결되고, 트랜지스터의 게이트 단자는 상기 워드 라인에 전기적으로 연결되며, 트랜지스터의 드레인 단자는 메모리 기억소자의 일단에 연결되고, 메모리 기억소자의 타단은 비트 라인 접점을 통해 비트 라인에 전기적으로 연결되며, 상기 트랜지스터의 게이트 단자는 비트 라인 방향으로 인접하는 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고, 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하는 복수의 메모리 셀을 포함하며,
    상기 복수의 워드 라인 각각에 대하여 하나의 워드 라인에 연결되는 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트와 연결되어 상기 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀을 공유하고,
    상기 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 상기 비트 라인에 연결되는 비트 라인 접점은 인접한 비트 라인에 연결되는 비트 라인 접점과 엇갈리게 배치되며,
    하나의 게이트 단자에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되고,
    하나의 비트 라인 접점에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 메모리 기억소자가 서로 전기적으로 연결되며,
    상기 게이트 단자에 메모리 기억소자를 통해 전기적으로 연결된 2개의 메모리 셀의 트랜지스터의 드레인 단자는 서로 다른 비트 라인접점을 통하여 서로 다른 비트 라인에 전기적으로 연결되고,
    상기 비트 라인이 메모리 셀의 상부에 위치되고, 소스 라인(Source Line)은 메모리 셀의 하단부에 위치되며, 하나의 게이트 트렌치에 2개의 메모리 셀이 연결되는 비휘발성 메모리 소자.
  2. 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인(Word Line);
    상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인(Bit Line); 및
    트랜지스터 및 상기 트랜지스터의 소스 단자에 소스 라인이 전기적으로 연결되고, 트랜지스터의 게이트 단자는 상기 워드 라인에 전기적으로 연결되며, 트랜지스터의 드레인 단자는 메모리 기억소자의 일단에 연결되고, 메모리 기억소자의 타단은 비트 라인 접점을 통해 비트 라인에 전기적으로 연결되며, 상기 트랜지스터의 게이트 단자는 비트 라인 방향으로 인접하는 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고, 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하는 복수의 메모리 셀을 포함하며,
    상기 복수의 워드 라인 각각에 대하여 하나의 워드 라인에 연결되는 게이트는 비트 라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트와 연결되어 상기 하나의 워드 라인에 연결되는 게이트를 상기 비트 라인 방향으로 인접한 2개의 메모리 셀이 공유하고,
    상기 워드 라인에 연결되는 게이트 단자는 인접한 워드 라인에 연결되는 게이트 단자와 엇갈리게 배치되고, 상기 비트 라인에 연결되는 비트 라인 접점은 인접한 비트 라인에 연결되는 비트 라인 접점과 엇갈리게 배치되며,
    하나의 게이트 단자에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자와 전기적으로 연결되고,
    하나의 비트 라인 접점에 대하여 워드 라인 방향으로 인접한 2개의 메모리 셀의 메모리 기억소자가 서로 전기적으로 연결되며,
    상기 게이트 단자에 메모리 기억소자를 통해 전기적으로 연결된 2개의 메모리 셀의 트랜지스터의 드레인 단자는 서로 다른 비트 라인접점을 통하여 서로 다른 비트 라인에 전기적으로 연결되고,
    상기 비트 라인이 메모리 셀의 상부에 위치되고, 소스 라인(Source Line)은 메모리 셀의 하단부에 위치되며, 하나의 게이트 트렌치에 2개의 메모리 셀이 연결되고,
    반도체 기판이나 반도체 기판 내에 형성된 웰(Well)과의 전기적 연결을 제공하고 반도체 기판 내에 매몰되어 형성되는 접촉부를 더 포함하는 비휘발성 메모리 소자.
  3. 제1항 또는 제2항에 있어서, 상기 복수의 워드 라인 및 비트 라인은 각각 그 폭 및 간격이 2F로 형성된 비휘발성 메모리 소자.
  4. 제1항 또는 제2항에 있어서, 상기 메모리 셀은 4F2의 크기로 형성된 비휘발성 메모리 소자.
  5. 제4항에 있어서, 상기 4F2 크기의 메모리 셀은 STT-RAM, R-RAM 또는 PCRAM에 적용한 비휘발성 메모리 소자.
  6. 반도체 기판에 비휘발성 메모리 소자를 제조하는 방법으로,
    반도체 기판 상에 산화 공정을 통해 제1절연막을 형성하고, 제1절연막 상부에 제2절연막을 형성하며, STI(Shallow Trench Isolation) 에칭 마스크를 이용하여 반도체 기판에 일정 깊이로 식각하여 복수의 홈을 형성한 후에 홈에는 STI 옥사이드 영역을 형성하는 소자 분리막 형성 단계;
    바디 콘택 영역을 옥사이드 에칭하고, 바디 콘택 영역의 개방을 위한 절연막 스페이서를 형성하며, 절연막 스페이서에는 P+ 또는 P-poly를 채운 다음에 나머지 바디 콘택 영역에 옥사이드를 형성한 뒤 CMP(Chemical Mechanical Polishing)를 수행하는 매립형 바디 콘택 형성 단계;
    상기 제1절연막 및 제2절연막을 통과하여 반도체 기판에 일정 깊이로 소스 라인 제1에칭으로 홈을 형성하고, 소스 라인 제1에칭으로 형성된 홈의 측벽에 소스 라인 스페이서를 형성하는 소스 라인 제1에칭 형성 단계;
    상기 소스 라인 제1에칭으로 홈 측벽에 형성된 소스 라인 스페이서 아래로 반도체 기판에 일정 깊이로 소스 라인 제2에칭을 수행하고, 소스 라인 제2에칭으로 형성된 홈 아래 및 측방으로 소스 라인 정합 N+ 임플란트 영역을 형성하는 소스 라인 제2에칭 형성 단계;
    상기 소스 라인 제1에칭 및 제2에칭으로 형성된 홈에 소스 라인이 되는 금속을 채우는 소스 라인 형성 단계;
    상기 홈에 일정 높이로 형성된 소스 라인 위의 나머지 홈에 옥사이드 영역을 형성하고 CMP를 수행하는 소스 라인 채움 단계;
    상기 반도체 기판의 상부에 형성된 제2절연막을 CMP의 수행으로 제거하고, 제1절연막 아래 및 측방으로 N+ 임플란트된 N+ 임플란트 영역을 형성하는 절연막 제거 및 N+ 임플란트 형성 단계;
    상기 STI 옥사이드 영역에 게이트가 형성될 영역을 에칭하고, 에칭된 영역의 측면과 바닥에 게이트 옥사이드 영역을 형성하며, 게이트 옥사이드 영역 내측으로 게이트 금속을 채워 게이트를 형성하는 게이트 형성 단계;
    상기 게이트가 형성된 영역 위에 일정 높이로 워드 라인을 형성하고, 워드 라인 상면과 측면에 제3절연막을 형성하는 워드 라인 형성 단계;를 포함하는 비휘발성 메모리 소자 제조 방법.
  7. 제6항에 있어서, 상기 워드 라인 상면과 측면에 형성된 제3절연막 상에 제4절연막을 형성하고, 제3절연막과 제4절연막이 형성된 사이에는 스토리지 노드 콘택을 형성하며, 스토리지 노드 콘택 위로는 하부 전극과 상부 전극을 형성하고, 하부 전극과 상부 전극 사이에 메모리 기억소자를 형성하며, 상부 전극 상부에 비트 라인을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
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