JP2004164753A - メモリ装置及びメモリ装置の動作制御方法 - Google Patents
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Abstract
【課題】モードレジスタにより多くの項目を設定する。
【解決手段】外部からのクロック信号がクロックバッファ１５に供給されてシステムクロックが形成される。また、外部からのコマンド信号がコマンドデコーダ１６でデコードされてコントロール信号ジェネレータ１７に供給され、形成されるコントロール信号がローデコーダ１２、カラムデコーダ１３、センスアンプ１４に供給される。また、外部からのアドレス信号がアドレスバッファ１８を通じてローデコーダ１２、カラムデコーダ１３に供給される。それと共に、複数のモードレジスタ２１〜２４が設けられ、これらにアドレスバッファ１８を通じて設定情報が供給される。そしてこの場合に、アドレス信号の入力には１０ピンＡ０〜Ａ９が設けられ、これらの内のピンＡ９、Ａ８の値が識別コードとされて、値（０、０）、（０、１）、（１、０）、（１、１）のそれぞれについて、モードレジスタ２１〜２４が割り当てられる。
【選択図】 図１
【解決手段】外部からのクロック信号がクロックバッファ１５に供給されてシステムクロックが形成される。また、外部からのコマンド信号がコマンドデコーダ１６でデコードされてコントロール信号ジェネレータ１７に供給され、形成されるコントロール信号がローデコーダ１２、カラムデコーダ１３、センスアンプ１４に供給される。また、外部からのアドレス信号がアドレスバッファ１８を通じてローデコーダ１２、カラムデコーダ１３に供給される。それと共に、複数のモードレジスタ２１〜２４が設けられ、これらにアドレスバッファ１８を通じて設定情報が供給される。そしてこの場合に、アドレス信号の入力には１０ピンＡ０〜Ａ９が設けられ、これらの内のピンＡ９、Ａ８の値が識別コードとされて、値（０、０）、（０、１）、（１、０）、（１、１）のそれぞれについて、モードレジスタ２１〜２４が割り当てられる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、同期型若しくは非同期型のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に使用して好適なメモリ装置及びメモリ装置の動作制御方法に関する。詳しくは、簡単な手段で動作モードの設定範囲を拡大し、テストモードや調整モード等での設定も容易に行うことができるようにしたものである。
【０００２】
【従来の技術】
近年、システムの高速化やＣＰＵの高速処理化により、外部機器と記憶装置との間でのデータの書き込み／読み出し等、データ転送の高速化への要求が高まり、それを実現する手段として、同期型ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ、以下、ＳＤＲＡＭ）が提案されている。すなわち、ＳＤＲＡＭは、外部から供給されるクロックに同期してデータを転送できるようにしたＤＲＡＭである。
【０００３】
一方、半導体メモリ装置のうち、ＤＲＡＭでは、読出しのＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ ）信号からＤＲＡＭの出力までに所定の時間が必要とされる。この時間がＣＡＳレイテンシーと呼ばれる時間である。すなわちＤＲＡＭでは、ＣＡＳ信号を与えた後、ＣＡＳレイテンシーが経過しなければ、出力を得ることができない。
【０００４】
また、このＣＡＳレイテンシー時間は、ＳＤＲＡＭの場合には、通常２〜３クロックサイクルが要求される。従って、ＳＤＲＡＭでは、内部のセルアレイを制御するコントローラでＣＡＳレイテンシーを考慮して、ＣＡＳ信号を与えた後、適切なタイミングで出力を読出さなければならない。
【０００５】
このため、従来の方式では、セルアレイを制御するコントローラまたはユーザが、ＳＤＲＡＭのＣＡＳレイテンシー仕様を一々考慮しなければならないという煩わしさがあるだけでなく、コントローラとＳＤＲＡＭの命令語入力ピンまでのバスの使用効率を落とすという問題点がある。
【０００６】
これらの問題を解決するため、国際電子標準化機構であるＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ ）において、ＣＡＳレイテンシー機能を規格化することが検討された。すなわち、ＪＥＤＥＣ規格では、ＳＤＲＡＭの拡張モードレジスタセット（Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、以下、ＥＭＲＳ）を通じてＣＡＳレイテンシーを何クロックとするかを予め設定できるように要求している。
【０００７】
そこで、従来のＳＤＲＡＭにおいては、例えば図７に示すような構成が用いられている。図７において、外部からのクロック信号がクロックバッファ７５に供給され、このクロックバッファ７５で形成される内部クロックが各部に供給される。また、内部には基板バイアス電圧発生回路８２が設けられる。
【０００８】
さらに、外部からのコマンド信号がコマンドデコーダ７６に供給され、このコマンドデコーダ７６でデコードされたコマンドがコントロール信号ジェネレータ７７に供給され、ここで形成されるコントロール信号がローデコーダ７２、カラムデコーダ７３、センスアンプ７４に供給される。また、外部からのアドレス信号がアドレスバッファ７８を通じてローデコーダ７２、カラムデコーダ７３に供給される。
【０００９】
そして、センスアンプ７４と外部との間で、データバッファ７９を介してデータのやり取りが行われる。すなわち、外部から供給されるコマンド信号に従って、外部から供給されるアドレス信号で指定されたセルアレイ７１のアドレスに、データバッファ７９を介してデータの書き込み／読み出しが行われる。さらに、リフレッシュカウンタ８０が設けられて、リフレッシュ動作が行われる。
【００１０】
それと共に、このメモリ装置では、モードレジスタ８１が設けられ、このモードレジスタ８１に、アドレスバッファ７８を通じて設定情報が供給される。すなわち、モードレジスタ８１への設定情報の書き込みは、例えば図８に示すように行われる。
【００１１】
この図８において、任意のタイミングで、外部からのコマンド信号としてモードレジスタセットのコマンド（ＭＲＳ）が供給され、このとき外部からのアドレス信号の入力に供給される値（ＫＥＹ）がモードレジスタ８１に書き込まれる。また、この場合に、書き込まれる設定情報の内容は、例えば図９に示すようになっている。
【００１２】
図９において、外部からのアドレス信号の入力には１０ピンＡ０〜Ａ９が設けられている。そして、ピンＡ０〜Ａ２にはバースト長が設定され、例えば連続して書き込み／読み出しを実行する際の入出力データ数として、１、２、４、８、フルレンジが設定される。また、ピンＡ３にはバーストタイプが設定され、例えばバースト長が４以上の場合のバーストアドレスの変化方法として、シーケンシャル／インターリーブのいずれかが設定される。
【００１３】
さらに、ピンＡ４〜Ａ６にはＣＡＳレイテンシーが設定される。このＣＡＳレイテンシーは、上述したように、例えば読み出し命令から実際にデータが出力されるまでのクロックサイクル数を設定するもので、１、２、３の設定が可能である。そしてこれにより、動作周波数の向上等が図られるものである。また、ピンＡ７〜Ａ９は、全て値０とされている。
【００１４】
すなわち、上述の従来のＳＤＲＡＭにおいては、例えばメモリ装置の使用開始前に、上述の設定を行う値（ＫＥＹ）を入力ピンＡ０〜Ａ９に供給することにより、モードレジスタ８１に値（ＫＥＹ）が書き込まれ、設定が行われる。そして、このようにして設定されたバースト長、バーストタイプ、ＣＡＳレイテンシーの情報が、コントロール信号ジェネレータ７７に供給されて、書き込み／読出し等の制御が行われるものである。
【００１５】
また、非同期型のＤＲＡＭにおいても、モードレジスタを設けて各種の設定を行うことが実施されている。図１０には、そのようなＤＲＡＭの構成を示す。なお図１０で、図７のＳＤＲＡＭの構成と共通する部分には同一の符号を付けて、重複する説明を省略する。
【００１６】
すなわち、図１０において、ＳＤＲＡＭの構成からクロックバッファ７５とコマンドデコーダ７６が除かれ、外部からのＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ信号の供給されるコントロール信号ジェネレータ７７にて、直接各部の制御が行われるものである。
【００１７】
そして、このような構成のＤＲＡＭにおいては、例えば図１１に示すように、設定を行う値（ＫＥＹ）をアドレス信号の入力ピンＡ０〜Ａ９に供給している状態で、ＷＥ、ＣＡＳ、ＲＡＳ信号を順番にアクティブにすることによって、モードレジスタ８１に値（ＫＥＹ）が書き込まれ、この書き込まれた設定情報がコントロール信号ジェネレータ７７に供給されて、設定に従った制御が行われるものである。
【００１８】
ところが、上述の従来の技術において設定できるのは、例えばＳＤＲＡＭにおいては、バースト長、バーストタイプ、ＣＡＳレイテンシーの情報だけである。これに対して、近年、ＳＤＲＡＭ及びＤＲＡＭにおいても、いろいろな設定を設けることが要望され、特にテストモードや調整モードにおける設定を行うことが求められている。
【００１９】
そこで、従来の技術では、例えばコマンドとしてテストモードや調整モードを設け、これらのモードが命令されたときには、モードレジスタ８１の内容をそれらのモードに合わせたものにすることが行われている。しかしながら、この方法では、コマンドとして新たなものを設けることになり、このため他のコマンドを削減しなければならないなどの障害を生じる恐れがある。
【００２０】
なお、特許文献１には、半導体メモリ装置においてコマンドで制御を行う技術が開示されている。
特許文献２には、テストモードのためのコマンドを設けてテストモードを実行する技術が開示されている。
特許文献３には、ＣＡＳレイテンシーをモードレジスタに設定して処理を行う技術が開示されている。
【００２１】
【特許文献１】
特開２００２−２６９９８１号公報
【特許文献２】
特開２００２−０５６６９５号公報
【特許文献３】
特開２００２−１３３８６６号公報
【００２２】
【発明が解決しようとする課題】
すなわち、従来の技術においては、ＳＤＲＡＭやＤＲＡＭのモードレジスタに設定できる項目が限られていた。これに対して、近年、いろいろな設定を設けることが要望されている。そこで、特別なコマンドを設けて、モードレジスタの内容をそれらのモードに合わせことが考えられるが、このような方法では他のコマンドの削減などの障害を生じる恐れがあった。
【００２３】
この出願はこのような点に鑑みて成されたものであって、解決しようとする問題点は、従来の装置では、モードレジスタにより多くの項目を設定することができなかったというものである。
【００２４】
【課題を解決するための手段】
このため本発明においては、アドレス入力の上位のビットを判別し、複数設けられたレジスタの選択を行うようにしたものであって、これによれば、簡単な手段で、モードレジスタにより多くの項目を設定することができる。
【００２５】
【発明の実施の形態】
すなわち本発明は、アドレス入力を用いてモード設定を行う機能を有するメモリ装置であって、モード設定に用いるレジスタを複数設けると共に、アドレス入力の上位のビットを判別する判別手段を有し、判別手段の判別値に応じて複数設けられたレジスタの選択を行うようにしてなるものである。
【００２６】
また、本発明は、アドレス入力を用いてモード設定を行う機能を有するメモリ装置の動作制御方法であって、モード設定に用いるレジスタが複数設けられると共に、アドレス入力の上位のビットを判別し、判別された判別値に応じて複数設けられたレジスタの選択が行われるものである。
【００２７】
以下、図面を参照して本発明を説明するに、図１は本発明によるメモリ装置及びメモリ装置の動作制御方法を適用したＳＤＲＡＭの一実施形態の構成を示すブロック図である。
【００２８】
図１において、外部からのクロック信号がクロックバッファ１５に供給され、このクロックバッファ１５で形成される内部クロックが各部に供給される。また、内部には基板バイアス電圧発生回路２５が設けられる。
【００２９】
さらに、外部からのコマンド信号がコマンドデコーダ１６に供給され、このコマンドデコーダ１６でデコードされたコマンドがコントロール信号ジェネレータ１７に供給され、ここで形成されるコントロール信号がローデコーダ１２、カラムデコーダ１３、センスアンプ１４に供給される。また、外部からのアドレス信号がアドレスバッファ１８を通じてローデコーダ１２、カラムデコーダ１３に供給される。
【００３０】
そして、センスアンプ１４と外部との間で、データバッファ１９を介してデータのやり取りが行われる。すなわち、外部から供給されるコマンド信号に従って、外部から供給されるアドレス信号で指定されたセルアレイ１１のアドレスに、データバッファ１９を介してデータの書き込み／読み出しが行われる。さらに、リフレッシュカウンタ２０が設けられて、リフレッシュ動作が行われる。
【００３１】
それと共に、このメモリ装置では、複数（図示では４つ）のモードレジスタ２１〜２４が設けられ、これらのモードレジスタ２１〜２４に、アドレスバッファ１８を通じて設定情報が供給される。そしてこの場合に、外部からのアドレス信号の入力には１０ピンＡ０〜Ａ９が設けられ、これらの内のピンＡ９、Ａ８の値が識別コードとされて、値（０、０）、（０、１）、（１、０）、（１、１）のそれぞれについて、モードレジスタ２１〜２４が割り当てられる。
【００３２】
すなわち、モードレジスタ２１〜２４の構成は、例えば図２に示すように、ピンＡ９、Ａ８の値（０、０）の行が、動作モード設定０のモードレジスタ２１とされる。また、ピンＡ９、Ａ８の値（０、１）の行が、動作モード設定１のモードレジスタ２２とされ、ピンＡ９、Ａ８の値（１、０）の行が、動作モード設定２のモードレジスタ２３とされ、ピンＡ９、Ａ８の値（１、１）の行が、動作モード設定３のモードレジスタ２４とされる。
【００３３】
さらに、モードレジスタ２１〜２４への設定情報の書き込みは、例えば図３に示すように行われる。この図３において、任意のタイミングで、外部からのコマンド信号としてモードレジスタセットのコマンド（ＭＲＳ）が供給され、このとき外部からのアドレス信号の入力に供給される値（ＫＥＹ）がモードレジスタ２１〜２４に設定される。
【００３４】
そして、ピンＡ９、Ａ８の値が（０、０）のときにモードレジスタ２１に動作モード設定０（ＫＥＹ０）が書き込まれる。また、ピンＡ９、Ａ８の値が（０、１）のときにモードレジスタ２２に動作モード設定１（ＫＥＹ１）が書き込まれ、ピンＡ９、Ａ８の値が（１、０）のときにモードレジスタ２３に動作モード設定２（ＫＥＹ２）が書き込まれ、ピンＡ９、Ａ８の値が（１、１）のときにモードレジスタ２４に動作モード設定３（ＫＥＹ３）が書き込まれる。
【００３５】
さらに、これらのモードレジスタ２１〜２４に書き込まれた設定情報が、コントロール信号ジェネレータ１７に供給されて、それぞれの指定された動作モードに応じて、それぞれ任意の制御の設定が行われるものである。
【００３６】
なお、図４には具体的な設定内容を示す。すなわちピンＡ９、Ａ８が値（０、０）のときは従来と同様の通常用設定であって、ピンＡ０〜Ａ２にバースト長が設定され、例えば連続して書き込み／読み出しを実行する際の入出力データ数として、１、２、４、８、フルレンジが設定される。また、ピンＡ３にはバーストタイプが設定され、例えばバースト長が４以上の場合のバーストアドレスの変化方法として、シーケンシャル／インターリーブのいずれかが設定される。
【００３７】
さらに、ピンＡ４〜Ａ６にはＣＡＳレイテンシーが設定される。このＣＡＳレイテンシーは、上述したように、例えば読み出し命令から実際にデータが出力されるまでのクロックサイクル数を設定するもので、１、２、３の設定が可能である。そしてこれにより、動作周波数の向上等が図られるものである。また、ピンＡ７は値０とされる。
【００３８】
このようにして、例えばメモリ装置の使用開始前に、上述の設定を行う値（ＫＥＹ０）を入力ピンＡ０〜Ａ９に、ピンＡ９、Ａ８を値（０、０）として供給することにより、モードレジスタ２１に値（ＫＥＹ０）が書き込まれ、設定が行われる。そして、これらの設定されたバースト長、バーストタイプ、ＣＡＳレイテンシーの情報が、コントロール信号ジェネレータ１７に供給されて、書き込み／読出し等の制御が行われるものである。
【００３９】
これに対して、ピンＡ９、Ａ８が値（０、１）のときは、モードレジスタ２２に値（ＫＥＹ１）が書き込まれ、テスト用設定１とされる。そして、ピンＡ０〜Ａ１には加速試験の設定値が書き込まれ、初期不良選別のための加速試験を行う際の設定値が設けられる。これにより、初期不良選別の効率を向上させることができる。
【００４０】
さらに、ピンＡ２〜Ａ４には冗長試験の設定値が書き込まれ、ＤＲＡＭ内部の冗長用メモリセルの試験を行う際の設定値が設けられる。これにより、不良冗長効率を向上させることができる。ピンＡ５〜Ａ７には入出力ピン圧縮試験の設定値が書き込まれ、Ｉ／Ｏピンが多数ある場合にＩ／Ｏピンの本数を減らしテスト時の同測定数を増やす設定値が設けられる。これにより、テスト効率を向上させることができる。
【００４１】
また、ピンＡ９、Ａ８が値（１、０）のときは、モードレジスタ２３に値（ＫＥＹ２）が書き込まれ、テスト用設定２とされる。そして、ピンＡ０〜Ａ７にはＬＳＩ内部基板バイアスレベル微調整の設定値が書き込まれ、例えばＤＲＡＭの場合には、内部に設けられる基板バイアス電圧発生回路２５での昇圧電源、基板バイアス電源、１／２Ｖｃｃ電源等を微調整するための設定値が設けられる。これにより、動作マージンの拡大を図ることができる。
【００４２】
さらに、ピンＡ９、Ａ８が値（１、１）のときは、モードレジスタ２４に値（ＫＥＹ３）が書き込まれ、テスト用設定３とされる。そして、ピンＡ０〜Ａ７にはＬＳＩ内部タイミング微調整の設定値が書き込まれ、例えばＤＲＡＭの場合には、ＬＳＩ内部で生成されるＤＲＡＭ動作用タイミングを微調整するための設定値が設けられる。これにより、動作マージンの拡大を図ることができる。
【００４３】
このようにして、ピンＡ９、Ａ８が値（０、１）（１、０）（１、１）のときには、それぞれ所望の設定値がモードレジスタ２２〜２４に書き込まれて、それぞれ所望のテストモードや調整モードにおける設定を行うことができる。なお、上述の説明で、テスト用設定１〜３に示された内容は一例であって、本願の発明を限定するものではない。また、ピンＡ７の値を識別に用いて、設定内容を拡大することも可能である。さらに、ピンの数は１０本以上設けることもできる。
【００４４】
従ってこの実施形態において、アドレス入力の上位のビットを判別し、複数設けられたレジスタの選択を行うことによって、簡単な手段で、モードレジスタにより多くの項目を設定することができる。
【００４５】
これによって、従来の装置では、モードレジスタにより多くの項目を設定することができなかったものを、本発明によればこれらの問題点を容易に解消することができるものである。
【００４６】
さらに本願の発明は、非同期型のＤＲＡＭにおいても実施することができる。図５には、そのようなＤＲＡＭの構成を示す。なお図５で、図１のＳＤＲＡＭの構成と共通する部分には同一の符号を付けて、重複する説明を省略する。
【００４７】
すなわち、図５において、ＳＤＲＡＭの構成からクロックバッファ１５とコマンドデコーダ１６が除かれ、外部からのＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ信号の供給されるコントロール信号ジェネレータ１７にて、直接各部の制御が行われるものである。
【００４８】
そして、このような構成のＤＲＡＭにおいては、例えば図６に示すように、設定を行う値（ＫＥＹ）をアドレス信号の入力ピンＡ０〜Ａ９に供給している状態で、ＷＥ、ＣＡＳ、ＲＡＳ信号を順番にアクティブにすることによって、モードレジスタ２１〜２４に値（ＫＥＹ０〜３）が書き込まれて設定が行われ、この設定された情報がコントロール信号ジェネレータ１７に供給されて、設定に従った制御が行われるものである。
【００４９】
こうして上述のメモリ装置によれば、アドレス入力を用いてモード設定を行う機能を有するメモリ装置であって、モード設定に用いるレジスタを複数設けると共に、アドレス入力の上位のビットを判別する判別手段を有し、判別手段の判別値に応じて複数設けられたレジスタの選択を行うことにより、簡単な手段で、モードレジスタにより多くの項目を設定することができるものである。
【００５０】
また、上述のメモリ装置の動作制御方法によれば、アドレス入力を用いてモード設定を行う機能を有するメモリ装置の動作制御方法であって、モード設定に用いるレジスタが複数設けられると共に、アドレス入力の上位のビットを判別し、判別された判別値に応じて複数設けられたレジスタの選択が行われることにより、簡単な手段で、モードレジスタにより多くの項目を設定することができるものである。
【００５１】
なお本発明は、上述の説明した実施の形態に限定されるものではなく、本発明の精神を逸脱することなく種々の変形が可能とされるものである。
【００５２】
【発明の効果】
従って請求項１の発明によれば、アドレス入力の上位のビットを判別し、複数設けられたレジスタの選択を行うことによって、簡単な手段で、モードレジスタにより多くの項目を設定することができるものである。
【００５３】
請求項２の発明によれば、通常の動作モードでは、アドレス入力の上位のビットの値が０とされていることによって、従来の装置との互換性を保つことができるものである。
【００５４】
請求項３の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、テストモードの設定が行われることによって、テストモードでの設定を行うことができるものである。
【００５５】
請求項４の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、調整モードの設定が行われることによって、調整モードでの設定を行うことができるものである。
【００５６】
請求項５の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、通常の動作モードでの設定範囲を拡大した設定が行われることによって、通常の動作モードでの設定の拡大を行うことができるものである。
【００５７】
さらに請求項６の発明によれば、アドレス入力の上位のビットを判別し、複数設けられたレジスタの選択を行うことによって、簡単な手段で、モードレジスタにより多くの項目を設定することができるものである。
【００５８】
請求項７の発明によれば、通常の動作モードでは、アドレス入力の上位のビットの値が０とされていることによって、従来の装置との互換性を保つことができるものである。
【００５９】
請求項８の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、テストモードの設定が行われることによって、テストモードでの設定を行うことができるものである。
【００６０】
請求項９の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、調整モードの設定が行われることによって、調整モードでの設定を行うことができるものである。
【００６１】
請求項１０の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、通常の動作モードでの設定範囲を拡大した設定が行われることによって、通常の動作モードでの設定の拡大を行うことができるものである。
【００６２】
これによって、従来の装置では、モードレジスタにより多くの項目を設定することができなかったものを、本発明によればこれらの問題点を容易に解消することができるものである。
【図面の簡単な説明】
【図１】本発明によるメモリ装置及びメモリ装置の動作制御方法を適用したＳＤＲＡＭの一実施形態の構成を示すブロック図である。
【図２】その説明のための表図である。
【図３】その動作の説明のためのタイミング図である。
【図４】その説明のための表図である。
【図５】本発明によるメモリ装置及びメモリ装置の動作制御方法を適用したＤＲＡＭの一実施形態の構成を示すブロック図である。
【図６】その動作の説明のためのタイミング図である。
【図７】従来のＳＤＲＡＭの構成を示すブロック図である。
【図８】その動作の説明のためのタイミング図である。
【図９】その説明のための表図である。
【図１０】従来のＤＲＡＭの構成を示すブロック図である。
【図１１】その動作の説明のためのタイミング図である。
【符号の説明】
１１…セルアレイ、１２…ローデコーダ、１３…カラムデコーダ、１４…センスアンプ、１５…クロックバッファ、１６…コマンドデコーダ、１７…コントロール信号ジェネレータ、１８…アドレスバッファ、１９…データバッファ、２０…リフレッシュカウンタ、２１〜２４…モードレジスタ、２５…基板バイアス電圧発生回路
【発明の属する技術分野】
本発明は、同期型若しくは非同期型のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に使用して好適なメモリ装置及びメモリ装置の動作制御方法に関する。詳しくは、簡単な手段で動作モードの設定範囲を拡大し、テストモードや調整モード等での設定も容易に行うことができるようにしたものである。
【０００２】
【従来の技術】
近年、システムの高速化やＣＰＵの高速処理化により、外部機器と記憶装置との間でのデータの書き込み／読み出し等、データ転送の高速化への要求が高まり、それを実現する手段として、同期型ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ、以下、ＳＤＲＡＭ）が提案されている。すなわち、ＳＤＲＡＭは、外部から供給されるクロックに同期してデータを転送できるようにしたＤＲＡＭである。
【０００３】
一方、半導体メモリ装置のうち、ＤＲＡＭでは、読出しのＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ ）信号からＤＲＡＭの出力までに所定の時間が必要とされる。この時間がＣＡＳレイテンシーと呼ばれる時間である。すなわちＤＲＡＭでは、ＣＡＳ信号を与えた後、ＣＡＳレイテンシーが経過しなければ、出力を得ることができない。
【０００４】
また、このＣＡＳレイテンシー時間は、ＳＤＲＡＭの場合には、通常２〜３クロックサイクルが要求される。従って、ＳＤＲＡＭでは、内部のセルアレイを制御するコントローラでＣＡＳレイテンシーを考慮して、ＣＡＳ信号を与えた後、適切なタイミングで出力を読出さなければならない。
【０００５】
このため、従来の方式では、セルアレイを制御するコントローラまたはユーザが、ＳＤＲＡＭのＣＡＳレイテンシー仕様を一々考慮しなければならないという煩わしさがあるだけでなく、コントローラとＳＤＲＡＭの命令語入力ピンまでのバスの使用効率を落とすという問題点がある。
【０００６】
これらの問題を解決するため、国際電子標準化機構であるＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ ）において、ＣＡＳレイテンシー機能を規格化することが検討された。すなわち、ＪＥＤＥＣ規格では、ＳＤＲＡＭの拡張モードレジスタセット（Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、以下、ＥＭＲＳ）を通じてＣＡＳレイテンシーを何クロックとするかを予め設定できるように要求している。
【０００７】
そこで、従来のＳＤＲＡＭにおいては、例えば図７に示すような構成が用いられている。図７において、外部からのクロック信号がクロックバッファ７５に供給され、このクロックバッファ７５で形成される内部クロックが各部に供給される。また、内部には基板バイアス電圧発生回路８２が設けられる。
【０００８】
さらに、外部からのコマンド信号がコマンドデコーダ７６に供給され、このコマンドデコーダ７６でデコードされたコマンドがコントロール信号ジェネレータ７７に供給され、ここで形成されるコントロール信号がローデコーダ７２、カラムデコーダ７３、センスアンプ７４に供給される。また、外部からのアドレス信号がアドレスバッファ７８を通じてローデコーダ７２、カラムデコーダ７３に供給される。
【０００９】
そして、センスアンプ７４と外部との間で、データバッファ７９を介してデータのやり取りが行われる。すなわち、外部から供給されるコマンド信号に従って、外部から供給されるアドレス信号で指定されたセルアレイ７１のアドレスに、データバッファ７９を介してデータの書き込み／読み出しが行われる。さらに、リフレッシュカウンタ８０が設けられて、リフレッシュ動作が行われる。
【００１０】
それと共に、このメモリ装置では、モードレジスタ８１が設けられ、このモードレジスタ８１に、アドレスバッファ７８を通じて設定情報が供給される。すなわち、モードレジスタ８１への設定情報の書き込みは、例えば図８に示すように行われる。
【００１１】
この図８において、任意のタイミングで、外部からのコマンド信号としてモードレジスタセットのコマンド（ＭＲＳ）が供給され、このとき外部からのアドレス信号の入力に供給される値（ＫＥＹ）がモードレジスタ８１に書き込まれる。また、この場合に、書き込まれる設定情報の内容は、例えば図９に示すようになっている。
【００１２】
図９において、外部からのアドレス信号の入力には１０ピンＡ０〜Ａ９が設けられている。そして、ピンＡ０〜Ａ２にはバースト長が設定され、例えば連続して書き込み／読み出しを実行する際の入出力データ数として、１、２、４、８、フルレンジが設定される。また、ピンＡ３にはバーストタイプが設定され、例えばバースト長が４以上の場合のバーストアドレスの変化方法として、シーケンシャル／インターリーブのいずれかが設定される。
【００１３】
さらに、ピンＡ４〜Ａ６にはＣＡＳレイテンシーが設定される。このＣＡＳレイテンシーは、上述したように、例えば読み出し命令から実際にデータが出力されるまでのクロックサイクル数を設定するもので、１、２、３の設定が可能である。そしてこれにより、動作周波数の向上等が図られるものである。また、ピンＡ７〜Ａ９は、全て値０とされている。
【００１４】
すなわち、上述の従来のＳＤＲＡＭにおいては、例えばメモリ装置の使用開始前に、上述の設定を行う値（ＫＥＹ）を入力ピンＡ０〜Ａ９に供給することにより、モードレジスタ８１に値（ＫＥＹ）が書き込まれ、設定が行われる。そして、このようにして設定されたバースト長、バーストタイプ、ＣＡＳレイテンシーの情報が、コントロール信号ジェネレータ７７に供給されて、書き込み／読出し等の制御が行われるものである。
【００１５】
また、非同期型のＤＲＡＭにおいても、モードレジスタを設けて各種の設定を行うことが実施されている。図１０には、そのようなＤＲＡＭの構成を示す。なお図１０で、図７のＳＤＲＡＭの構成と共通する部分には同一の符号を付けて、重複する説明を省略する。
【００１６】
すなわち、図１０において、ＳＤＲＡＭの構成からクロックバッファ７５とコマンドデコーダ７６が除かれ、外部からのＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ信号の供給されるコントロール信号ジェネレータ７７にて、直接各部の制御が行われるものである。
【００１７】
そして、このような構成のＤＲＡＭにおいては、例えば図１１に示すように、設定を行う値（ＫＥＹ）をアドレス信号の入力ピンＡ０〜Ａ９に供給している状態で、ＷＥ、ＣＡＳ、ＲＡＳ信号を順番にアクティブにすることによって、モードレジスタ８１に値（ＫＥＹ）が書き込まれ、この書き込まれた設定情報がコントロール信号ジェネレータ７７に供給されて、設定に従った制御が行われるものである。
【００１８】
ところが、上述の従来の技術において設定できるのは、例えばＳＤＲＡＭにおいては、バースト長、バーストタイプ、ＣＡＳレイテンシーの情報だけである。これに対して、近年、ＳＤＲＡＭ及びＤＲＡＭにおいても、いろいろな設定を設けることが要望され、特にテストモードや調整モードにおける設定を行うことが求められている。
【００１９】
そこで、従来の技術では、例えばコマンドとしてテストモードや調整モードを設け、これらのモードが命令されたときには、モードレジスタ８１の内容をそれらのモードに合わせたものにすることが行われている。しかしながら、この方法では、コマンドとして新たなものを設けることになり、このため他のコマンドを削減しなければならないなどの障害を生じる恐れがある。
【００２０】
なお、特許文献１には、半導体メモリ装置においてコマンドで制御を行う技術が開示されている。
特許文献２には、テストモードのためのコマンドを設けてテストモードを実行する技術が開示されている。
特許文献３には、ＣＡＳレイテンシーをモードレジスタに設定して処理を行う技術が開示されている。
【００２１】
【特許文献１】
特開２００２−２６９９８１号公報
【特許文献２】
特開２００２−０５６６９５号公報
【特許文献３】
特開２００２−１３３８６６号公報
【００２２】
【発明が解決しようとする課題】
すなわち、従来の技術においては、ＳＤＲＡＭやＤＲＡＭのモードレジスタに設定できる項目が限られていた。これに対して、近年、いろいろな設定を設けることが要望されている。そこで、特別なコマンドを設けて、モードレジスタの内容をそれらのモードに合わせことが考えられるが、このような方法では他のコマンドの削減などの障害を生じる恐れがあった。
【００２３】
この出願はこのような点に鑑みて成されたものであって、解決しようとする問題点は、従来の装置では、モードレジスタにより多くの項目を設定することができなかったというものである。
【００２４】
【課題を解決するための手段】
このため本発明においては、アドレス入力の上位のビットを判別し、複数設けられたレジスタの選択を行うようにしたものであって、これによれば、簡単な手段で、モードレジスタにより多くの項目を設定することができる。
【００２５】
【発明の実施の形態】
すなわち本発明は、アドレス入力を用いてモード設定を行う機能を有するメモリ装置であって、モード設定に用いるレジスタを複数設けると共に、アドレス入力の上位のビットを判別する判別手段を有し、判別手段の判別値に応じて複数設けられたレジスタの選択を行うようにしてなるものである。
【００２６】
また、本発明は、アドレス入力を用いてモード設定を行う機能を有するメモリ装置の動作制御方法であって、モード設定に用いるレジスタが複数設けられると共に、アドレス入力の上位のビットを判別し、判別された判別値に応じて複数設けられたレジスタの選択が行われるものである。
【００２７】
以下、図面を参照して本発明を説明するに、図１は本発明によるメモリ装置及びメモリ装置の動作制御方法を適用したＳＤＲＡＭの一実施形態の構成を示すブロック図である。
【００２８】
図１において、外部からのクロック信号がクロックバッファ１５に供給され、このクロックバッファ１５で形成される内部クロックが各部に供給される。また、内部には基板バイアス電圧発生回路２５が設けられる。
【００２９】
さらに、外部からのコマンド信号がコマンドデコーダ１６に供給され、このコマンドデコーダ１６でデコードされたコマンドがコントロール信号ジェネレータ１７に供給され、ここで形成されるコントロール信号がローデコーダ１２、カラムデコーダ１３、センスアンプ１４に供給される。また、外部からのアドレス信号がアドレスバッファ１８を通じてローデコーダ１２、カラムデコーダ１３に供給される。
【００３０】
そして、センスアンプ１４と外部との間で、データバッファ１９を介してデータのやり取りが行われる。すなわち、外部から供給されるコマンド信号に従って、外部から供給されるアドレス信号で指定されたセルアレイ１１のアドレスに、データバッファ１９を介してデータの書き込み／読み出しが行われる。さらに、リフレッシュカウンタ２０が設けられて、リフレッシュ動作が行われる。
【００３１】
それと共に、このメモリ装置では、複数（図示では４つ）のモードレジスタ２１〜２４が設けられ、これらのモードレジスタ２１〜２４に、アドレスバッファ１８を通じて設定情報が供給される。そしてこの場合に、外部からのアドレス信号の入力には１０ピンＡ０〜Ａ９が設けられ、これらの内のピンＡ９、Ａ８の値が識別コードとされて、値（０、０）、（０、１）、（１、０）、（１、１）のそれぞれについて、モードレジスタ２１〜２４が割り当てられる。
【００３２】
すなわち、モードレジスタ２１〜２４の構成は、例えば図２に示すように、ピンＡ９、Ａ８の値（０、０）の行が、動作モード設定０のモードレジスタ２１とされる。また、ピンＡ９、Ａ８の値（０、１）の行が、動作モード設定１のモードレジスタ２２とされ、ピンＡ９、Ａ８の値（１、０）の行が、動作モード設定２のモードレジスタ２３とされ、ピンＡ９、Ａ８の値（１、１）の行が、動作モード設定３のモードレジスタ２４とされる。
【００３３】
さらに、モードレジスタ２１〜２４への設定情報の書き込みは、例えば図３に示すように行われる。この図３において、任意のタイミングで、外部からのコマンド信号としてモードレジスタセットのコマンド（ＭＲＳ）が供給され、このとき外部からのアドレス信号の入力に供給される値（ＫＥＹ）がモードレジスタ２１〜２４に設定される。
【００３４】
そして、ピンＡ９、Ａ８の値が（０、０）のときにモードレジスタ２１に動作モード設定０（ＫＥＹ０）が書き込まれる。また、ピンＡ９、Ａ８の値が（０、１）のときにモードレジスタ２２に動作モード設定１（ＫＥＹ１）が書き込まれ、ピンＡ９、Ａ８の値が（１、０）のときにモードレジスタ２３に動作モード設定２（ＫＥＹ２）が書き込まれ、ピンＡ９、Ａ８の値が（１、１）のときにモードレジスタ２４に動作モード設定３（ＫＥＹ３）が書き込まれる。
【００３５】
さらに、これらのモードレジスタ２１〜２４に書き込まれた設定情報が、コントロール信号ジェネレータ１７に供給されて、それぞれの指定された動作モードに応じて、それぞれ任意の制御の設定が行われるものである。
【００３６】
なお、図４には具体的な設定内容を示す。すなわちピンＡ９、Ａ８が値（０、０）のときは従来と同様の通常用設定であって、ピンＡ０〜Ａ２にバースト長が設定され、例えば連続して書き込み／読み出しを実行する際の入出力データ数として、１、２、４、８、フルレンジが設定される。また、ピンＡ３にはバーストタイプが設定され、例えばバースト長が４以上の場合のバーストアドレスの変化方法として、シーケンシャル／インターリーブのいずれかが設定される。
【００３７】
さらに、ピンＡ４〜Ａ６にはＣＡＳレイテンシーが設定される。このＣＡＳレイテンシーは、上述したように、例えば読み出し命令から実際にデータが出力されるまでのクロックサイクル数を設定するもので、１、２、３の設定が可能である。そしてこれにより、動作周波数の向上等が図られるものである。また、ピンＡ７は値０とされる。
【００３８】
このようにして、例えばメモリ装置の使用開始前に、上述の設定を行う値（ＫＥＹ０）を入力ピンＡ０〜Ａ９に、ピンＡ９、Ａ８を値（０、０）として供給することにより、モードレジスタ２１に値（ＫＥＹ０）が書き込まれ、設定が行われる。そして、これらの設定されたバースト長、バーストタイプ、ＣＡＳレイテンシーの情報が、コントロール信号ジェネレータ１７に供給されて、書き込み／読出し等の制御が行われるものである。
【００３９】
これに対して、ピンＡ９、Ａ８が値（０、１）のときは、モードレジスタ２２に値（ＫＥＹ１）が書き込まれ、テスト用設定１とされる。そして、ピンＡ０〜Ａ１には加速試験の設定値が書き込まれ、初期不良選別のための加速試験を行う際の設定値が設けられる。これにより、初期不良選別の効率を向上させることができる。
【００４０】
さらに、ピンＡ２〜Ａ４には冗長試験の設定値が書き込まれ、ＤＲＡＭ内部の冗長用メモリセルの試験を行う際の設定値が設けられる。これにより、不良冗長効率を向上させることができる。ピンＡ５〜Ａ７には入出力ピン圧縮試験の設定値が書き込まれ、Ｉ／Ｏピンが多数ある場合にＩ／Ｏピンの本数を減らしテスト時の同測定数を増やす設定値が設けられる。これにより、テスト効率を向上させることができる。
【００４１】
また、ピンＡ９、Ａ８が値（１、０）のときは、モードレジスタ２３に値（ＫＥＹ２）が書き込まれ、テスト用設定２とされる。そして、ピンＡ０〜Ａ７にはＬＳＩ内部基板バイアスレベル微調整の設定値が書き込まれ、例えばＤＲＡＭの場合には、内部に設けられる基板バイアス電圧発生回路２５での昇圧電源、基板バイアス電源、１／２Ｖｃｃ電源等を微調整するための設定値が設けられる。これにより、動作マージンの拡大を図ることができる。
【００４２】
さらに、ピンＡ９、Ａ８が値（１、１）のときは、モードレジスタ２４に値（ＫＥＹ３）が書き込まれ、テスト用設定３とされる。そして、ピンＡ０〜Ａ７にはＬＳＩ内部タイミング微調整の設定値が書き込まれ、例えばＤＲＡＭの場合には、ＬＳＩ内部で生成されるＤＲＡＭ動作用タイミングを微調整するための設定値が設けられる。これにより、動作マージンの拡大を図ることができる。
【００４３】
このようにして、ピンＡ９、Ａ８が値（０、１）（１、０）（１、１）のときには、それぞれ所望の設定値がモードレジスタ２２〜２４に書き込まれて、それぞれ所望のテストモードや調整モードにおける設定を行うことができる。なお、上述の説明で、テスト用設定１〜３に示された内容は一例であって、本願の発明を限定するものではない。また、ピンＡ７の値を識別に用いて、設定内容を拡大することも可能である。さらに、ピンの数は１０本以上設けることもできる。
【００４４】
従ってこの実施形態において、アドレス入力の上位のビットを判別し、複数設けられたレジスタの選択を行うことによって、簡単な手段で、モードレジスタにより多くの項目を設定することができる。
【００４５】
これによって、従来の装置では、モードレジスタにより多くの項目を設定することができなかったものを、本発明によればこれらの問題点を容易に解消することができるものである。
【００４６】
さらに本願の発明は、非同期型のＤＲＡＭにおいても実施することができる。図５には、そのようなＤＲＡＭの構成を示す。なお図５で、図１のＳＤＲＡＭの構成と共通する部分には同一の符号を付けて、重複する説明を省略する。
【００４７】
すなわち、図５において、ＳＤＲＡＭの構成からクロックバッファ１５とコマンドデコーダ１６が除かれ、外部からのＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ信号の供給されるコントロール信号ジェネレータ１７にて、直接各部の制御が行われるものである。
【００４８】
そして、このような構成のＤＲＡＭにおいては、例えば図６に示すように、設定を行う値（ＫＥＹ）をアドレス信号の入力ピンＡ０〜Ａ９に供給している状態で、ＷＥ、ＣＡＳ、ＲＡＳ信号を順番にアクティブにすることによって、モードレジスタ２１〜２４に値（ＫＥＹ０〜３）が書き込まれて設定が行われ、この設定された情報がコントロール信号ジェネレータ１７に供給されて、設定に従った制御が行われるものである。
【００４９】
こうして上述のメモリ装置によれば、アドレス入力を用いてモード設定を行う機能を有するメモリ装置であって、モード設定に用いるレジスタを複数設けると共に、アドレス入力の上位のビットを判別する判別手段を有し、判別手段の判別値に応じて複数設けられたレジスタの選択を行うことにより、簡単な手段で、モードレジスタにより多くの項目を設定することができるものである。
【００５０】
また、上述のメモリ装置の動作制御方法によれば、アドレス入力を用いてモード設定を行う機能を有するメモリ装置の動作制御方法であって、モード設定に用いるレジスタが複数設けられると共に、アドレス入力の上位のビットを判別し、判別された判別値に応じて複数設けられたレジスタの選択が行われることにより、簡単な手段で、モードレジスタにより多くの項目を設定することができるものである。
【００５１】
なお本発明は、上述の説明した実施の形態に限定されるものではなく、本発明の精神を逸脱することなく種々の変形が可能とされるものである。
【００５２】
【発明の効果】
従って請求項１の発明によれば、アドレス入力の上位のビットを判別し、複数設けられたレジスタの選択を行うことによって、簡単な手段で、モードレジスタにより多くの項目を設定することができるものである。
【００５３】
請求項２の発明によれば、通常の動作モードでは、アドレス入力の上位のビットの値が０とされていることによって、従来の装置との互換性を保つことができるものである。
【００５４】
請求項３の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、テストモードの設定が行われることによって、テストモードでの設定を行うことができるものである。
【００５５】
請求項４の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、調整モードの設定が行われることによって、調整モードでの設定を行うことができるものである。
【００５６】
請求項５の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、通常の動作モードでの設定範囲を拡大した設定が行われることによって、通常の動作モードでの設定の拡大を行うことができるものである。
【００５７】
さらに請求項６の発明によれば、アドレス入力の上位のビットを判別し、複数設けられたレジスタの選択を行うことによって、簡単な手段で、モードレジスタにより多くの項目を設定することができるものである。
【００５８】
請求項７の発明によれば、通常の動作モードでは、アドレス入力の上位のビットの値が０とされていることによって、従来の装置との互換性を保つことができるものである。
【００５９】
請求項８の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、テストモードの設定が行われることによって、テストモードでの設定を行うことができるものである。
【００６０】
請求項９の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、調整モードの設定が行われることによって、調整モードでの設定を行うことができるものである。
【００６１】
請求項１０の発明によれば、判別手段の判別値に応じて選択されるレジスタでは、通常の動作モードでの設定範囲を拡大した設定が行われることによって、通常の動作モードでの設定の拡大を行うことができるものである。
【００６２】
これによって、従来の装置では、モードレジスタにより多くの項目を設定することができなかったものを、本発明によればこれらの問題点を容易に解消することができるものである。
【図面の簡単な説明】
【図１】本発明によるメモリ装置及びメモリ装置の動作制御方法を適用したＳＤＲＡＭの一実施形態の構成を示すブロック図である。
【図２】その説明のための表図である。
【図３】その動作の説明のためのタイミング図である。
【図４】その説明のための表図である。
【図５】本発明によるメモリ装置及びメモリ装置の動作制御方法を適用したＤＲＡＭの一実施形態の構成を示すブロック図である。
【図６】その動作の説明のためのタイミング図である。
【図７】従来のＳＤＲＡＭの構成を示すブロック図である。
【図８】その動作の説明のためのタイミング図である。
【図９】その説明のための表図である。
【図１０】従来のＤＲＡＭの構成を示すブロック図である。
【図１１】その動作の説明のためのタイミング図である。
【符号の説明】
１１…セルアレイ、１２…ローデコーダ、１３…カラムデコーダ、１４…センスアンプ、１５…クロックバッファ、１６…コマンドデコーダ、１７…コントロール信号ジェネレータ、１８…アドレスバッファ、１９…データバッファ、２０…リフレッシュカウンタ、２１〜２４…モードレジスタ、２５…基板バイアス電圧発生回路
Claims (10)
- アドレス入力を用いてモード設定を行う機能を有するメモリ装置であって、
前記モード設定に用いるレジスタを複数設けると共に、
前記アドレス入力の上位のビットを判別する判別手段を有し、
前記判別手段の判別値に応じて前記複数設けられたレジスタの選択を行う
ことを特徴とするメモリ装置。 - 請求項１記載のメモリ装置において、
通常の動作モードでは、前記アドレス入力の上位のビットの値が０とされている
ことを特徴とするメモリ装置。 - 請求項１記載のメモリ装置において、
前記判別手段の判別値に応じて選択されるレジスタでは、テストモードの設定が行われる
ことを特徴とするメモリ装置。 - 請求項１記載のメモリ装置において、
前記判別手段の判別値に応じて選択されるレジスタでは、調整モードの設定が行われる
ことを特徴とするメモリ装置。 - 請求項２記載のメモリ装置において、
前記判別手段の判別値に応じて選択されるレジスタでは、前記通常の動作モードでの設定範囲を拡大した設定が行われる
ことを特徴とするメモリ装置。 - アドレス入力を用いてモード設定を行う機能を有するメモリ装置の動作制御方法であって、 前記モード設定に用いるレジスタが複数設けられると共に、
前記アドレス入力の上位のビットを判別し、
前記判別された判別値に応じて前記複数設けられたレジスタの選択が行われる
ことを特徴とするメモリ装置の動作制御方法。 - 請求項６記載のメモリ装置の動作制御方法において、
通常の動作モードでは、前記アドレス入力の上位のビットの値が０とされている
ことを特徴とするメモリ装置の動作制御方法。 - 請求項６記載のメモリ装置の動作制御方法において、
前記判別手段の判別値に応じて選択されるレジスタでは、テストモードの設定が行われる
ことを特徴とするメモリ装置の動作制御方法。 - 請求項６記載のメモリ装置の動作制御方法において、
前記判別手段の判別値に応じて選択されるレジスタでは、調整モードの設定が行われる
ことを特徴とするメモリ装置の動作制御方法。 - 請求項７記載のメモリ装置の動作制御方法において、
前記判別手段の判別値に応じて選択されるレジスタでは、前記通常の動作モードでの設定範囲を拡大した設定が行われる
ことを特徴とするメモリ装置の動作制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002329860A JP2004164753A (ja) | 2002-11-13 | 2002-11-13 | メモリ装置及びメモリ装置の動作制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002329860A JP2004164753A (ja) | 2002-11-13 | 2002-11-13 | メモリ装置及びメモリ装置の動作制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004164753A true JP2004164753A (ja) | 2004-06-10 |
Family
ID=32807738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002329860A Abandoned JP2004164753A (ja) | 2002-11-13 | 2002-11-13 | メモリ装置及びメモリ装置の動作制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004164753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147124A (ja) * | 2004-11-15 | 2006-06-08 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| JP2013242957A (ja) * | 2012-05-17 | 2013-12-05 | Samsung Electronics Co Ltd | 磁気メモリ装置 |
-
2002
- 2002-11-13 JP JP2002329860A patent/JP2004164753A/ja not_active Abandoned
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| JP2013242957A (ja) * | 2012-05-17 | 2013-12-05 | Samsung Electronics Co Ltd | 磁気メモリ装置 |
| US10204670B2 (en) | 2012-05-17 | 2019-02-12 | Samsung Electronics Co., Ltd. | Spin transfer torque magnetic random access memory for supporting operational modes with mode register |
| US10446207B2 (en) | 2012-05-17 | 2019-10-15 | Samsung Electronics Co., Ltd. | Spin transfer torque magnetic random access memory for supporting operational modes with mode register |
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