JP4569354B2 - 半導体基板 - Google Patents

Description

本発明は，主に高耐圧半導体素子として利用される半導体基板に関する。さらに詳細には，格子間酸素濃度が低い半導体ウェーハであって，スリップの発生が抑制された半導体基板に関する。

従来から，高耐圧半導体素子，例えば，ＮＰＴ（Non PunchThrough）型，ＦＳ（Field Stop）型のＩＧＢＴ（Insulated Gate Bipolar Transistor）に利用されるウェハとして，ＭＣＺ法（Magnetic field applied CZochralski method：磁界下チョクラルスキー法）やＦＺ法（Floating Zone method）により製造されたウェハが利用されている。以下，ＭＣＺ法により製造されたウェハを「ＭＣＺウェハ」，ＦＺ法により製造されたウェハを「ＦＺウェハ」とする。

一般的に，ウェハ中には，不純物として格子間酸素が存在する。この格子間酸素は，高耐圧半導体デバイスの製造プロセス中，３００〜６００℃の熱処理により酸素ドナー化してしまうことがある。そのため，ウェハの高抵抗化を図るには，ウェハ中の格子間酸素濃度は低い方が好ましい。格子間酸素濃度が低いウェハとしては，例えば前述のＦＺウェハが知られている（酸素濃度：１．０×１０¹⁶ａｔｏｍｓ／ｃｍ³ 以下）。

一方，格子間酸素濃度が低いウェハ（ＦＺウェハ，低酸素濃度ＭＣＺウェハ）では，高温熱処理によってスリップと呼ばれる結晶欠陥が発生するという問題がある。すなわち，高温処理炉で行われる高温熱処理では，ウェハとウェハを収容するボートとの接触部分にて熱応力が発生する。この熱応力により，その接触部分にスリップが生じる。そこで，この問題を改善するため，一般的にウェハの裏面に緩衝材としてポリシリコンを成膜することが行われている（例えば，特許文献１）。
特開２０００−２７７５２５号公報

しかしながら，ポリシリコン膜を備えた半導体ウェーハであっても，ウェハのスリップを十分に抑制することができない。すなわち，高耐圧半導体デバイスの製造過程では，８００℃以上の高温熱処理は必須である。特に，縦方向に電流が流れるパワーデバイス用の高耐圧半導体デバイスの場合，深さが深い拡散層を形成する必要がある。そのため，１０００℃以上の高温熱処理が１０時間以上にわたって実施される。その結果，ポリシリコン膜の再結晶化が進み，スリップの抑制効果を持続することが困難となる。

また，ポリシリコンの被酸化レートおよび被エッチングレートは，単結晶シリコンよりも大幅に高い。そのため，半導体デバイスの製造時の酸化処理およびエッチング処理により，ポリシリコンが薄膜化する。よって，半導体デバイスの製造工程が複雑になるにつれ，スリップの抑制効果を持続することが困難となる。

本発明は，前記した従来の半導体基板が有する問題点を解決するためになされたものである。すなわちその課題とするところは，格子間酸素濃度が低い半導体基板であっても，半導体デバイスの製造過程でスリップの抑制を持続的に図ることが可能な半導体基板を提供することにある。

この課題の解決を目的としてなされた半導体基板は，半導体素子形成面側に位置する素子機能領域と，研削面側（裏面側）に位置する保護領域とを有する半導体ウェハを備え，その半導体ウェハ中の酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下である半導体基板であって，保護領域に位置し，溝または空洞によってなるパターン層と，パターン層よりも半導体基板の裏面側に位置し，半導体ウェハよりも被酸化レートが低い第１特性と，半導体ウェハよりも被エッチングレートが低い第２特性との，少なくとも一方の特性を有する保護膜とを備えることを特徴としている。

すなわち，本発明の半導体基板は，素子機能領域と保護領域とを有し，酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下の半導体ウェハを備えた半導体基板を対象とし，その裏面側に溝部あるいは空洞部によるパターン層を備えている。「素子機能領域」とは，半導体素子が形成される領域であり，半導体チップとして残存する領域である。一方，「保護領域」とは，半導体ウェハの機械的強度を補強する領域であり，半導体素子の形成後には研削される領域である。例えば，ゲッタリング領域などは保護領域に形成される。

このような極低酸素濃度の半導体ウェハは，機械的強度が低く，半導体デバイスの製造過程においてスリップが発生し易い。そこで，半導体ウェハの裏面側に溝部または空洞部によるパターン層，すなわち空所を形成する。そして，半導体ウェハの裏面に生じたスリップをその空所に導くことにより，スリップの伸展を抑止することができる。

なお，パターン層の配置は，保護領域内であればよく，半導体ウェハの表層であっても半導体ウェハの内層であってもよい。パターン層は，半導体ウェハの表層であれば溝のパターンによって構成され，半導体ウェハの内層であれば空洞のパターンによって構成される。

また，パターン層を構成する溝部あるいは空洞部のサイズは，半導体ウェハの面方位によって設計するとよりよい。例えば，一般的に，面方位（１００）のシリコンウェハの表層面に生じるスリップは，そのウェハの表層面に対して６０度以下の角度で伸展する。そこで，シリコンウェハの裏面側には，溝部（空洞部）の高さＨが溝部（空洞部）の間隔Ｌの√３倍以上となるように設計する。これにより，裏面側で生じたスリップの伸展を確実に抑止することができる。すなわち，デバイス形成面側へのスリップの到達が確実に抑制される。

なお，パターン層は，半導体ウェハに直接形成されているものであっても，半導体ウェハの研削面（裏面）上に形成された所定の被覆膜内に形成されているものであってもよい。すなわち，半導体ウェハの裏面には，ウェハの機械的強度の補強等を目的として，ポリシリコン膜やシリコン熱酸化膜等が形成される。そして，長時間の高温熱処理を行うと，これらの被覆膜からもスリップが発生する。そのため，これらの被覆膜にパターン層を設けることにより，被覆膜内で発生したスリップの伸展を抑止し，半導体ウェハへのスリップの伝播を抑制することができる。

また，半導体ウェハに設けられる溝部あるいは空洞部は，ストライプ状であってもよいし，網目状であってもよい。また，同心円状であってもよい。また，半導体ウェハは，熱処理炉内において，その外周部（特に，半導体ウェハの縁辺から５０ｍｍまでの領域内）がウェハボート等に支持された状態である。そのため，その支持部分に応力が集中する。従って，半導体ウェハの裏面から生じるスリップは，半導体ウェハの外周部に集中する。そのため，この外周部に溝部あるいは空洞部を設けることで大部分のスリップを抑制することができる。

また，本発明の半導体基板では，パターン層よりも半導体基板の裏面側に位置し，半導体ウェハよりも被酸化レートが低い酸化保護膜を有することとするとよりよい。あるいは，パターン層よりも半導体基板の裏面側に位置し，半導体ウェハよりも被エッチングレートが低いエッチング保護膜を有することとするとよりよい。あるいは，被酸化保護膜の機能と被エッチング保護膜の機能とを兼ねた保護膜を有することとするとよりよい。

すなわち，半導体デバイスの製造過程において，半導体ウェハの酸化やエッチングによりパターン層の薄肉化が進み，スリップの抑止効果が小さくなる可能性がある。そこで，保護膜を設けることにより，パターン層の酸化やエッチングを防止することができる。

本発明によれば，半導体ウェハの裏面側に溝部あるいは空洞部を設けることでスリップの伸展を抑制することができる。よって，格子間酸素濃度が低い半導体基板であっても，半導体デバイスの製造過程でスリップの抑制を持続的に図ることが可能な半導体基板が実現されている。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，ＮＰＴ型あるいはＦＳ型のＩＧＢＴに利用されるウェハに本発明を適用したものである。

［第１の形態］
第１の形態の半導体基板１００は，図１に示すようにＦＺ法により形成された面方位（１００）のＮ型シリコンウェハ１０を有している。シリコンウェハ１０は，直径が２００ｍｍで，厚さが７２５μｍである。さらに，シリコンウェハ１０は，デバイス形成面側に位置するデバイス機能領域１０ａと，デバイス形成面の裏面（以下，この面を「裏面」，あるいはデバイス形成後に研削される側の面であることから，「研削面」とする。）側に位置する保護領域１０ｂとからなっている。デバイス機能領域１０ａの厚さは，８０μｍ〜４００μｍの範囲内である。保護領域１０ｂは，デバイス形成中はデバイス機能領域１０ａと一体であるが，デバイス形成後には研削される。また，シリコンウェハ１０の酸素濃度は，１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下である。

また，シリコンウェハ１０の研削面には，複数本のトレンチ１２からなるパターン層１１が形成されている。すなわち，保護領域１０ｂ内にはパターン層１１が設けられている。具体的に本形態の半導体基板１００には，高さが１０μｍで，幅が５μｍであるトレンチ１２が，５μｍの間隔で形成されている。なお，シリコンウェハ１０およびトレンチ１２のサイズは例示であり，本形態に限定するものではない。

第１の形態の半導体基板１００では，シリコンウェハ１０の研削面にトレンチ１２を設けることにより，次のような利点を有する。すなわち，半導体基板１００に半導体デバイスを形成する際，高温熱処理によりその裏面（研削面）にスリップが生じる。そこで，シリコンウェハ１０の裏面にトレンチ１２を設けることにより，トレンチ１２の側壁でスリップの伸展を抑止する。すなわち，シリコンウェハ１０の裏面に生じたスリップがデバイス形成面に到達することを抑制する。

具体的にトレンチ１２のサイズは，図２に示すようにトレンチ１２の高さＨがトレンチ１２間の間隔Ｌの√３倍以上であればよい。一般的に，面方位（１００）のシリコンウェハ１０の裏面に生じたスリップは，その裏面に対しておよそ６０度の角度で伸展することが知られている。このことから，トレンチ１２の高さＨをトレンチ１２間の間隔Ｌの√３倍とすることで，シリコンウェハ１０の裏面に生じたスリップを確実にトレンチ１２の壁面に導くことができる。また，半導体デバイスの製造過程における膜減りを考慮して，トレンチ１２の高さＨをトレンチ１２間の間隔Ｌの√３倍以上とすることで，より確実にスリップの伸展を抑制することができる。つまり，トレンチ１２のサイズは，スリップが伸展する角度および膜減りの度合いによる。

また，シリコンウェハ１０に設けられたトレンチ１２は，底部の角および開口部の角がともに丸められている（図２中の点線枠）。これにより，トレンチ１２の角部での応力集中が低減される。よって，トレンチ１２の側壁からの欠陥の生成が抑制される。

トレンチ１２によるシリコンウェハ１０の面内パターンとしては，例えば図３に示すように網目状が考えられる。この他，例えば図４に示すように同心円状であってもよい。また，図３あるいは図４に示したように，トレンチ１２によるパターンを裏面全体に均一に設けることで，応力集中を回避し，スリップの発生を抑制することができる。

また，トレンチ１２は，必ずしも裏面全体に設ける必要はない。すなわち，半導体デバイスの製造過程中，高熱処理炉内において，シリコンウェハ１０は，その外周部（特に，ウェハの縁辺から５０ｍｍまでの領域内）にてボートに支持された状態である。そして，その支持部分に応力が集中するため，シリコンウェハの外周部でスリップが発生し易くなる。そこで，例えば図５に示すようにシリコンウェハ１０の外周部１１０にのみトレンチ１２を形成してもよい。勿論，外周部１１０に形成されるトレンチ１２の形状は網目状に限るものではなく，例えば図６に示すように円状であってもよい。

続いて，半導体基板１００の製造方法について説明する。まず，ウェハの酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下である極低酸素濃度のシリコンウェハ１０をＦＺ法により作製する。

次に，シリコンウェハ１０の研削面にフォトレジストによるマスクパターンを形成する。その後，エッチングにてシリコンウェハ１０の研削面にトレンチ１２を形成する。これにより，シリコンウェハ１０の研削面側に，トレンチ１２によるパターン層１１が形成される。その後，フォトレジストを除去することにより，図１に示したような半導体基板１００となる。

また，パターン層１１を備えた半導体基板１００のデバイス形成面には，図７に示すように半導体デバイス１２０が形成される。半導体デバイスの製造過程では，１１００℃以上の高温熱処理が１０時間以上にわたって実施される。そのため，シリコンウェハ１０の研削面にはスリップが生じる。しかし，大部分のスリップは，トレンチ１２の壁面に達することでその伸展が遮られる。よって，スリップの半導体デバイス形成面への到達が抑制される。

なお，半導体基板１００は，デバイス形成面（すなわち，表面）に半導体デバイスを形成した後，研削面（すなわち，裏面）側から研磨・研削加工される。そのため，シリコンウェハ１０中の保護領域１０ｂが削除され，デバイス機能領域１０ａが残される。すなわち，半導体ウェハ１０は，その厚さが８０μｍ〜４００μｍにまで薄肉化される。これにともなって，裏面側のパターン層１１は除去される。

［第２の形態］
第２の形態の半導体基板２００は，図８に示すようにＦＺ法により形成された低酸素濃度のシリコンウェハ２０の研削面上にシリコン酸化膜２３を有している。そして，シリコン酸化膜２３内に，そのシリコン酸化膜２３を貫通するトレンチ２２が設けられている。すなわち，シリコン酸化膜２３内にパターン層２１が設けられている。この点，シリコンウェハ内にパターン層が設けられている第１の形態と異なる。

半導体基板２００は，ウェハ中の酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下のシリコンウェハ２０と，シリコンウェハ２０の研削面（裏面）上に形成されたシリコン酸化膜２３とを備えている。さらに，シリコンウェハ２０は，第１の形態と同様に，デバイス形成面側に位置するデバイス機能領域２０ａと，研削面側に位置する保護領域２０ｂとからなっている。シリコン酸化膜２３は，複数本のトレンチ２２からなるパターン層２１を備えている。シリコン酸化膜２３の膜厚，すなわちトレンチ２１の高さは，１０μｍ程度である。また，トレンチ２２は，５μｍの間隔で形成されている。

本形態の半導体基板２００では，シリコンウェハ２０の研削面上に非晶質のシリコン酸化膜２３を形成する。これにより，スリップの発生を抑制する。ただし，長時間をかけて高温熱処理を実施すると，シリコン酸化膜２３からも稀にスリップが生じる。そこで，第１の形態の半導体装置１００と同様に，シリコン酸化膜２３にトレンチ２２からなるパターン層２１を設ける。このパターン層２１のトレンチ２２により，シリコン酸化膜２３に生じたスリップの伸展を抑止する。これにより，高温熱処理によるスリップの発生を抑制するとともに，稀に発生するスリップの伸展を抑制することができる。

なお，パターン層２１を形成する膜の種類は，シリコン酸化膜に限るものではない。例えば，ポリシリコン膜やシリコン窒化膜であってもよい。また，トレンチ２２はシリコン酸化膜２３を貫通していなくてもよい。すなわち，トレンチ２２の高さは，シリコンウェハ２０上に成膜される膜内に生じるスリップの角度に合わせて設計する。

続いて，半導体基板２００の製造方法について説明する。まず，ウェハの酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下である極低酸素濃度のシリコンウェハ２０をＦＺ法により作製する。

次に，図９に示すように，シリコンウェハ２０の裏面上にシリコン酸化膜２３を形成する。このシリコン酸化膜２３は，例えばＴＥＯＳ（Tetra Etyl Ortho Silicate）を原料としたＣＶＤ（Chemical Vapor Deposition）法にて成膜することができる。次に，シリコン酸化膜２３上にフォトレジストによるマスクパターンを形成し，エッチングにてトレンチ２２を形成する。これにより，シリコンウェハ２０の裏面側に，トレンチ２２によるパターン層２１が形成される。その後，フォトレジストを除去することにより，図８に示したような半導体基板２００となる。

また，パターン層２１を備えた半導体基板２００に半導体デバイスが形成される。半導体基板２００は，デバイス形成面（すなわち，表面）に半導体デバイスを形成した後，研削面（すなわち，裏面）側から研磨・研削加工される。そのため，シリコンウェハ２０中の保護領域２０ｂが削除され，デバイス機能領域２０ａが残される。これにともなって，研削面上のパターン層２１は除去される。

［第３の形態］
第３の形態の半導体基板３００は，図１０に示すように低酸素濃度のシリコンウェハ３０の研削面に形成されたトレンチの開口部を低カバレッジ膜３４が覆い隠している。つまり，半導体基板３００の内部に空洞３２によるパターン層３１が設けられている。この点，パターン層が半導体基板の表層面に設けられている第１の形態と異なる。

半導体基板３００は，ウェハ中の酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下のシリコンウェハ３０と，シリコンウェハ３０の研削面上に形成された低カバレッジ膜３４とを備えている。さらに，シリコンウェハ３０は，第１の形態と同様に，デバイス形成面側に位置するデバイス機能領域３０ａと，研削面側に位置する保護領域３０ｂとからなっている。低カバレッジ膜３４としては，例えばＮＳＧ（Non-doped Silicate Glass）膜が適用可能である。シリコンウェハ３０の研削面には，複数本のトレンチからなるパターン層３１が設けられている。そして，そのトレンチの開口部が低カバレッジ膜３４に覆われていることから，半導体基板３００の内部には空洞３２によるパターン層３１が設けられる。空洞３２のサイズは，低カバレッジ膜３４内に生じるスリップの角度に合わせて設計する。

本形態の半導体基板３００では，裏面側に空洞３２からなるパターン層３１を備えている。このパターン層３１の空洞３２の側壁により，半導体基板３００の裏面に生じたスリップの伸展を抑止する。すなわち，シリコンウェハ３０の裏面に生じたスリップがデバイス形成面に到達することを抑制する。また，半導体基板３００では，内部にパターン層３１を有するため，表層面は平坦である。そのため，表層面にパターン層を有する半導体基板と比較して，応力集中が少ない。

なお，低カバレッジ膜３４は，半導体デバイスの製造過程において，被酸化や被エッチングによる膜減りが懸念される。そのため，図１１に示すように，半導体基板３００の裏面上に，低カバレッジ膜３４と比較して被酸化レート，被エッチングレートが低い保護膜３５を形成してもよい。保護膜３５としては，例えばＳｉＮ膜が適用可能である。

続いて，半導体基板３００の製造方法について説明する。まず，ウェハの酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下である極低酸素濃度のシリコンウェハ３０をＦＺ法により作製する。さらに，シリコンウェハ３０の研削面上にフォトレジストによるマスクパターンを形成し，エッチングにてトレンチを形成する。トレンチの形成後，フォトレジストを除去する。

次に，ＣＶＤ法にて低カバレッジ膜３４をシリコンウェハ３０の裏面に形成する。低カバレッジ膜３４は，被覆性が悪いことから，トレンチ内部を充填しない。つまり，トレンチの開口部を覆うように成膜する。これにより，シリコンウェハ３０には空洞部３２によるパターン層３１が形成され，図１０に示したような半導体基板３００となる。

また，パターン層３１を備えた半導体基板３００の表面に半導体デバイスが形成される。半導体基板３００は，デバイス形成面（すなわち，表面）に半導体デバイスを形成した後，研削面（すなわち，裏面）側から研磨・研削加工される。そのため，シリコンウェハ３０中の保護領域３０ｂが削除され，デバイス機能領域３０ａが残される。これにともなって，裏面側のパターン層３１は除去される。

［第４の形態］
第４の形態の半導体基板４００は，図１２に示すように低酸素濃度のシリコンウェハ４０下にパターン層４１が形成されたポリシリコン膜４６を有している。パターン層４１は，ポリシリコン膜４６内の空洞４２によってなっている。この点，パターン層が半導体基板の表層面に設けられている第２の形態と異なる。

半導体基板４００は，ウェハ中の酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下のシリコンウェハ４０と，シリコンウェハ４０の裏面上に形成されたポリシリコン膜４６とを備えている。さらに，シリコンウェハ４０は，第１の形態と同様に，デバイス形成面側に位置するデバイス機能領域４０ａと，研削面側に位置する保護領域４０ｂとからなっている。また，パターン層４１を形成する膜４６の種類は，ポリシリコン膜に限るものではない。

また，ポリシリコン膜４６は，複数本の空洞４２からなるパターン層４１を備えている。ポリシリコン膜４６の膜厚は，２μｍ程度であり，空洞４２の高さは１μｍ程度である。空洞４６のサイズは，シリコンウェハ４０上に成膜される膜内に生じるスリップの角度に合わせて設計する。

なお，半導体デバイスの製造過程での膜減りが懸念される場合には，第３の形態と同様に，半導体基板４００の裏面にシリコン膜４６を保護する保護膜（例えばＳｉＮ膜）を設けてもよい。

本形態の半導体基板４００では，シリコンウェハ４０下にポリシリコン膜４６を形成する。これにより，スリップの発生を抑制する。ただし，長時間をかけて高温熱処理を実施すると，ポリシリコンの再結晶化が急速に進み，ポリシリコン膜４６にスリップが生じてしまう。そこで，第３の形態と同様に，裏面側に空洞４２によるパターン層４１を設ける。このパターン層４１の空洞４２により，裏面に生じたスリップの伸展を抑止する。これにより，高温熱処理によるスリップの発生を抑制するとともに，発生したスリップの伸展を抑制することができる。また，半導体基板４００では，その内部にパターン層４１を有するため，応力集中が少ない。

続いて，半導体基板４００の製造方法について説明する。まず，ウェハの酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下である極低酸素濃度のシリコンウェハ４０をＦＺ法により作製する。さらに，シリコンウェハ４０の研削面上に空洞形成用膜４７（本形態では，シリコン酸化膜）を形成する。この空洞形成用膜４７の膜厚は，空洞４２の高さと同等である。次に，空洞形成用膜４７上にフォトレジストによるマスクパターンを形成した後，図１３に示すようにエッチングにて空洞形成用膜４７のパターンを形成する。その後，フォトレジストを除去する。

次に，図１４に示すように，ＣＶＤ法にてポリシリコン膜４６を空洞形成用膜４７上に形成する。ポリシリコン膜４６は，被覆性が良いことから，空洞形成用膜４７のパターンによる隙間を充填する。その後，半導体基板４００の側面から，ウェットエッチングにて空洞形成用膜４７を除去する。これにより，ポリシリコン膜４６内に空洞４２が形成され，図１２に示したような半導体基板４００となる。

また，パターン層４１を備えた半導体基板４００の表面に半導体デバイスが形成される。半導体基板４００は，デバイス形成面（すなわち，表面）に半導体デバイスを形成した後，研削面（すなわち，裏面）側から研磨・研削加工される。そのため，シリコンウェハ４０中の保護領域４０ｂが削除され，デバイス機能領域４０ａが残される。これにともなって，裏面側のパターン層４１は除去される。

［第５の形態］
第５の形態の半導体基板５００は，図１５に示すように低酸素濃度のシリコンウェハ５０内であって裏面側にパターン層５１を有している。パターン層５１は，シリコンウェハ５０の内部に形成されており，空洞５２によって構成されている。この点，パターン層が半導体基板の表層面に設けられているとともに，トレンチによって構成されている第１の形態と異なる。

半導体基板５００は，ウェハ中の酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下のシリコンウェハ５０からなる。さらに，シリコンウェハ５０は，第１の形態と同様に，デバイス形成面側に位置するデバイス機能領域５０ａと，研削面側に位置する保護領域５０ｂとからなっている。そして，シリコンウェハ５０の研削面から内側３００ｎｍの位置に，複数本の空洞５２からなるパターン層５１が設けられている。すなわち，保護領域５０ｂ内にはパターン層５１が設けられている。空洞５１の高さは，１００ｎｍ程度である。空洞５２のサイズは，空洞５２の高さＨが空洞５２間の間隔Ｌの√３倍以上であればよい。

本形態の半導体基板５００では，裏面側に空洞５２によるパターン層５１が設けられている。このパターン層５１の空洞５２により，裏面に生じたスリップの伸展を抑止することができる。また，半導体基板５００では，内部にパターン層５１を有するため，応力集中が少ない。

続いて，半導体基板５００の製造方法について説明する。まず，ウェハの酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下である極低酸素濃度のシリコンウェハ５０をＦＺ法により作製する。

次に，シリコンウェハ５０の研削面上にフォトレジストによるマスクパターンを形成する。その後，シリコンウェハ５０に対して研削面側から酸素イオンを注入する。イオン注入に際しては，一般的なイオン注入装置を用い，例えば加速電圧１８０ｋｅＶ，ドーズ量５×１０¹⁷ｃｍ^-2の条件で酸素イオンを注入する。これにより，図１６に示すように，シリコンウェハ５０の研削面からおよそ３００ｎｍ内側の領域に酸化領域５８が形成される。

その後，半導体基板５００の側面から，ウェットエッチングにて酸化領域５８を除去する。これにより，シリコンウェハ５０内に空洞５２が形成され，図１５に示したような半導体基板５００となる。

また，パターン層５１を備えた半導体基板５００の表面に半導体デバイスが形成される。半導体基板５００は，デバイス形成面（すなわち，表面）に半導体デバイスを形成した後，研削面（すなわち，裏面）側から研磨・研削加工される。そのため，シリコンウェハ５０中の保護領域５０ｂが削除され，デバイス機能領域５０ａが残される。これにともなって，裏面側のパターン層５１は除去される。

［第６の形態］
第６の形態の半導体基板６００は，図１７に示すようにＦＺ法により形成された低酸素濃度のシリコンウェハ６０下に高熱伝導率膜６９を有している。そして，この高熱伝導率膜６９によってスリップの発生を抑制する。この点，半導体基板内にトレンチあるいは空洞が形成されたパターン層を設け，スリップの伸展を抑止するこれまでの形態と異なる。

半導体基板６００は，ウェハ中の酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下のシリコンウェハ６０と，シリコンウェハ６０の裏面上に形成された高熱伝導率膜６９とを備えている。さらに，シリコンウェハ６０は，第１の形態と同様に，デバイス形成面側に位置するデバイス機能領域６０ａと，研削面側に位置する保護領域６０ｂとからなっている。また，高熱伝導率膜６９は，シリコンの熱伝導率（１６０Ｗ／ｍ・Ｋ）以上の膜であればよく，例えば，ＳｉＣ膜が適用可能である。また，この他，Ｃｕ，Ａｇ，Ａｌ等の金属膜であってもよい。

第６の形態の半導体基板６００では，シリコンウェハ６０の裏面に高熱伝導率膜６９を設けることにより，次のような利点を有する。すなわち，半導体基板６００に半導体デバイスを形成する際，高温熱処理炉内のボートから半導体装置６００に伝播する熱が高熱伝導率膜６９を通じて面方向に分散する。そのため，ウェハ面内の熱分布が均一になる。これにより，シリコンウェハの反りが低減され，スリップの発生が抑制される。

なお，高熱伝導率膜６９は，半導体デバイスの製造過程において，被酸化や被エッチングによる膜減りが懸念される。そのため，図１８に示すように，半導体基板６００の裏面上に，高熱伝導率膜６９と比較して被酸化レート，被エッチングレートが低い保護膜６５を形成してもよい。保護膜６５としては，例えばＳｉＮ膜が適用可能である。

また，高熱伝導率膜６９として金属膜を形成する場合，半導体デバイスの製造過程において不純物がシリコンウェハ６０内に拡散することが懸念される。そのため，図１９に示すように，半導体基板６００の裏面上にシリコン酸化膜６３を形成し，不純物の拡散を抑止してもよい。また，図２０に示すように，シリコン酸化膜６３と保護膜６５とを組み合わせてもよい。

半導体基板６００は，デバイス形成面（すなわち，表面）に半導体デバイスを形成した後，研削面（すなわち，裏面）側から研磨・研削加工される。そのため，シリコンウェハ６０中の保護領域６０ｂが削除され，デバイス機能領域６０ａが残される。これにともなって，裏面側の高熱伝導率膜６９は除去される。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，本形態の半導体基板は，ＦＺ法によるウェハを出発材としているが，これに限るものではない。すなわち，ウェハ中の酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下であればよく，例えばＭＣＺ法によるウェハであっても上記の条件を満たしているのであれば適用可能である。

また，半導体基板を構成する半導体ウェハ，シリコン（Ｓｉ）の単結晶ウェハに限らず，他の種類の半導体ウェハ（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，半導体ウェハの面方位は（１００）に限らず，他の面方位であってもよい。

第１の形態にかかる半導体基板を示す断面図である。 図１に示した半導体基板の裏面を拡大した状態を示す断面図である。 第１の形態にかかる半導体基板の裏面を示す図（その１）である。 第１の形態にかかる半導体基板の裏面を示す図（その２）である。 第１の形態にかかる半導体基板の裏面を示す図（その３）である。 第１の形態にかかる半導体基板の裏面を示す図（その４）である。 半導体デバイス形成後の半導体基板を示す断面図である。 第２の形態にかかる半導体基板を示す断面図である。 シリコンウェハの裏面に酸化膜層を形成した状態を示す断面である。 第３の形態にかかる半導体基板を示す断面図である。 シリコンウェハの裏面に保護層を形成した状態を示す断面図である。 第４の形態にかかる半導体基板を示す断面図である。 シリコンウェハの裏面に空洞用のパターン層を形成した状態を示す断面である。 シリコンウェハの裏面にシリコン層を形成した状態を示す断面である。 第５の形態にかかる半導体基板を示す断面図である。 シリコンウェハ中に酸化領域を形成した状態を示す断面である。 第６の形態にかかる半導体基板を示す断面図である。 シリコンウェハの裏面に保護層を形成した状態を示す断面図である。 シリコンウェハの裏面と高熱伝導率膜との間に酸化膜を形成した状態を示す断面である。 シリコンウェハの裏面に，酸化膜，高熱伝導率膜，保護層を形成した状態を示す断面図である。

符号の説明

１０ シリコンウェハ
１０ａ デバイス機能領域
１０ｂ 保護領域
１１ パターン層
１２ トレンチ
３０ シリコンウェハ
３１ パターン層
３２ 空洞
３４ 低カバレッジ膜
３５ 保護膜
６０ シリコンウェハ
６３ シリコン酸化膜
６５ 保護膜
６９ 高熱伝導率膜
１００ 半導体基板

Claims (4)

1. 半導体素子形成面側に位置する素子機能領域と，
   研削面側に位置する保護領域とを有する半導体ウェハを備え，
   前記半導体ウェハ中の酸素濃度が１．０×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下である半導体基板において，
   前記保護領域に位置し，溝または空洞によってなるパターン層と，
   前記パターン層よりも半導体基板の裏面側に位置し，前記半導体ウェハよりも被酸化レートが低い第１特性と，前記半導体ウェハよりも被エッチングレートが低い第２特性との，少なくとも一方の特性を有する保護膜と，
   を備えることを特徴とする半導体基板。
2. 請求項１に記載する半導体基板において，
   前記パターン層は，溝によってなり，
   前記パターン層と前記保護膜との間に，前記パターン層の溝の開口部を覆う被覆膜を備えることを特徴とする半導体基板。
3. 請求項１または請求項２に記載する半導体基板において，
   前記半導体ウェハは，面方位（１００）のシリコンウェハであり，
   前記パターン層を構成する溝または空洞の高さは，溝または空洞の間隔の√３倍以上であることを特徴とする半導体基板。
4. 請求項１から請求項３のいずれか１つに記載する半導体基板において，
   前記パターン層を構成する溝または空洞は，前記半導体ウェハの厚さ方向から見て外周部に設けられていることを特徴とする半導体基板。

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