JP2006229135A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 耐圧外周構造を有する半導体装置の製造方法において、耐圧外周構造部の製造工程数を従来よりも削減する。
【解決手段】 半導体基板１、２上にパッド酸化膜２０を形成し、ＬＯＣＯＳ酸化膜形成予定領域が開口するように窒化膜２１を形成する。そして、窒化膜２１において、パターニングされたことで膜厚差が生じた部分をエッジ部２１ａとし、このエッジ部２１ａを、フォトレジストマスクのマスク位置合わせに用いて、Ｐ型ウェル１０の形成予定領域が開口するようにフォトレジスト２２を形成する。この後、フォトレジスト２２をマスクとして、パッド酸化膜２０および窒化膜２１をスルーしてイオン注入を行うと共に、拡散処理を施してＰ型ウェル１０を形成する。そして、パターニングされた窒化膜２１において開口した領域にＬＯＣＯＳ酸化膜１１を形成する。
【選択図】 図２

Description

本発明は、耐圧外周構造部を有する半導体装置の製造方法に関する。

従来より、例えばＩＧＢＴ等の半導体素子が形成された領域をセル部とし、このセル部の外周に耐圧外周構造部を設けた半導体装置の構造が知られている。この耐圧外周構造部には、ｐ型ウェルが形成されており、このｐ型ウェルが上記セル部を保護する役割を果たしている。

具体的には、ブレークダウン時に発生するセル部以外のキャリアの吸入口や、誘導負荷遮断時等の残留キャリアの吸入口として働くことや、キャリアがセル部に集中して破壊されてしまうのを防止すること、外周部側の半導体素子に集まる電界を緩和させる等の役割を果たす。

以下、上記耐圧外周構造部の製造方法について説明する。図１１、図１２は、半導体装置において従来の耐圧外周構造部の製造工程を示した図である。

図１１（ａ）に示す工程では、まず、シリコンウェハ（以下、Ｓｉ基板という）３０を用意し、このＳｉ基板３０の表面を加熱処理して第１酸化膜３１を形成する。

図１１（ｂ）に示す工程では、スピンコートにて図示しないフォトレジストを第１酸化膜３１上に塗布し、Ｓｉ基板３０においてＰ型ウェル形成予定領域が露出するようにフォトレジストを開口する。そして、フォトレジストにおいて第１酸化膜３１が露出した領域をエッチングしてＳｉ基板３０の表面を露出させ、フォトレジストを除去する。

図１１（ｃ）に示す工程では、図１１（ｂ）の工程を終えたＳｉ基板３０に対して加熱処理を行い、第１パッド酸化膜３２を形成する。そして、第１酸化膜３１をマスクとしてイオン注入を行う。

図１１（ｄ）に示す工程では、図１１（ｃ）の工程を終えたＳｉ基板３０に対して熱拡散処理を行ってＰ型ウェル３３を形成し、エッチングにより第１パッド酸化膜３２および第１酸化膜３１を除去する。

この後、Ｓｉ基板３０においてＰ型ウェル３３が形成された領域Ｃのみをスポット酸化する、すなわちターゲット酸化する。そして、ターゲット酸化によって領域Ｃに形成された酸化膜の除去を行う。これにより、Ｓｉ基板３０の表面においてＰ型ウェル３３の外縁部分がくぼんだエッジ部分３３ａが形成される。

続いて、図１２（ａ）に示す工程では、Ｐ型ウェル３３が形成されたＳｉ基板３０上に第２パッド酸化膜３４および窒化膜（ＳｉＮ膜）３５を形成する。

図１２（ｂ）に示す工程では、上記Ｐ型ウェル３３のエッジ部分３３ａによってくぼんだ窒化膜３５をフォトレジストマスクのマスク位置合わせに用いて、ＬＯＣＯＳ酸化膜形成のための図示しないフォトレジストを形成する。そして、ＬＯＣＯＳ酸化膜形成予定領域が開口するように窒化膜３５をパターニングする。

図１２（ｃ）に示す工程では、Ｓｉ基板３０の表面を加熱処理することで窒化膜３５が開口した領域にＬＯＣＯＳ酸化膜３６を形成する。この後、窒化膜３５を除去することで耐圧外周構造部が完成する。

しかしながら、上記従来の技術では、窒化膜３５をパターニングするためのフォトレジストマスクのマスク位置合わせのために、図１２（ａ）に示される工程が必要になっている。すなわち、図１２（ａ）において、Ｐ型ウェル３３のＳｉ基板３０表面でのエッジ部分３３ａを、上記したマスク位置合わせのために用いるのである。したがって、このエッジ部分３３ａを形成するため、図１１（ｄ）においてＳｉ基板３０に対するターゲット酸化およびターゲット酸化によってできた酸化膜除去の工程が必要になっているのである。

このように、耐圧外周構造部の製造工程数が多いと、半導体装置の製造時間や製造コストが増加してしまうという問題が生じる。

本発明は、上記点に鑑み、耐圧外周構造を有する半導体装置の製造方法において、耐圧外周構造部の製造工程数を従来よりも削減することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、窒化膜において、パターニングされたことで膜厚差が生じた部分をエッジ部（２１ａ）とし、このエッジ部を、フォトレジストマスクのマスク位置合わせに用いて、ウェル領域（１０）の形成予定領域が開口するようにフォトレジスト（２２）を形成し、このフォトレジストをマスクとして、パッド酸化膜および窒化膜をスルーしてイオン注入を行うと共に、拡散処理を施してウェル領域を形成し、パターニングされた窒化膜において開口した領域にＬＯＣＯＳ酸化膜を形成することを特徴としている。

このように、窒化膜のエッジ部を、フォトレジストを形成するためのフォトレジストマスクのマスク位置合わせに用いる。これにより、従来行っていた半導体基板に対するターゲット酸化およびターゲット酸化によってできた酸化膜除去の工程を無くすことができる。つまり、アライメント用としてのみ必要とされていた工程を無くすことができる。したがって、従来の製造方法と比較して耐圧外周構造部の製造工程を削減することができる。

請求項２に記載の発明では、窒化膜を形成する工程では、１０００Å以下の膜厚で窒化膜を形成することを特徴としている。

このように、窒化膜の膜厚を規定する。これにより、結晶構造の異なる窒化膜を半導体基板に厚く形成しないようにすることで、窒化膜が半導体基板に及ぼす応力を緩和することができ、ひいては半導体基板の結晶欠陥の欠陥密度をほぼ無くすことができる。

請求項３に記載の発明では、半導体基板を用意する工程では、ＦＺ法で形成されたＦＺ結晶を半導体基板として用意することを特徴としている。

ＦＺ結晶は、加熱、冷却による熱歪に弱い欠点があるが、そのＦＺ結晶を半導体基板として用いても、請求項２、請求項４および請求項５が成立させることができる。

請求項４に記載の発明では、ウェル領域を形成する工程では、ウェル領域の表面濃度が２．０×１０^１８ｃｍ^−３以下となるように形成することを特徴としている。

このように、ウェル領域の表面濃度を規定する。これにより、半導体基板と不純物との格子定数の違いによる格子歪みを抑制でき、半導体基板の結晶欠陥の欠陥密度を低減することができる。

請求項５に記載の発明では、ウェル領域を形成する工程では、ウェル領域の表面濃度が１．２×１０^１８ｃｍ^−３以下となるように形成することを特徴としている。

このように、ウェル領域の表面濃度を規定する。これにより、半導体基板と不純物との格子定数の違いによる格子歪みを抑制でき、半導体基板の結晶欠陥の欠陥密度をほぼ無くすことができる。

請求項６に記載の発明では、パッド酸化膜の表面に、ＬＯＣＯＳ酸化膜（１１）の形成予定領域が開口するようにパターニングして窒化膜（２１）を形成し、パターニングされた窒化膜において開口した領域に前記ＬＯＣＯＳ酸化膜を形成すると共に、形成されたＬＯＣＯＳ酸化膜をマスクとして用いてウェル領域（１０）を形成することを特徴としている。

このように、窒化膜をパターニングした後、ＬＯＣＯＳ酸化膜を形成する。そして、このＬＯＣＯＳ酸化膜をマスクとして用いてウェル領域を形成する。これにより、従来行っていた半導体基板に対するターゲット酸化およびターゲット酸化によってできた酸化膜除去の工程を無くすことができる。これにより、従来の製造方法と比較して耐圧外周構造部の製造工程を削減することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。

図１は、本発明の第１実施形態に係る半導体装置の断面図である。半導体装置は、Ｓｉ基板であるｎ＋型基板１の主表面上にｎ−型ドリフト層２を形成した半導体基板を用いて形成されたものである。図１に示されるように、半導体装置は、セル部Ａとセル部Ａの外周に形成された耐圧外周構造部Ｂとが備えられた構成となっており、いわゆるリサーフ構造になっている。また、本実施形態では、ＦＺ（フローティングゾーン）法により育成されたＦＺ結晶をｎ＋型基板１として用いている。以下では、ｎ＋型基板１およびｎ−型ドリフト層２を基板１、２と呼ぶ。

セル部Ａには、例えば多数のＩＧＢＴが形成されている。ｎ−型ドリフト層２の表層部にはＰ型チャネル層３が形成され、Ｐ型チャネル層３の表層部にはＮ＋型ソース層４が形成されている。これら、Ｎ＋型ソース層４とＰ型チャネル層３とを貫通してｎ−型ドリフト層２に達するようにトレンチ５が形成され、このトレンチ５の内壁表面にゲート絶縁膜６とゲート層７とが順に形成され、これらトレンチ５、ゲート絶縁膜６、ゲート層７からなるトレンチゲート構造が構成されている。セル部Ａにおいて、耐圧外周構造部Ｂ側には、このゲート層７に電流を流すためのゲート層７ａが形成されている。なお、ゲート層７、７ａに例えばＰｏｌｙ−Ｓｉ、絶縁膜８に例えばＢＰＳＧが採用される。

また、Ｎ＋型ソース層４の一部とトレンチゲート構造とが絶縁膜８にて覆われている。そして、基板１、２の表面において、複数のトレンチゲート構造上にまたがるように、Ｐ型チャネル層３とＮ＋型ソース層４に接するようにソース電極９が形成され、多数のＩＧＢＴを共通に接続している。このソース電極９は、例えばＡｌ−Ｓｉ−Ｃｕ等のＡｌを主成分とするＡｌ合金からなる金属材料で構成される。

一方、耐圧外周構造部Ｂには、ｎ−型ドリフト層２の表層部にＰ型ウェル１０が形成され、Ｐ型ウェル１０のおよびｎ−型ドリフト層２の表層部にＬＯＣＯＳ酸化膜１１が形成されている。ｎ−型ドリフト層２の表層部においてはＬＯＣＯＳ酸化膜１１よりも外周側にＰ型層１２が形成されている。さらに、このＬＯＣＯＳ酸化膜１１の表層部に酸化膜であるトレンチマスク１３が形成され、トレンチマスク１３の表層部の一部がゲート層７ａで覆われている。なお、Ｐ型ウェル１０は、本発明のウェル領域に相当する。

また、トレンチマスク１３を覆い、ゲート層７ａの一部が露出するように絶縁膜８が形成されている。この絶縁膜８から露出した部分はゲート電極１４にて覆われている。そして、基板１、２の裏面には、当該裏面と接するようにドレイン電極１５が形成されている。

以上が、本実施形態に係る半導体装置の構造である。上記のような構造の耐圧外周構造部Ｂによって、半導体装置にサージが印加されたときにＩＧＢＴ内部に発生する電界集中を緩和させ、電界強度を低下させられるようになっている。

続いて、上記図１に示される半導体装置の耐圧外周構造部Ｂの製造方法について説明する。図２は、図１に示される半導体装置の製造工程を示した図である。なお、図２は、図１において耐圧外周構造部Ｂの領域のみを示してある。

図２（ａ）に示す工程では、ＦＺ法により形成されたＦＺ結晶を基板１、２として用意し、この基板１、２の表面を加熱処理してパッド酸化膜２０を形成する。次に、パッド酸化膜２０の表面に窒化膜（ＳｉＮ膜）２１を成膜する。

図２（ｂ）に示す工程では、窒化膜２１の表面に図示しないフォトレジストを形成し、ＬＯＣＯＳ酸化膜１１の形成予定領域が開口するようにフォトレジストをパターニングする。そして、窒化膜２１において、ＬＯＣＯＳ酸化膜１１の形成予定領域を開口する。この後、フォトレジストを除去する。

図２（ｃ）に示す工程では、Ｐ型ウェル１０を形成する。具体的には、Ｐ型ウェル１０を形成するためのイオン注入を行うために形成するフォトレジストマスクを図２（ｂ）の工程を終えた基板１、２上に設置する。このとき、窒化膜２１の膜厚差、すなわち図２（ｂ）に示されるエッジ部２１ａを、フォトレジストマスクのマスク位置合わせに用いる。

フォトレジストマスクのマスク位置合わせを終えると、Ｐ型ウェル１０の形成予定領域が開口するようにフォトレジスト２２を形成する。この後、パッド酸化膜２０および窒化膜２１をスルーしてイオン注入を行い、１１７０℃、２０ｍｉｎの条件で拡散処理し、Ｐ型ウェル１０を形成する。そして、フォトレジスト２２を除去する。

図２（ｄ）に示す工程では、ＬＯＣＯＳ酸化膜１１を形成する。すなわち、上記図２（ｃ）の工程でＰ型ウェル１０を形成した後、１０５０℃、２４５ｍｉｎの条件でＬＯＣＯＳ酸化を行い、ＬＯＣＯＳ酸化膜１１を形成する。この後、窒化膜２１を除去することで図１に示される耐圧外周構造部Ｂが完成する。

上記のようにして製造した半導体装置において、発明者らはセル部Ａのリーク電流および結晶欠陥の評価を行った。結晶欠陥はＪＩＳ−Ｂ液エッチングにより評価し，リーク電流はＩＧＢＴ素子１２．８ｍｍ□チップのＣ（コレクタ）−Ｅ（エミッタ）間電圧１２００ＶにおけるＣ−Ｅ間リーク電流を評価した。以下、図を用いて説明する。

図３は、Ｐ型ウェル１０の表面濃度に対する図２の製造工程終了後における結晶欠陥密度と、ＩＧＢＴ素子完成時におけるリーク電流と、を示した図である。図３の横軸はＩＧＢＴ素子完成時におけるＰ型ウェル１０の表面濃度を示している。また、図３の縦軸は、耐圧構造部完成時における結晶欠陥の欠陥密度[個／ｍｍ^２]と、ＩＧＢＴ素子完成時におけるリーク電流[μＡ]と、を示している。なお、図２（ａ）の工程で窒化膜２１の膜厚を１５００Åとしている。

図３に示されるように、Ｐ型ウェル１０の表面濃度が１．０×１０^１８ｃｍ^−３以下となる条件でＰ型ウェル１０を形成することにより、結晶欠陥密度を３０００個／ｍｍ^２以下に抑えることができる。また、ＩＧＢＴチップのＣ−Ｅ間電圧１２００ＶにおけるＣ−Ｅ間リーク電流の値をμＡのオーダーで１桁に抑えることができる。

また、表面濃度が１．２×１０^１８ｃｍ^−３以下となる条件でＰ型ウェル１０を形成することにより、結晶欠陥密度を２０００個／ｍｍ^２以下、ＩＧＢＴ素子１２．８ｍｍ□チップのＣ−Ｅ間電圧１２００ＶにおけるＣ−Ｅ間リーク電流を１μＡ以下に抑えることができることがわかる。

これは、基板１、２とイオン注入により基板１、２に打ち込まれた不純物との格子定数の違いによる格子歪みを抑制できるからであると考えられる。

そこで、Ｐ型ウェル１０の表面濃度が１．２×１０^１８ｃｍ^−３以下、すなわち１．０×１０^１８ｃｍ^−３の場合と、２．０×１０^１８ｃｍ^−３以上、すなわち２．６×１０^１８ｃｍ^−３の場合と、におけるＩＧＢＴ素子１２．８ｍｍ□チップのＣ−Ｅ間リーク電圧（Ｖｃｅ）の波形を調べた。その結果を図４（ａ）、（ｂ）に示す。

図４（ａ）に示されるように、Ｐ型ウェル１０の表面濃度が１．０×１０^１８ｃｍ^−３の場合、素子に印加電圧１２００Ｖを与えたときのリーク電流Ｉｃが１．０×１０^−６Ａになっている。一方、図４（ｂ）に示されるように、Ｐ型ウェル１０の表面濃度が２．６×１０^１８ｃｍ^−３の場合、素子に印加電圧１２００Ｖを与えたときのリーク電流Ｉｃが１．０×１０^−４Ａになっている。このような結果からも、Ｐ型ウェル１０の表面濃度が１．０×１０^１８ｃｍ^−３のものの方が、表面濃度が２．６×１０^１８ｃｍ^−３のものに比べて，リーク電流が約２桁少ないことが分かる。したがって、Ｐ型ウェル１０の表面濃度を少なくとも１．０×１０^１８ｃｍ^−３以下とすることが好ましい。

上記の結果は、図２（ａ）の工程で形成される窒化膜２１の膜厚を１５００Åとしているが、この膜厚を変えて、上記と同じ方法で結晶欠陥を調べた。図５は、Ｐ型ウェル１０の表面濃度を１．０×１０^１８ｃｍ^−３に固定し、窒化膜２１の膜厚を変化させたときの結晶欠陥の欠陥密度[個／ｍｍ^２]を示した図である。

図５に示されるように、窒化膜２１の膜厚を１０００Å以下にすることで、欠陥密度がほぼ生じないことがわかる。これは、窒化膜２１の膜厚が薄いほど、基板１、２に対する窒化膜２１の応力が緩和されるため、ＬＯＣＯＳ酸化時の結晶欠陥の発生を抑制できることを示している。

ここで、窒化膜２１を変化させたときのバーズビークの形状を調べた。本実施形態では、窒化膜２１の膜厚を６００、８００、１０００、１５００Åとして耐圧外周構造部Ｂを形成し、耐圧外周構造部Ｂの完成時に断面ＳＥＭ観察を行った。その結果を図６に示す。

図６は、窒化膜２１の膜厚を変化させたときのバーズビーク長を示した図である。図６において、ＣＥＮはシリコンウェハ中央付近、ＢＯＴはシリコンウェハ外縁部の素子のバーズビーク長を示している。図６に示されるように、窒化膜２１の膜厚を結晶欠陥が起こらない１０００Å以下とした場合、シリコンウェハのどの部分の素子においても、バーズビーク長に変化はないことがわかる。つまり、ＬＯＣＯＳ酸化膜１１の形成時に、窒化膜２１のエッジ部２１ａにおける応力が緩和され、ＬＯＣＯＳ酸化膜１１のエッジ付近の応力が緩和されることにより、基板１、２の結晶欠陥を抑制できる。

また、窒化膜２１の膜厚を１５００Å、Ｐ型ウェル１０のドーズ量を１．０×１０^１５ｃｍ^−２としたときの耐圧外周構造部Ｂ完成時における結晶欠陥の欠陥密度［個／ｍｍ^２］と、ＩＧＢＴ素子完成時のリーク電流（ＩＧＢＴ素子１２．８ｍｍ□チップのＣ−Ｅ間電圧１２００ＶにおけるＣ−Ｅ間リーク電流）を、Ｐ型ウェル１０の拡散（アニール）条件を変えて調べた。拡散条件は、１１００℃、１０ｍｉｎの場合と、１１７０℃、２０ｍｉｎの場合と、について調べた。その結果を図７に示す。

図７に示されるように、Ｐ型ウェル１０の拡散条件を１１７０℃、２０ｍｉｎとした場合に比べて、拡散処理温度を１１００℃に下げ、拡散処理時間を１０ｍｉｎとすると、拡散不足による表面濃度の増大のために、結晶欠陥密度、リーク電流共に大幅に増大することが分かる。したがって、拡散温度を高く、そして拡散時間を長くすることで、Ｐ型ウェル１０の表面濃度が高くならないようにすることができると言える。

以上説明したように、本実施形態では、窒化膜２１のエッジ部２１ａを、フォトレジストを形成するためのフォトレジストマスクのマスク位置合わせに用いる。これにより、従来行っていた半導体基板に対するターゲット酸化およびターゲット酸化によってできた酸化膜除去の工程を無くすことができる。したがって、従来の製造方法と比較して耐圧外周構造部Ｂの製造工程を削減することができる。

また、上記のようにして耐圧外周構造部Ｂを形成する際、Ｐ型ウェルの表面濃度を２．０×１０^１８ｃｍ^−３以下、特に１．２×１０^１８ｃｍ^−３以下とすることで、基板１、２と不純物との格子定数の違いによる格子歪みを抑制でき、ひいては基板１、２の結晶欠陥の欠陥密度をほぼ無くすことができる。

さらに、窒化膜２１の膜厚を規定することで、結晶欠陥の欠陥密度を抑制することができる。具体的には、窒化膜２１の膜厚を１０００Å以下と規定する。このように、結晶構造の異なる窒化膜２１を基板１、２に厚く形成しないようにすることで、窒化膜２１が基板１、２に及ぼす応力を緩和することができ、ひいては結晶欠陥の欠陥密度をほぼ無くすことができる。

以上のようにして、耐圧外周構造部Ｂの製造工程数を削減できると共に、製造される半導体装置の質を十分に確保することができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、半導体装置の耐圧外周構造部Ｂの製造工程が第１実施形態と異なる。図８は、本実施形態に係る半導体装置の耐圧外周構造部Ｂの製造工程を示した図である。

まず、図２（ａ）、（ｂ）の工程を行った後、図８（ａ）に示す工程では、ＬＯＣＯＳ酸化膜１１を形成する。すなわち、図２（ｂ）の工程を終えた後、加熱処理を行い、ＬＯＣＯＳ酸化膜１１を形成する。そして、窒化膜２１を除去する。

図８（ｂ）に示す工程では、図８（ａ）で形成したＬＯＣＯＳ酸化膜１１をマスクに用いてイオン注入を行い、拡散処理を行ってＰ型ウェル１０を形成する。

このようにイオン注入の際にＬＯＣＯＳ酸化膜１１をマスクに用いることで、Ｐ型ウェル１０を形成するための工程が不要になり、製造工程を簡略化できる。

（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、半導体装置がＦＬＲ構造であることが第１実施形態と異なる。なお、以下で説明する図９において、図１に示される半導体装置に同一もしくは均等である部分には、説明の簡略化を図るべく、図９中、同一符号を付してある。

図９は、第２実施形態に係る半導体装置の断面図である。本実施形態における半導体装置は、いわゆるＦＬＲ構造を有している。本実施形態で示される半導体装置のセル部Ａは、第１実施形態で示された構造と同様である。

図９に示されるように、耐圧外周構造部Ｂにおいて、セル部Ａ側から耐圧外周構造部Ｂの外縁側にＰ型ウェル１０ａ〜１０ｃが複数設けられている。このようにＰ型ウェル１０ａ〜１０ｃが複数形成された基板１、２上に各Ｐ型ウェル１０ａ〜１０ｃの間に位置するようにＬＯＣＯＳ酸化膜１１ａ〜１１ｃが複数設けられた状態になっている。

次に、図９に示される半導体装置の耐圧外周構造部Ｂの製造方法について、図９を参照して説明する。図１０は、図９に示される半導体装置の耐圧外周構造部Ｂの製造工程を示した図である。

まず、図２（ａ）に示す工程を終えた後、図１０（ａ）に示す工程では、パッド酸化膜２３の表面に窒化膜２４を成膜してパターニングし、ＬＯＣＯＳ酸化膜１１ａ〜１１ｃの形成予定領域を開口する。なお、図２（ａ）に示されるパッド酸化膜２０および窒化膜２３と、図１０（ａ）に示されるパッド酸化膜２３および窒化膜２４と、は同一部材である。

図１０（ｂ）に示す工程では、窒化膜２４が開口したパッド酸化膜２３の表面にフォトレジスト２５を形成する。すなわち、窒化膜２４において、パターニングされたことで膜厚差が生じた部分をフォトレジストマスクのマスク位置合わせに用いてフォトレジスト２５を形成する。そして、パッド酸化膜２３および窒化膜２４をスルーしてイオン注入を行い、拡散処理を施してＰ型ウェル１０ａ〜１０ｃを形成する。この後、フォトレジスト２５を除去する。

図１０（ｃ）に示す工程では、加熱処理を行って窒化膜２４が開口した場所にＬＯＣＯＳ酸化膜１１ａ〜１１ｃを形成する。続いて、図１０（ｄ）に示す工程では、窒化膜２４をエッチングして除去する。こうして図９に示される耐圧外周構造部Ｂが完成する。

なお、上記図１０の工程により形成された半導体装置においても、第１実施形態の図３〜図６に示された数値限定を適用することができる。

（他の実施形態）
上記半導体装置におけるセル部Ａは、ＩＧＢＴの他に、パワーＭＯＳＦＥＴなどの他の素子に適用しても構わない。

本発明の第１実施形態に係る半導体装置の断面図である。 図１に示される半導体装置の製造工程を示した図である。 Ｐ型ウェルの表面濃度に対する図２の工程終了後における結晶欠陥密度と、ＩＧＢＴ素子完成時におけるリーク電流と、を示した図である。 （ａ）は、Ｐ型ウェルの表面濃度が１．０×１０^１８ｃｍ^−３の場合における素子のリーク電流波形を示した図であり、（ｂ）はＰ型ウェルの表面濃度が２．６×１０^１８ｃｍ^−３の場合における素子のリーク電流波形を示した図である。 Ｐ型ウェルの表面濃度を１．０×１０^１８ｃｍ^−３に固定し、図２（ｂ）の工程で形成される窒化膜の膜厚を変化させたときの結晶欠陥の欠陥密度[個／ｍｍ^２]を示した図である。 窒化膜の膜厚を変化させたときのバーズビーク長を示した図である。 Ｐ型ウェルの拡散条件を変えたときの結晶欠陥の欠陥密度とリーク電流とを示した図である。 第２実施形態に係る半導体装置の耐圧外周構造部の製造方法である。 第２実施形態に係る半導体装置の断面図である。 図８に示される半導体装置の耐圧外周構造部の製造工程を示した図である。 従来の半導体装置において、耐圧外周構造部の製造工程を示した図である。 図１１に続く製造工程を示した図である。

符号の説明

１…ｎ＋型基板、２…ｎ−型ドリフト層、１０…Ｐ型ウェル、
１１…ＬＯＣＯＳ酸化膜、２０、２３…パッド酸化膜、２１、２４…窒化膜、
２１ａ…エッジ部、２２…フォトレジスト、Ａ…セル部、Ｂ…耐圧外周構造部。

Claims (6)

1. 第１導電型の半導体層（２）を含む半導体基板（１、２）に半導体素子が形成された領域をセル部（Ａ）とし、このセル部の外周に耐圧外周構造部（Ｂ）を設けた半導体装置の製造方法であって、
   前記耐圧外周構造部を製造する工程は、
   前記半導体基板を用意すると共に、前記半導体基板の表面にパッド酸化膜（２０、２３）を形成する工程と、
   前記パッド酸化膜の表面に、ＬＯＣＯＳ酸化膜（１１）の形成予定領域が開口するようにパターニングして窒化膜（２１、２４）を形成する工程と、
   前記窒化膜において、パターニングされたことで膜厚差が生じた部分をエッジ部（２１ａ）とし、このエッジ部をフォトレジストマスクのマスク位置合わせに用いて、第２導電型であって前記セル部の外周に形成されるウェル領域（１０）の形成予定領域が開口するようにフォトレジスト（２２）を形成する工程と、
   前記フォトレジストをマスクとして、前記パッド酸化膜および前記窒化膜をスルーしてイオン注入を行うと共に、拡散処理を施して前記ウェル領域を形成する工程と、
   前記パターニングされた窒化膜において開口した領域に前記ＬＯＣＯＳ酸化膜を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
2. 前記窒化膜を形成する工程では、１０００Å以下の膜厚で前記窒化膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記半導体基板を用意する工程では、ＦＺ法で形成されたＦＺ結晶を半導体基板として用意することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記ウェル領域を形成する工程では、前記ウェル領域の表面濃度が２．０×１０^１８ｃｍ^−３以下となるように形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
5. 前記ウェル領域を形成する工程では、前記ウェル領域の表面濃度が１．２×１０^１８ｃｍ^−３以下となるように形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
6. 第１導電型の半導体層（２）を含む半導体基板（１、２）に半導体素子が形成された領域をセル部（Ａ）とし、このセル部の外周に耐圧外周構造部（Ｂ）を設けた半導体装置の製造方法であって、
   前記耐圧外周構造部を製造する工程は、
   前記半導体基板を用意すると共に、前記半導体基板の表面にパッド酸化膜（２０）を形成する工程と、
   前記パッド酸化膜の表面に、ＬＯＣＯＳ酸化膜（１１）の形成予定領域が開口するようにパターニングして窒化膜（２１）を形成する工程と、
   前記パターニングされた窒化膜において開口した領域に前記ＬＯＣＯＳ酸化膜を形成する工程と、
   前記形成されたＬＯＣＯＳ酸化膜をマスクとして用いて、前記パッド酸化膜をスルーしてイオン注入を行うと共に、拡散処理を施して、第２導電型であって前記セル部の外周にウェル領域（１０）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。

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