JP4565451B2 - デジタルコンバータ及びその制御方法 - Google Patents
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Description
続いて、各制御サイクル中のコイル平均電流Iavに基づいて、制御オン時間Ton(n)を算出する方法について説明する。先ず、不連続モードにおける制御オン時間Ton(n)を算出する(図2(b)参照)。
続いて、連続モードにおける制御オン時間Ton(n)を算出する(図2(a)参照)。コイル充電時における回路方程式は、Vac(n)=L×{Ip(n)−Iv(n−1)}/Ton(n)・・・(式10)となる。一方、コイル放電時における回路方程式は、Vdc(n)−Vac(n)=L/Toff(n)×{Ip(n)−Iv(n)}・・・(式11)となる。ここで、Toff(n)=T−Ton(n)であり、コイル放電開始から次回の制御サイクルにおけるコイル充電開始までの時間である。
一方、直流出力電圧Vdc(n)については、直流電圧についての過去の計測値の平均値Vdcを採用する。平均値Vdcの算出法は適宜に決定されるが、この実施例では0.5秒毎に実行される平均化処理によって過去0.5秒間の計測値を平均化して、直流出力電圧Vdcとしている(図9のステップST38参照)。この直流出力電圧Vdcは、メモリの適当なワークエリアに格納されており、このワークエリアの値Vdcが0.5秒毎に更新されるようになっている。
<AD変換部32に関連する設定>
TGRA_0(チャネル0のジェネラルレジスタA)のコンペアマッチによりAD変換開始トリガを発生させる。なお、このAD変換開始トリガによって、ワンチップマイコン3のAD変換部32がAD変換の動作を開始するのは、前述した通りである。
<CPUコア30への割込み要求の設定>
TGRA_0(チャネル0のジェネラルレジスタA)のコンペアマッチによりCPUコアに割込み要求信号を発生させる。この割込み要求信号に応じて、CPUコア30は、TGRA_0〜TGRA_2(チャネル0〜2のジェネラルレジスタA)、及びTGRB_0〜TGRB_2(チャネル0〜2のジェネラルレジスタB)に設定値を書込む。この設定値は、MTU33から出力される3相のPWM波の立ち上がりタイミング、及び立下りタイミングを規定する数値である。
<MTU33の動作に関する設定>
[設定(1)] チャネル0〜4のうち、チャネル0〜2を「同期動作」に設定する。そして、チャネル0のカウンタクリア要因を「TGRA_0(チャネル0のジェネラルレジスタA)のコンペアマッチ」に設定し、チャネル1,2のカウンタクリア要因を「同期クリア」に設定する。したがって、チャネル0〜2のタイマカウンタTCNT_0〜TCNT_2は、TGRA_0のコンペアマッチ時に同期してクリアされる。
[設定(2)] チャネル0〜2を「PWMモード1」に設定する。PWMモード1では、TGRA(ジェネラルレジスタA)とTGRB(ジェネラルレジスタB)とをペアで使用することになり、TIOCA端子(MTU33のPWM出力端子)からTGRAとTGRBのコンペアマッチによるPWM波が出力される。
[設定(3)] TGRA_0〜TGRA_2(チャネル0〜2のジェネラルレジスタA)、及び、TGRB_0〜TGRB_2(チャネル0〜2のジェネラルレジスタB)に、TGRA_0のコンペアマッチによる割込み要求に応じて、CPUコア30が設定値を書き込む。具体的には、TGRA_0〜TGRA_2(チャネル0〜2のジェネラルレジスタA)には、1140、380、760を書込み、TGRB_0〜TGRB_2(チャネル0〜2のジェネラルレジスタB)には、Ton、380+Ton、760+Tonを書込む。なお、Tonは、制御サイクル毎に算出される制御オン時間である。
[設定(4)] TIOCA端子(MTU33のPWM出力端子)の出力レベルは、TGRA(ジェネラルレジスタA)のコンペアマッチ時と、TGRB(ジェネラルレジスタB)のコンペアマッチ時に変化する。そして、TIOCA_0〜TIOCA_2の各出力は、各チャネルのTIOR(タイマIOコントロールレジスタ)への初期設定により、TGRA_0〜TGRA_2のコンペアマッチでHレベルに立ち上がり、TGRB_0〜TGRB_2のコンペアマッチでLレベルに立下るよう設定する。
[設定(5)] タイマカウンタTCNTの計数クロックは、周辺クロックPΦと同じ25MHz(周期40nS)とする。
全てのA/DコンバータについてAD変換動作が終了すると、図8(b)に示す割込み処理AD_INTによって制御演算が実行される。先ず、A/DコンバータAD1,AD4の出力値AD1,AD4(コイルLへの入力電流)を取得する(ST10)。次に、平均演算(AD1+AD4)/2によって、制御サイクル(n−1)における入力電流の平均値Iav(n−1)を算出する(ST11)。なお、図8(c)に示すように、入力電流値は、サンプリング点によって変化するので、入力電流の平均値(平均電流)としての精度は高くないが、この平均値Iav(n−1)は、次に説明するインダクタンス値の補正に使用するだけであるから、特に問題は生じない。
続いて、上記したAD変換終了割込みAD_INTとは独立して、1mS毎に開始されるタイマ割込みTM_INTについて図9のフローチャートに基づいて説明する。
Q1〜Q3 スイッチング素子
1 デジタルコンバータ
2 整流回路
3 コンピュータ回路(ワンチップマイコン)
4a〜4c 昇圧チョッパ
Claims (6)
- 実質的に同一のコイル及びスイッチング素子を直列接続したN個の回路を並列接続して構成された昇圧チョッパと、前記各コイルに入力電流を供給する整流回路と、前記各スイッチング素子を所定の制御サイクルでPWM制御するコンピュータ回路とを備えて構成されたデジタルコンバータであって、
前記コイルへの入力電流が制御サイクル中に途切れない連続モードか、制御サイクルの途中で途絶える不連続モードかを判定しつつ、その判定結果に基づいて異なるアルゴリズムで前記PWM制御を実行する一方、
前記各スイッチング素子は、順次、位相が360/N度ずれて駆動され、
連続モードか不連続モードかの判定は、今回の制御サイクルにおける、前記コイルの充電開始電流、前記昇圧チョッパへの交流入力電圧、及び前記昇圧チョッパの直流出力電圧の各計測値と、今回の制御サイクルにおけるPMW波の制御時間と、前記コイルのインダクタンス値とに基づいて決定されるようになっていることを特徴とするデジタルコンバータ。 - 前記各スイッチング素子のOFF動作時に充電される単一のコンデンサから、前記昇圧チョッパの直流出力電圧が得られるよう構成された請求項1に記載のデジタルコンバータ。
- 前記PWM制御における各スイッチング素子の制御オン時間Tonは、角度換算でTon<360/Nに制限されている請求項1又は2に記載のデジタルコンバータ。
- 前記コンピュータ回路は、アナログ入力信号をデジタル変換するAD変換部と、各種レジスタへの設定データに基づいて任意のパルス幅のパルス波を自動的に出力可能なタイマ部とを有するワンチップマイコンである請求項1〜3の何れかに記載のデジタルコンバータ。
- 前記AD変換部は、前記タイマ部からの指令に基づいて、一群のアナログ入力信号をデジタル変換するよう構成されている請求項4に記載のデジタルコンバータ。
- 請求項1〜5のいずれかの動作を実現するデジタルコンバータの制御方法。
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