JP4564151B2 - 感知増幅器回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置の感知増幅器回路に関するものであり、より具体的にはフローティングゲートタイプの不揮発性半導体メモリ装置で使用される感知増幅器回路に関するものである。
【0002】
【従来の技術】
周知のように、電気的にプログラム可能であるメモリセル或いは電気的に消去及びプログラム可能であるメモリセル(或いはフラッシュメモリセル)はフローティングゲートタイプの電界効果トランジスタを含む。プログラムされたメモリセルのフローティングゲートは電子で充電され、所定の電圧が制御ゲートに印加される時充電されたフローティングゲート下部のソース・ドレインチャンネルは電子によって非導通状態となる。この時、メモリセルはオフ状態を有する。メモリセルの非導通状態は感知増幅器によって“0”ビット(或いは“1”ビット)と読まれる。プログラムされていないメモリセル(或いは消去状態のメモリセル)のフローティングゲートは相当に少ない正電荷或いは負電荷に充電され(或いは中性的に充電され)、その結果所定の電圧が制御ゲートに印加される時プログラムされていないフローティングゲート下部のソース・ドレインチャンネルは導通される。この時、メモリセルはオン状態を有する。
【0003】
不揮発性半導体メモリ装置のアレイは行と列に配列される複数個のフローティングゲートメモリセルを含む。任意の列に沿って配列された各セルのソースは共通ソースライン(或いはソース共通ライン)に接続され、選択されたメモリセルに関連した共通ソースラインは読み動作の間に基準電位、例えば、接地電圧に接続される。任意の列に沿って配列された各セルのドレインは列に対応するビットラインに接続され、ビットラインは選択されたセルの読み動作の間にデータラインを通じて感知増幅器の一入力端子に接続される。任意の行に沿って配列された各セルの制御ゲートはワードラインに共通に接続され、選択されたメモリセルに接続されたワードラインは選択されたメモリセルの読み動作の間に所定の選択電圧(或いはワードライン電圧)に接続される。
【0004】
読み動作の間、選択されたメモリセルを通じて流れる電流は選択されたメモリセルが“0”或いは“1”にプログラムされたかの可否を決定するために基準電流と比較される。基準電流は基準回路から生成され、基準回路はメモリセルと同一の特性を有する一つ又はそれ以上のフローティングゲートセルを含む。基準回路は基準ラインを通じて電流ミラー型差動増幅器の他の入力端子に接続される。
差動増幅器は選択されたメモリセルのロジック状態が“0”或いは“1”であるかの可否を決定するために基準セルに接続された基準ラインの電圧を選択されたメモリセルに接続されたデータラインの電圧と比較する。
【0005】
前で説明されたような機能を有する従来技術の感知増幅器回路10が図1に図示されている。図1を参照すると、参照番号12はフローティングゲートタイプのメモリセルトランジスタを示し、参照番号14,16はフローティングゲートタイプの基準セルトランジスタを各々示す。直列に接続された基準セルトランジスタ14,16各々のスレッショルド電圧(Vth)はプログラムされたメモリセルトランジスタ即ち、オン状態を有するメモリセルトランジスタのスレッショルド電圧と同一である。もう一度言うと、基準セルトランジスタの各々はオンセルトランジスタに構成される。メモリセルトランジスタ12のドレインはNMOSトランジスタ18およびこれと直列接続されたロードトランジスタ20を通じて電源電圧Vccに接続され、トランジスタ18のゲートはバイアス電圧VBiasに接続される。同様に、基準セルトランジスタ16のドレインはNMOSトランジスタ22およびこれと直列接続されたロードトランジスタ24を通じて電源電圧Vccに接続され、トランジスタ22のゲートはバイアス電圧VRBiasに接続される。トランジスタ18,20の間の感知ノードVSとトランジスタ22,24の間の基準ノードVRは差動増幅器26の入力端子に各々接続される。
【0006】
ゲート電圧の変化に沿ってオン状態のメモリセル、オフ状態のメモリセル、そして基準セルを通じて流れる電流の特性を示すグラフが図2に図示されている。
図2で、参照符号Ionはプログラムされない(消去された)、即ちオン状態のメモリセルを通じて流れる電流(以下、“オンセル電流”という)を示し、参照符号Ioffはプログラムされた、即ちオフ状態のメモリセルを通じて流れる電流(以下、“オフセル電流という)を示し、参照符号Irefは2個のオンセルトランジスタで構成された基準セルを通じて流れる電流(以下、“基準セル電流”という)を示す。図1で説明されたように、基準セルが直列接続された2個のオンセルトランジスタで構成されているから、基準セル電流Irefはオンセル電流Ionの半分になる。
【0007】
【発明が解決しようとする課題】
従来技術の感知増幅器回路において、図2に図示されたように、基準セル電流Irefは基準セルトランジスタ14,16のゲートに印加されるゲート電圧Vgの変化によって可変される。ここで、当業者に周知のように、ゲート電圧Vgが電圧源に電源電圧Vccを利用して生成されるので、ゲート電圧Vgは電源電圧Vccの変化によって可変される。このような場合、従来技術に従う感知増幅器回路10の最小動作電圧はオンセルのスレッショルド電圧Vth1によって制限される一方、感知増幅器回路10の最大動作電圧は、図2で分かるように、オフセル電流Ioffと基準セル電流Irefが交差する(或いは一致する)地点のゲート電圧Vccmaxによって制限される。結果的に、ゲート電圧Vgが最大動作電圧Vccmax以上増加する時オフセルのロジック状態を感知することが不可能である。これは従来技術に従う感知増幅器回路10の動作電圧範囲が電源電圧(又はメモリセルトランジスタ/基準セルトランジスタのゲート電圧)の変化によって制限されることを意味する。即ち、従来技術に従う感知増幅器回路の動作電圧範囲が狭い。
【0008】
本発明は上記の点に鑑みなされたもので、その目的は、オンセル電流とオフセル電流の間に存在する基準電流を発生させる感知増幅器回路を提供することにある。
【0009】
【課題を解決するための手段】
本発明の感知増幅器回路は、第1スレッショルド電圧と第2スレッショルド電圧のうちの一つを有するメモリセルと、前記第1スレッショルド電圧と前記第2スレッショルド電圧の間の第3スレッショルド電圧を有する基準セルと、前記メモリセルに接続されたデータラインと電源電圧の間に接続された第1ロードトランジスタと、前記基準セルに接続された基準ラインと前記電源電圧の間に接続された第2ロードトランジスタと、前記基準セルと並列接続された抵抗素子と、前記基準セル及び抵抗素子に共通接続された前記基準ラインからの信号と前記データラインからの信号を受け入れ、前記基準ラインの電位を基準にして前記メモリセルのロジック状態によってハイレベル又はローレベルを出力する差動増幅器とを含むことを特徴とする。
【0010】
上記のような感知増幅器回路によれば、メモリセルの第1スレッショルド電圧と第2スレッショルド電圧の間の第3スレッショルド電圧に基準セルのスレッショルド電圧を設定することと、基準セルに並列に抵抗素子を接続することで、基準電流がオンセル電流とオフセル電流の間に存在するようにする。だから、感知増幅器回路の最大動作電圧はメモリセル/基準セルに印加されるゲート電圧の変化又は電源電圧の変化によって制限されない。即ち、感知増幅器回路の動作電圧範囲が広がる。
【0011】
【発明の実施の形態】
以下図面を参照して本発明の好適な実施の形態を説明する。図3は本発明の好ましい実施形態による感知増幅器回路の詳細回路図である。本発明の感知増幅器回路100は電気的にプログラム可能であるメモリ装置、電気的に消去及びプログラム可能であるメモリ装置、マスクROM装置、フラッシュメモリ装置等のようなフローティングゲートタイプの不揮発性半導体メモリ装置に適用可能である。
【0012】
図3を参照すると、本発明の感知増幅器回路100はメモリセル102を含む。このメモリセル102はフローティングゲートタイプの電界効果トランジスタで構成され、オン状態又はオフ状態にプログラムされる。メモリセル102のドレインはNMOSトランジスタ104、データラインDLおよびロード用PMOSトランジスタ106を通じて電源電圧Vccに接続される。メモリセル102のソースは接地され、メモリセル102の制御ゲートはワードライン電圧VWLに接続される。なお、NMOSトランジスタ104のゲートはバイアス電圧VBiasに接続される。また、ロード用PMOSトランジスタ106は、ソースが電源電圧Vccに接続され、ドレインとゲートがデータラインDLに共通接続される。
【0013】
本発明の感知増幅器回路100はフローティングゲートタイプの電界効果トランジスタからなる基準セル108をさらに含み、この基準セル108はオンセルのスレッショルド電圧とオフセルのスレッショルド電圧の間のスレッショルド電圧を有する。具体的には、基準セル108はオンセルのスレッショルド電圧とオフセルのスレッショルド電圧の間の中間値に相応するスレッショルド電圧にプログラムされる(それに相応するスレッショルド電圧を有する)。基準セル108のドレインはNMOSトランジスタ110、基準ラインRDLおよびロード用PMOSトランジスタ112を通じて電源電圧Vccに接続される。基準セル108のソースは接地され、基準セル108の制御ゲートは基準ワードライン電圧VRWLに接続される。ここで、基準ワードライン電圧VRWLレベルはワードライン電圧VWLレベルと同一である。なお、NMOSトランジスタ110のゲートはバイアス電圧VRBiasに接続される。また、ロード用PMOSトランジスタ112は、ソースが電源電圧Vccに接続され、ドレインをゲートが基準ラインRDLに共通接続される。
【0014】
図3に図示されたように、本発明に従う感知増幅器回路100はNMOSトランジスタ114と抵抗116をさらに含む。NMOSトランジスタ114は基準セル108のドレインと抵抗116の一端の間に形成されるドレイン・ソースチャンネルを有し、メモリセルの読み動作を知らせるスイッチ制御信号Readのロジック状態に従ってターンオン/オフされる。抵抗116の他端は接地されている。
【0015】
スイッチ制御信号Readは感知増幅器回路100が利用されるメモリ装置が読み動作を実行する時ハイレベルになり、他の動作が実行される間にローレベルになる。スイッチ制御信号Readがハイレベルになる時、NMOSトランジスタ114はターンオンされ、その結果ロードトランジスタ112から供給される電流はNMOSトランジスタ114及び抵抗116を通じて、そして基準セル108を通じて接地電圧に一定に放電される。
【0016】
続いて図3を参照すると、データラインDL、即ちPMOSトランジスタ106とNMOSトランジスタ104の間の感知ノードVSは差動増幅器118の一入力端子に接続され、基準ラインRDL即ち、PMOSトランジスタ112とNMOSトランジスタ110の間の基準ノードVRは差動増幅器118の他の入力端子に接続される。そして、差動増幅器118は基準ラインRDLの電位を基準にしてメモリセル102のロジック状態によってハイレベル又はローレベルの信号Soutを出力する。
【0017】
前で説明された感知増幅器回路に従うと、メモリセル/基準セルのゲート電圧が基準セル108のスレッショルド電圧より低い時、ロードトランジスタ112から供給される電流はNMOSトランジスタ114及び抵抗116を通じて一定に放電される。すなわち、ゲート電圧が基準セル108のスレッショルド電圧より低い時、基準ノードVRを通して流れる電流すなわち基準電流は、抵抗116を通じて流れる電流により決定される。一方、メモリセル/基準セルのゲート電圧が基準セル108のスレッショルド電圧より高い時、ロードトランジスタ112から供給される電流はトランジスタ114及び抵抗116を通じて流れるだけでなく基準セル108を通じて流れる。すなわち、ゲート電圧が基準セル108のスレッショルド電圧より高い時、基準電流は、抵抗116および基準セル108を通じて流れる電流によって決定される。
【0018】
図4はオンセル電流、オフセル電流、基準セル電流、抵抗を通じて流れる電流の特性を示すグラフである。図4で、参照符号Ionはプログラムされない(消去された)、即ちオン状態のメモリセルを通じて流れる電流を示し、参照符号Ioffはプログラムされた、即ちオフ状態のメモリセルを通じて流れる電流を示す。さらに、参照符号Irefは基準セル108を通じて流れる電流を示し、参照符号IRは抵抗116を通じて流れる電流を示す。
【0019】
図4で分かるように、基準セル108のスレッショルド電圧Vth3がオンセルのスレッショルド電圧Vth1とオフセルのスレッショルド電圧Vth2の中間値に設定されているから、基準セル電流Irefはゲート電圧Vg(又は電源電圧)が増加する時オンセル電流Ionとオフセル電流Ioffの中央部分を沿って変化する。さらに、抵抗116を通じて流れる電流IRは電源が供給された後読み動作の間に一定に流れることが分かる。結果的に、基準ノードVRを通じて流れる電流即ち、基準電流はオンセル電流Ionとオフセル電流Ioffの間に存在する。これは電源電圧Vcc又はメモリセル/基準セルのゲート電圧Vgが増加するとしても基準ノードVRの電流(基準電流)がオフセル電流Ioffと交差しないことを意味する。即ち、本発明に従う感知増幅器回路100の動作電圧範囲が電源電圧Vcc(又はメモリセル/基準セルのゲート電圧)の変化に制限を受けない(これは感知増幅器回路の動作電圧範囲が広まることを意味する)。
【0020】
【発明の効果】
上述したように、本発明では、基準セルのスレッショルド電圧をオンセルのスレッショルド電圧とオフセルのスレッショルド電圧の中間値に対応するスレッショルド電圧にプログラムし、かつ基準セルに並列に抵抗を接続することで基準電流がオンセル電流とオフセル電流の間に存在する。結果的に、電源電圧又はメモリセル/基準セルのゲート電圧が所定電圧以上(図2で、オフセル電流と基準セル電流が交差する点に対応する電圧以上)に増加する時、基準電流がオフセル電流Ioffと交差しないので、本発明に従う感知増幅器回路の動作電圧範囲は電源電圧(又はメモリセル/基準セルのゲート電圧)の変化に制限を受けない。
【図面の簡単な説明】
【図1】従来技術に従う感知増幅器回路の詳細回路図である。
【図2】図1に図示された感知増幅器回路の動作時電流特性を示す図である。
【図3】本発明の好ましい実施の形態に従う感知増幅器回路の詳細回路図である。
【図4】図3に図示された感知増幅器回路の動作時電流特性を示す図である。
【符号の説明】
100 感知増幅器回路
102 メモリセル
104,110 NMOSトランジスタ
106,112 ロード用トランジスタ
108 基準セル
114 NMOSトランジスタ
116 抵抗
118 差動増幅器
DL データライン
RDL 基準ライン
Claims (6)
- 第1スレッショルド電圧と第2スレッショルド電圧のうちの一つを有するメモリセルと、
前記第1スレッショルド電圧と前記第2スレッショルド電圧の間の第3スレッショルド電圧を有する基準セルと、
前記メモリセルに接続されたデータラインと電源電圧の間に接続された第1ロードトランジスタと、
前記基準セルに接続された基準ラインと前記電源電圧の間に接続された第2ロードトランジスタと、
前記基準セルと並列接続された抵抗素子と、
前記基準セル及び抵抗素子に共通接続された前記基準ラインからの信号と前記データラインからの信号を受け入れ、前記基準ラインの電位を基準にして前記メモリセルのロジック状態によってハイレベル又はローレベルを出力する差動増幅器と
を含むことを特徴とする半導体メモリ装置の感知増幅器回路。 - 前記基準ラインと抵抗素子の間に接続されるスイッチトランジスタを付加的に含み、このスイッチトランジスタは前記メモリ装置が読み動作を実行する時スイッチオンされることを特徴とする請求項1に記載の半導体メモリ装置の感知増幅器回路。
- 前記メモリセルと前記基準セルはフローティングゲートタイプの電界効果トランジスタからなることを特徴とする請求項1に記載の半導体メモリ装置の感知増幅器回路。
- 前記第3スレッショルド電圧は前記第1スレッショルド電圧と前記第2スレッショルド電圧の中間値に対応することを特徴とする請求項1に記載の半導体メモリ装置の感知増幅器回路。
- データラインに接続されたドレイン、接地電圧に接続されたソース、フローティングゲート、そしてワードラインに接続された制御ゲートを有するメモリセルトランジスタと、
電源電圧に接続されたソース、前記データラインに共通接続されたドレイン及びゲートを有する第1PMOSトランジスタと、
基準ラインに接続されたドレイン、前記接地電圧に接続されたソース、フローティングゲート、そして基準ワードラインに接続された制御ゲートを有する基準セルトランジスタと、
前記電源電圧に接続されたソース、前記基準ラインに共通接続されたドレイン及びゲートを有する第2PMOSトランジスタと、
前記基準セルトランジスタのドレインに接続されたドレイン、スイッチ制御信号に接続されたゲート、そしてソースを有するNMOSトランジスタと、
このNMOSトランジスタのソースに接続された一端及び接地電圧に接続された他端を有する抵抗と、
前記データラインに接続された一入力端子、前記基準ラインに接続された他入力端子、そして前記基準ラインの電位を基準にして前記メモリセルトランジスタのロジック状態によってハイレベル又はローレベルを出力する端子を有する差動増幅器とを含み、
前記基準セルトランジスタは第1電圧と第2電圧の中間値に対応するスレッショルド電圧を有し、前記第1電圧はオン状態を有するメモリセルトランジスタのスレッショルド電圧と同じ、前記第2電圧はオフ状態を有するメモリセルトランジスタのスレッショルド電圧と同じなことを特徴とする不揮発性半導体メモリ装置の感知増幅器回路。 - 前記ワードライン及び前記基準ワードラインは前記メモリ装置の読み動作時同一の電圧レベルに駆動され、前記スイッチ制御信号は前記読み動作の間に活性化されることを特徴とする請求項5に記載の不揮発性半導体メモリ装置の感知増幅器回路。
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