KR100322471B1 - 불휘발성 반도체 메모리 장치의 감지 증폭기 회로 - Google Patents

불휘발성 반도체 메모리 장치의 감지 증폭기 회로 Download PDF

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Abstract

여기에 개시되는 불휘발성 반도체 메모리 장치의 감지 증폭기 회로는 데이터 라인을 통해 차동 증폭기의 일 입력 단자에 연결된 메모리 셀과, 기준 라인을 통해 차동 증폭기의 다른 입력 단자에 연결된 기준 셀을 포함한다. 상기 기준 셀은 온 셀의 문턱 전압과 오프 셀의 문턱 전압 사이의 문턱 전압으로 프로그램된다. 게다가, 본 발명의 감지 증폭기 회로에는, 상기 기준 셀과 병렬 연결된 저항이 제공된다. 이러한 회로 구성에 따르면, 기준 셀을 통해 흐르는 기준 셀 전류가 온 상태의 메모리 셀을 통해 흐르는 온 셀 전류와 오프 상태의 메모리 셀을 통해 흐르는 오프 셀 전류 사이에서 변화된다. 이에따라, 감지 증폭기 회로의 동작 전압 범위는 전원 전압 (또는 메모리 셀/기준 셀의 게이트 전압)의 변화에 제한을 받지 않는다.

Description

불휘발성 반도체 메모리 장치의 감지 증폭기 회로{A SENSE AMPLIFIER CIRCUIT FOR USE IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치들에 관한 것으로서, 구체적으로는 플로팅 게이트 타입의 불휘발성 반도체 메모리 장치에서 사용되는 감지 증폭기 회로에 관한것이다.
잘 알려진 바와 같이, 전기적으로 프로그램 가능한 메모리 셀 (electrically programmable memory cell) 또는 전기적으로 소거 및 프로그램 가능한 메모리 셀 (electrically erasable and programmable memory cell) (또는 플래시 메모리 셀)은 플로팅 게이트 타입의 전계 효과 트랜지스터를 포함한다. 프로그램된 메모리 셀의 플로팅 게이트는 전자들로 충전되고, 소정의 전압이 제어 게이트에 인가될 때 상기 충전된 플로팅 게이트 하부의 소오스-드레인 채널은 상기 전자들에 의해서 비도전된다. 이때, 상기 메모리 셀은 오프 상태 (OFF-condition)를 갖는다. 메모리 셀의 비도전 상태는 감지 증폭기에 의해서 '0' 비트 (또는 '1' 비트)로 읽혀진다. 프로그램되지 않은 메모리 셀 (또는 소거 상태의 메모리 셀)의 플로팅 게이트는 매우 적은 양전하 또는 음전하로 충전되며 (또는 중성적으로 충전되며), 그 결과 상기 소정의 전압이 제어 게이트에 인가될 때 프로그램되지 않은 플로팅 게이트 하부의 소오스-드레인 채널은 도전된다. 이때, 상기 메모리 셀은 온 상태 (ON-condition)를 갖는다.
불휘발성 반도체 메모리 장치의 어레이는 행들과 열들로 배열되는 복수 개의 플로팅 게이트 메모리 셀들 (floating-gate memory cells)을 포함한다. 임의의 열을 따라 배열된 각 셀의 소오스는 공통 소오스 라인 (또는 소오스-공통 라인; source-common line)에 연결되고, 선택된 메모리 셀에 관련된 공통 소오스 라인은 읽기 동작 동안 기준 전위, 예를 들면, 접지 전압에 연결된다. 임의의 열을 따라 배열된 각 셀의 드레인은 상기 열에 대응하는 비트 라인에 연결되며, 상기 비트 라인은 선택된 셀의 읽기 동작 동안 데이터 라인 (data line)을 통해 감지 증폭기의 일 입력 단자에 연결된다. 임의의 행을 따라 배열된 각 셀의 제어 게이트는 워드 라인에 공통으로 연결되며, 선택된 메모리 셀에 연결된 워드 라인은 선택된 메모리 셀의 읽기 동작 동안 소정의 선택 전압 (또는 워드 라인 전압)에 연결된다.
읽기 동작 동안, 선택된 메모리 셀을 통해 흐르는 전류는 상기 선택된 메모리 셀이 '0' 또는 '1'로 프로그램되었는 지의 여부를 결정하기 위해서 기준 전류와 비교된다. 상기 기준 전류는 기준 회로 (reference circuitry)로부터 생성되며, 상기 기준 회로는 메모리 셀과 동일한 특성을 갖는 하나 또는 그 이상의 플로팅 게이트 셀들을 포함한다. 상기 기준 회로는 기준 라인 (reference line)을 통해 전류 미러형 차동 증폭기 (current mirror type differential amplifier)의 다른 입력 단자에 연결된다. 상기 차동 증폭기는 상기 선택된 메모리 셀의 로직 상태가 '0' 또는 '1'인지의 여부를 결정하기 위해서 기준 셀에 연결된 기준 라인 (reference line)의 전압을 상기 선택된 메모리 셀에 연결된 데이터 라인의 전압과 비교한다.
앞서 설명된 바와 같은 기능을 갖는 종래 기술의 감지 증폭기 회로가 도 1에 도시되어 있다.
도 1을 참조하면, 참조 번호 12는 플로팅 게이트 타입의 메모리 셀 트랜지스터를 나타내고, 참조 번호들 14, 16은 플로팅 게이트 타입의 기준 셀 트랜지스터들을 각각 나타낸다. 직렬로 연결된 기준 셀 트랜지스터들 (14, 16) 각각의 문턱 전압 (threshold voltage, Vth)은 프로그램된 메모리 셀 트랜지스터 즉, 온 상태 (ON-condition)를 갖는 메모리 셀 트랜지스터의 문턱 전압과 동일하다. 다시 말해서, 기준 셀 트랜지스터들 각각은 온 셀 트랜지스터들로 구성된다. 상기 메모리 셀 트랜지스터 (12)의 드레인은 NMOS 트랜지스터 (18)와 직렬 연결된 로드 트랜지스터 (20)를 통해 전원 전압 (Vcc)을 공급받으며, 상기 트랜지스터 (18)의 게이트는 바이어스 전압 (VBias)에 연결된다. 마찬가지로, 상기 기준 셀 트랜지스터 (16)의 드레인은 NMOS 트랜지스터 (22)와 직렬 연결된 로드 트랜지스터 (24)를 통해 전원 전압 (Vcc)을 공급받으며, 상기 트랜지스터 (22)의 게이트는 바이어스 전압 (VRBias)에 연결된다. 상기 트랜지스터들 (18, 20) 사이의 감지 노드 (VS)와 상기 트랜지스터들 (22, 24) 사이의 기준 노드 (VR)는 차동 증폭기 회로 (26)의 입력 단자들에 각각 연결된다.
게이트 전압의 변화에 따라 온 상태의 메모리 셀, 오프 상태의 메모리 셀, 그리고 기준 셀을 통해 흐르는 전류들의 특성들을 보여주는 그래프가 도 2에 도시되어 있다. 도 2에서, 참조 부호 Ion은 프로그램되지 않은 (소거된), 즉 온 상태의 메모리 셀을 통해 흐르는 전류 (이하, '온 셀 전류'라 칭함)를 나타내고, 참조 부호 Ioff는 프로그램된, 즉 오프 상태의 메모리 셀을 통해 흐르는 전류 (이하, '오프 셀 전류'라 칭함)를 나타내며, 참조 부호 Iref는 2개의 온 셀 트랜지스터들로 구성된 기준 셀을 통해 흐르는 전류 (이하, '기준 셀 전류'라 칭함)를 나타낸다. 도 1에서 설명된 바와 같이, 기준 셀이 직렬 연결된 2개의 온 셀 트랜지스터들로 구성되어 있기 때문에, 기준 셀 전류 (Iref)는 온 셀 전류 (Ion)의 절반이 된다.
종래 기술의 감지 증폭기 회로에 있어서, 도 2에 도시된 바와 같이, 기준 셀전류 (Iref)는 기준 셀 트랜지스터들 (14, 16)의 게이트들에 인가되는 게이트 전압 (Vg)의 변화에 따라 가변된다. 여기서, 이 분야에 숙련된 자들에게 잘 알려진 바와 같이, 게이트 전압 (Vg)이 전압원 (power source)으로 전원 전압 (Vcc)을 이용하여 생성되기 때문에, 상기 게이트 전압 (Vg)은 전원 전압 (Vcc)의 변화에 따라 가변된다. 이러한 경우, 종래 기술에 따른 감지 증폭기 회로 (10)의 최소 동작 전압 (mimimum operating voltage)은 온 셀의 문턱 전압 (Vth1)에 의해서 제한되는 반면에, 상기 감지 증폭기 회로 (10)의 최대 동작 전압 (maximum operating voltage)은, 도 2에서 알 수 있듯이, 오프 셀 전류 (Ioff)와 기준 셀 전류 (Iref)가 교차하는 (또는 일치하는) 지점의 게이트 전압 (Vccmax)에 의해서 제한된다. 결과적으로, 게이트 전압 (Vg)이 최대 동작 전압 (Vccmax) 이상 증가될 때 오프 셀의 로직 상태를 감지하는 것이 불가능하다. 이는 종래 기술에 따른 감지 증폭기 회로 (10)의 동작 전압 범위가 전원 전압 (또는 메모리 셀 트랜지스터/기준 셀 트랜지스터의 게이트 전압)의 변화에 따라 제함됨을 의미한다. 즉, 종래 기술에 따른 감지 증폭기 회로의 동작 전압 범위가 좁다.
본 발명의 목적은 온 셀 전류와 오프 셀 전류 사이에 존재하는 기준 셀 전류를 발생하는 불휘발성 반도체 메모리 장치의 감지 증폭기 회로를 제공하는 것이다.
본 발명의 다른 목적은 전원 전압의 변화 (또는 메모리 셀/기준 셀에 인가되는 게이트 전압의 변화)에 따라 동작 전압 범위가 제한되는 것을 방지할 수 있는 불휘발성 반도체 메모리 장치의 감지 증폭기 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 감지 증폭기 회로의 상세 회로도;
도 2는 도 1에 도시된 감지 증폭기 회로의 동작시 전류 특성들을 보여주는 그래프;
도 3은 본 발명의 바람직한 실시예에 따른 감지 증폭기 회로의 상세 회로도; 그리고
도 4는 도 3에 도시된 감지 증폭기 회로의 동작시 전류 특성들을 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
12, 102 : 메모리 셀 트랜지스터 14, 15, 108 : 기준 셀 트랜지스터
20, 24, 106, 112 : 로드 트랜지스터 26, 118 : 차동 증폭기 회로
상술한 바와 같은 목적을 달성하기 위한 본 발명의 감지 증폭기 회로는 EPROM 셀들, 마스트 롬 셀들, 플래시 셀들 등과 같은 전기적으로 프로그램 가능한 메모리 셀들을 갖는 불휘발성 반도체 메모리 장치에 구현 가능하다.
본 발명에 따른 감지 증폭기 회로는 메모리 셀, 기준 셀, 스위치 트랜지스터, 그리고 저항을 포함하며, 상기 기준 셀은 온 셀의 문턱 전압과 오프 셀의 문턱 전압의 중간값을 갖는 문턱 전압으로 프로그램된다. 그러므로, 기준 셀을 통해 흐르는 기준 셀 전류는 온 셀 전류와 오프 셀 전류의 중간 부분을 따라 변화된다. 게다가, 상기 저항은 읽기 동작시 스위치 온되는 상기 스위치 트랜지스터를 통해 기준 셀과 병렬로 연결되어 있다.
이와 같은 회로에 의하면, 본 발명에 따른 감지 증폭기 회로의 최대 동작 전압은 메모리 셀/기준 셀에 인가되는 게이트 전압 (또는 전원 전압)의 변화에 의해서 제한되지 않는다.
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
본 발명에 따른 신규한 감지 증폭기 회로는 기준 라인 (또는 기준 노드)에 병렬 연결된 기준 셀 및 저항을 포함하며, 상기 기준 셀은 메모리 셀과 동일한 특성을 갖는 플로팅 게이트 전계 효과 트랜지스터로 구성된다. 본 발명에 따른 기준 셀은 온 상태의 메모리 셀 (이하, '온 셀'이라 칭함)의 문턱 전압과 오프 상태의 메모리 셀 (이하, '오프 셀'이라 칭함)의 문턱 전압의 중간값에 대응하는 문턱 전압으로 프로그램된다. 이러한 회로 구성에 따르면, 기준 라인이 차동 증폭기의 입력 단자와 연결되는 기준 노드의 전류 즉, 기준 전류는 메모리 셀/기준 셀에 인가되는 게이트 전압이 기준 셀의 문턱 전압보다 낮을 때 단지 저항을 통해 흐르는 전류에 의해서 결정된다. 그리고, 상기 기준 전류는 상기 게이트 전압이 상기 기준 셀의 문턱 전압보다 높을 때 저항 및 기준 셀을 통해 흐르는 전류에 의해서 결정된다. 이는 상기 기준 전류가 온 셀 전류와 오프 셀 전류 사이에 존재하게 한다. 그러므로, 본 발명에 따른 감지 증폭기 회로의 최대 동작 전압은 메모리 셀/기준 셀에 인가되는 게이트 전압의 변화 또는 전원 전압의 변화에 의해서 제한되지 않는다. 즉, 본 발명에 따른 감지 증폭기 회로의 동작 전압 범위가 넓어진다.
도 3은 본 발명의 바람직한 실시예에 따른 감지 증폭기 회로의 상세 회로도이다. 본 발명의 감지 증폭기 회로 (100)는 전기적으로 프로그램 가능한 메모리 장치 (electrically programmable memory device), 전기적으로 소거 및 프로그램 가능한 메모리 장치 (electrically erasable and programmable memory device), 마스크 롬 장치 (mask read-only memory device), 플래시 메모리 장치 (flash memory device) 등과 같은 플로팅-게이트 타입의 불휘발성 반도체 메모리 장치들에 적용 가능하다.
도 3을 참조하면, 본 발명의 감지 증폭기 회로 (100)는 메모리 셀 (102)을 포함한다. 상기 메모리 셀 (102)은 플로팅 게이트 타입의 전계 효과 트랜지스터로 구성되며, 온 상태 또는 오프 상태로 프로그램된다. 상기 메모리 셀 (102)의 드레인은 NMOS 트랜지스터 (104)와 직렬 연결된 로드용 PMOS 트랜지스터 (106)를 통해전원 전압 (Vcc)에 연결되고, 상기 메모리 셀 트랜지스터 (102)의 소오스는 접지되며, 상기 메모리 셀 트랜지스터 (102)의 제어 게이트는 워드 라인 전압 (VWL)에 연결된다.
계속해서, 본 발명의 감지 증폭기 회로 (100)는 플로팅 게이트 타입의 기준 셀 트랜지스터 (108)를 더 포함하며, 상기 기준 셀 (108)은 온 셀의 문턱 전압과 오프 셀의 문턱 전압 사이의 문턱 전압을 갖는다. 구체적으로는, 상기 기준 셀 (108)은 온 셀의 문턱 전압과 오프 셀의 문턱 전압 사이의 중간값에 상응하는 문턱 전압으로 프로그램된다 (그에 상응하는 문턱 전압을 갖는다). 상기 기준 셀 트랜지스터 (108)의 드레인은 NMOS 트랜지스터 (110)와 직렬 연결된 로드용 PMOS 트랜지스터 (112)를 통해 전원 전압 (Vcc)에 연결되고, 상기 기준 셀 트랜지스터 (108)의 소오스는 접지되며, 상기 기준 셀 트랜지스터 (108)의 제어 게이트는 기준 워드 라인 전압 (VRWL)에 연결된다. 여기서, 상기 워드 라인 전압 (VWL) 레벨은 기준 워드 라인 전압 (VRWL) 레벨과 동일하다.
도 3에 도시된 바와 같이, 본 발명에 따른 감지 증폭기 회로 (100)는 NMOS 트랜지스터 (114)와 저항 (116)을 더 포함한다. 상기 NMOS 트랜지스터 (114)는 기준 셀 트랜지스터 (108)의 드레인과 저항 (116)의 일단 사이에 형성되는 드레인-소오스 채널을 가지며, 메모리 셀의 읽기 동작을 알리는 스위치 제어 신호 (Read)의 로직 상태에 따라 턴 온/오프된다. 상기 저항 (116)의 타단은 접지되어 있다. 상기 스위치 제어 신호 (Read)는 상기 감지 증폭기 회로 (100)가 이용되는 메모리 장치가 읽기 동작을 수행할 때 하이 레벨이 되며, 다른 동작이 수행되는 동안 로우 레벨이 된다. 상기 스위치 제어 신호 (Read)가 하이 레벨이 될 때, 상기 NMOS 트랜지스터 (114)는 턴 온되며, 그 결과 로드 트랜지스터 (112)로부터 공급되는 전류는 NMOS 트랜지스터 (114) 및 저항 (116)을 통해 그리고 기준 셀 (108)을 통해 접지 전압으로 일정하게 방전된다.
계속해서 도 3를 참조하면, 데이터 라인 (DL), 즉 상기 PMOS 트랜지스터 (106)와 상기 NMOS 트랜지스터 (104) 사이의 감지 노드 (VS)는 차동 증폭기 회로 (118)의 일 입력 단자에 연결되며, 기준 라인 (RL) 즉, 상기 PMOS 트랜지스터 (112)와 상기 NMOS 트랜지스터 (110) 사이의 기준 노드 (VR)는 차동 증폭기 회로 (118)의 다른 입력 단자에 연결된다. 그리고, 상기 차동 증폭기 회로 (118)는 기준 라인 (RL)의 전위를 기초로 하여 메모리 셀 (102)의 로직 상태에 따라 하이 레벨 또는 로우 레벨의 신호 (Sout)를 출력한다.
앞서 설명된 감지 증폭기 회로에 따르면, 메모리 셀/기준 셀의 게이트 전압이 상기 기준 셀 (108)의 문턱 전압보다 낮을 때, 로드 트랜지스터 (112)로부터 공급되는 전류는 NMOS 트랜지스터 (114) 및 저항 (116)을 통해 일정하게 방전된다. 그리고, 상기 메모리 셀/기준 셀의 게이트 전압이 기준 셀 (108)의 문턱 전압보다 높을 때, 로드 트랜지스터 (112)로부터 공급되는 전류는 트랜지스터 (114) 및 저항 (116)을 통해 흐를 뿐만 아니라 기준 셀 (108)을 통해 흐른다.
도 4는 온 셀 전류, 오프 셀 전류, 기준 셀 전류, 저항을 통해 흐르는 전류의 특성들을 보여주는 그래프이다. 도 4에서, 참조 부호 Ion은 프로그램되지 않은 (소거된), 즉 온 상태의 메모리 셀을 통해 흐르는 전류를 나타내고, 참조 부호 Ioff는 프로그램된, 즉 오프 상태의 메모리 셀을 통해 흐르는 전류를 나타낸다. 그리고, 참조 부호 Iref는 기준 셀 (108)을 통해 흐르는 전류를 나타내고, 참조 부호 IR은 저항 (116)을 통해 흐르는 전류를 나타낸다.
도 4에서 알 수 있듯이, 기준 셀 (108)의 문턱 전압 (Vth3)이 온 셀의 문턱 전압 (Vth1)과 오프 셀의 문턱 전압 (Vth2)의 중간값으로 설정되어 있기 때문에, 기준 셀 전류 (Iref)는 게이트 전압 (Vg) (또는 전원 전압)이 증가할 때 온 셀 전류 (Ion)와 오프 셀 전류 (Ioff)의 중앙 부분을 따라 변화된다. 그리고, 저항 (116)을 통해 흐르는 전류 (IR)는 전원이 공급된 후 읽기 동작 동안 일정하게 흐름을 알 수 있다. 결과적으로, 상기 기준 노드 (VR)를 통해 흐르는 전류 즉, 기준 전류는 온 셀 전류 (Ion)와 오프 셀 전류 (Ioff)의 사이에 존재한다. 이는 전원 전압 (Vcc) 또는 메모리 셀/기준 셀의 게이트 전압 (Vg)이 증가하더라도 상기 기준 노드 (VR)의 전류 (기준 전류)가 오프 셀 전류 (Ioff)와 교차하지 않음을 의미한다. 즉, 본 발명에 따른 감지 증폭기 회로 (100)의 동작 전압 범위가 전원 전압 (Vcc) (또는 메모리 셀/기준 셀 트랜지스터의 게이트 전압)의 변화에 제한을 받지 않는다 (이는 감지 증폭기 회로의 동작 전압 범위가 넓어짐을 의미한다).
상술한 바와 같이, 기준 셀 측에 위치한 차동 증폭기의 입력 단자에 연결된기준 셀을 온 셀의 문턱 전압과 오프 셀의 문턱 전압의 중간값에 대응하는 문턱 전압으로 프로그램하고, 상기 입력 단자에 저항을 병렬로 연결함으로써 기준 전류가 온 셀 전류와 오프 셀 전류 사이에 존재한다. 결과적으로, 전원 전압 또는 메모리 셀/기준 셀 트랜지스터의 게이트 전압이 소정 전압 이상 (도 2에서, 오프 셀 전류와 기준 셀 전류가 교차하는 점에 대응하는 전압) 증가하는 할 때, 기준 전류가 오프 셀 전류 (Ioff)와 교차되지 않기 때문에, 본 발명에 따른 감지 증폭기 회로 (100)의 동작 전압 범위는 전원 전압 (또는 메모리 셀/기준 셀 트랜지스터의 게이트 전압)의 변화에 제한을 받지 않는다.

Claims (7)

  1. 제 1 문턱 전압과 제 2 문턱 전압 중 어느 하나를 갖는 메모리 셀과;
    상기 제 1 문턱 전압과 상기 제 2 문턱 전압 사이의 제 3 문턱 전압을 갖는 기준 셀과;
    상기 메모리 셀에 연결된 데이터 라인과 전원 전압 사이에 연결된 제 1 로드 트랜지스터와;
    상기 기준 셀에 연결된 기준 라인과 상기 전원 전압 사이에 연결된 제 2 로드 트랜지스터와;
    상기 기준 셀과 병렬 연결된 저항 소자 및;
    상기 기준 셀 및 저항 소자에 공통 연결된 상기 기준 라인으로부터의 신호와 상기 데이터 라인으로부터의 신호를 받아들이고, 상기 기준 라인의 전위를 기초로 하여 상기 메모리 셀의 로직 상태에 따라 하이 레벨 또는 로우 레벨을 출력하는 차동 증폭기를 포함하는 반도체 메모리 장치의 감지 증폭기 회로.
  2. 제 1 항에 있어서,
    상기 기준 라인과 저항 소자 사이에 연결되는 스위치 트랜지스터를 부가적으로 포함하며, 상기 스위치 트랜지스터는 상기 메모리 장치가 읽기 동작을 수행할 때 스위치 온되는 감지 증폭기 회로.
  3. 제 1 항에 있어서,
    상기 메모리 셀과 상기 기준 셀은 플로팅-게이트 타입의 전계 효과 트랜지스터를 포함하는 감지 증폭기 회로.
  4. 제 1 항에 있어서,
    상기 제 3 문턱 전압은 상기 제 1 문턱 전압과 상기 제 2 문턱 전압의 중간값에 대응하는 감지 증폭기 회로.
  5. 데이터 라인에 연결된 드레인, 접지 전압에 연결된 소오스, 플로팅 게이트, 그리고 워드 라인에 연결된 제어 게이트를 갖는 메모리 셀 트랜지스터와;
    전원 전압에 연결된 소오스, 상기 데이터 라인에 공통 연결된 드레인 및 게이트를 갖는 제 1 PMOS 트랜지스터와;
    기준 라인에 연결된 드레인, 상기 접지 전압에 연결된 소오스, 플로팅 게이트, 그리고 기준 워드 라인에 연결된 제어 게이트를 갖는 기준 셀 트랜지스터와;
    상기 전원 전압에 연결된 소오스, 상기 기준 라인에 공통 연결된 드레인 및 게이트를 갖는 제 2 PMOS 트랜지스터와;
    상기 기준 라인에 연결된 드레인, 스위치 제어 신호에 연결된 게이트, 그리고 소오스를 갖는 NMOS 트랜지스터와;
    상기 NMOS 트랜지스터의 소오스에 연결된 일단 및 상기 접지 전압에 연결된 타단을 갖는 저항 및;
    상기 데이터 라인에 연결된 일 입력 단자, 상기 기준 라인에 연결된 타 입력 단자, 그리고 상기 기준 라인의 전위를 기초로 하여 상기 메모리 셀 트랜지스터의 로직 상태에 따라 하이 레벨 또는 로우 레벨을 출력하는 출력 단자를 갖는 차동 증폭기를 포함하는 불휘발성 반도체 메모리 장치의 감지 증폭기 회로.
  6. 제 5 항에 있어서,
    상기 기준 셀 트랜지스터는 제 1 전압과 제 2 전압의 중간값에 대응하는 문턱 전압을 가지며, 상기 제 1 전압은 온 상태를 갖는 메모리 셀 트랜지스터의 문턱 전압과 같고, 상기 제 2 전압은 오프 상태를 갖는 메모리 셀 트랜지스터의 문턱 전압과 같은 감지 증폭기 회로.
  7. 제 5 항에 있어서,
    상기 워드 라인 및 상기 기준 워드 라인은 상기 메모리 장치의 읽기 동작시 동일한 전압 레벨로 구동되며, 상기 스위치 제어 신호는 상기 읽기 동작 동안 활성화되는 감지 증폭기 회로.
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