JP5280660B2 - 低電圧、低キャパシタンスのフラッシュメモリアレイ - Google Patents

Description

本発明は、フラッシュメモリアレイに関するものであり、特に、比較的低いプログラミング電圧で、かつ読み出しの際、低容量の予測可能なキャパシタンスで動作可能なフラッシュメモリアレイに関するものである。

フラッシュメモリアレイの一部では、各メモリセル内に、記憶素子としてｐチャネルＭＯＳトランジスタを使用し、制御素子としてｐチャネルＭＯＳトランジスタを使用している。この種類のフラッシュメモリは、多数のメモリセル、例えば、２００万又は４００万個のメモリセルを有している。そのようなセルは、一般的に、１Ｋ×２Ｋ又は１Ｋ×４Ｋの構造で構成されている。各メモリセルは、制御トランジスタ及びフローティングゲートトランジスタを含んでいる。フローティングゲートトランジスタのフローティングゲートは、電荷を蓄えている（一般的にフローティングゲートトランジスタをオンにする）又は電荷を蓄えていない（一般的にフローティングゲートトランジスタをオフにする）のいずれかの状態となるようにプログラムされる。それによって、バイナリ情報（即ち、「１」又は「０」）が、フローティングゲートトランジスタに記憶される。

従来技術の２つの一般的なフラッシュメモリアレイの一部を図１Ｃ及び図１Ｄに図示する。図１Ｃ及び図１Ｄは、各々、制御トランジスタＱ１１からＱＲＣ（ただし、「Ｒ」はアレイ内のロウ（row）の数に等しく、「Ｃ」はアレイ内のカラム（column）の数に等しく、「ＲＣ」はアレイ内のメモリセルの数に等しい）、及びフローティングゲートトランジスタＦ１１からＦＲＣを含むメモリセルのアレイを示している。各制御トランジスタＱｒｃ（ただし、１≦ｒ≦Ｒ、１≦ｃ≦Ｃ）は、メモリ内の対応するフローティングゲートトランジスタＦｒｃと接続している。フローティングゲートトランジスタＦ１１からＦＲＣは、図１Ｃ及び図１Ｄのアレイに示している。各フローティングゲートトランジスタＦｒｃは、フローティングゲート（図１Ｃの１３９及び図１Ｄの１４９）を含み、各メモリセルに記憶される情報に応じて電荷を蓄える又は蓄えない。

図１Ａは、一般的なＰ型トランジスタＱ１１の構造の断面図を示す。図１Ａでは、Ｎ型基板又はＮウェル１０１に、一般的にイオン注入によって、Ｐ型領域１０２ａ及び１０２ｂが形成されている。Ｐ型領域１０２ａ及び１０２ｂは、チャネル領域１０３によって互いに分離されており、その導電型は、ゲート１０６とオーム接触している導電リード１０７を介して、コントロールゲート１０６から印加される電圧によって変化する。ゲート絶縁１０５は、コントロールゲート１０６及び下層のチャネル領域１０３の間に形成される。

Ｐ型トランジスタのソースは、Ｐ型領域１０２ａ及び１０２ｂの内の１つであり、それはＰ型トランジスタが動作しているとき、もう一方のＰ型領域１０２よりも高い電圧となる。従って、一動作中、所定のＰ型領域１０２がｐ型トランジスタのソースとなり得る。別の動作中、この同じＰ型領域が、ｐ型トランジスタのドレインとなり得る。一般的に、プログラミング中は、制御トランジスタＱｒｃ及びフローティングゲートトランジスタＦｒｃは、各々、ソースとなる１つのＰ型領域及びドレインとなるもう一方のＰ型領域を有するのに対して、フローティングゲートトランジスタに記憶された情報の読み出し中は、これら各トランジスタのソース及びドレインが、実施形態によっては、逆になることがある。

図１Ｂは、一般的なＰチャネルＭＯＳのフローティングゲートトランジスタ１００の断面図を図示する。フローティングゲートトランジスタ１００ｂ内部の領域で、その構造が制御トランジスタ１００ａ内部の領域と同じであるものには、同じ符号を付している。フローティングゲートトランジスタ１００ｂは、ゲート絶縁１０５によって下層のチャネル領域１０３と絶縁されたフローティングゲート１１６を含む。そして、フローティングゲート１１６には、その他に導体は接続していない。フローティングゲート１１６が帯電中に、ホットエレクトロン注入又はファウラ−ノルドハイムトンネル現象又はその両方の現象の結果として、電流がフローティングゲートトランジスタのソース領域からチャネル領域１０３に流れ、電子がゲート絶縁１０５を介してフローティングゲート１１６に移動する。その結果、電子がフローティングゲート１１６に蓄積される。これら電子により生成された電荷が十分に高くなると、これら電子は、下層のチャネル領域１０３をＮ型からＰ型に反転させ、Ｐ型領域１０２ａ及び１０２ｂの間に導電経路をもたらす。この導電経路はメモリセルｒｃ内の所定のフローティングゲートトランジスタＦｒｃに存在し（図１Ｃ及び図１Ｄを参照されたい）、そのメモリセルｒｃ内の制御トランジスタＱｒｃがオンになるとき、電圧降下がメモリセルｒｃに発生すると、電流がメモリセルｒｃを流れる。電流は、メモリセルｒｃに記憶された情報の性質を示す。フローティングゲートトランジスタＦｒｃのフローティングゲート１１６に、電荷が何も蓄積されていない場合（図１ｂの１００ｂ）、電圧がメモリセルｒｃに印加され、制御トランジスタＱｒｃがオンになっても、電流はメモリセルｒｃを流れない。それにより、二値の「１」又は「０」が各メモリセルｒｃに記憶され、メモリセルの状態は、電圧がメモリセルに印加され、制御トランジスタＱｒｃがオンになるとき、電流が流れるか、流れないかによって検出される。

一般的に、フローティングゲートトランジスタ、例えばＦ１１（図１Ｃ）をプログラムするため、マイナス８（−８）ボルトのプログラミング電圧が、Ｘデコーダ１３２からリード１３７−１を介して制御トランジスタＱ１１のゲート１３３−１１に印加される。同時に、マイナス５（−５）ボルトの電圧が、Ｙラインデコーダ１３１からリード１３６−１を介してＰ型トランジスタＱ１１のＰ型領域「ｂ」に印加される。

ロウ・インタコネクト１３７−１は、ロウ１３７−１の全ての制御トランジスタのゲートと接続して、同じ電圧を印加する。その電圧は、そのロウに接続した１つ又は複数のメモリセルのプログラミング中は、マイナス８（−８）ボルトである。しかし、Ｆ１１だけがプログラムされる場合、カラムライン１３６−１だけにマイナス５（−５）ボルトが印加される。それにより、Ｐ型トランジスタＱ１１がオンになって電流を流すようにし、フローティングゲートトランジスタＦ１１のＰ型領域「ｂ」が、Ｑ１１のチャネル１０３に生じる電圧降下によりマイナス５（−５）ボルトよりわずかに高くなるようにする。なぜなら、インタコネクト１３８−１はグランド電位であり、プログラミング中は、フローティングゲートトランジスタＦ１１のＰ型領域「ａ」は、制御トランジスタＱ１１のＰ型領域「ａ」と同じように、ソースとして機能する。制御トランジスタＱ１１及びフローティングゲートトランジスタＦ１１の「ｂ」と示されたＰ型領域は、ドレインとして機能する。上述したようなマイナス５（−５）ボルトの電圧で、電流が、接地したリード１３８−１からリード１３６−１に流れる。この電流は、電子をＦ１１のフローティングゲート１３９−１１に流れさせて、このゲートに負電荷を発生させるようにする。この負電荷は、フローティングゲートトランジスタＦ１１のチャネル領域を反転させる。反転したチャネル１０３は、電流をＦ１１のＰ領域「ａ」及びＰ領域「ｂ」の間に流れさせ、その後のメモリセル１１の読み出し中に、制御トランジスタＱ１１がオンになるようにする。

フローティングゲートトランジスタＦ１１のプログラミング中に、制御トランジスタＱ１１をオンにするのに必要な電圧はマイナス８（−８）ボルトであり、制御トランジスタが０.１８ミクロン未満の形状で作られている場合、その電圧は、絶対値で、制御トランジスタが許容できる電圧より大きい。よって、絶対値で８ボルトより小さい、制御トランジスタ（例えば、Ｑ１１のゲート１３３−１１）のゲート電圧を使用して、図１Ｃのアレイ内のフローティングゲートトランジスタ（例えば、Ｆ１１）のプログラミングを可能にする構造を提供することが必要である。

マイナス８（−８）ボルトがインタコネクト１３７−１に印加され、インタコネクト１３７−１に接続したその他全てのコントロールゲート１３３−１２（図示せず）〜１３３−１Ｃが、マイナス８（−８）ボルトであるとき、制御トランジスタＱ１２（図示せず）〜Ｑ１Ｃはオンになるが、電流は流れないことに注意されたい。なぜなら、そのカラムライン１３６−２（図示せず）〜１３６−Ｃの電圧は、接地したリード１３８−１の電圧と同様にゼロ（０）ボルトで維持されるからである。

メモリアレイの通常動作中に、フローティングゲートトランジスタＦ１１に記憶された信号を読み出すため、マイナス３（−３）ボルトの電圧が、制御トランジスタＱ１１のコントロールゲート１３３−１１に印加され、マイナス１．５（−１.５）ボルトの電圧が、カラム・インタコネクト１３６−１に印加される。トランジスタＱ１１がオンになり、次に電流が、接地したインタコネクト１３８−１からフローティングゲートトランジスタＦ１１に流れる。なぜなら、フローティングゲートトランジスタＦ１１は、そのチャネル領域１０３が、フローティングゲート１３９−１１に蓄積された電子により反転したチャネル領域１０３を有しているからである。この電流は、次にオン状態の制御トランジスタＱ１１を通過し、カラムライン１３６−１が接続したセンスアンプブロック１３０のセンスアンプ１３０−１（図示せず）によって検出される。ロウ１３７−１のその他のトランジスタは、そのゲートがマイナス３（−３）ボルトで維持され、それらに電流が流れることがない。なぜなら、その対応するカラムライン１３６−２（図示せず）〜１３６?Ｃは、接地したインタコネクト１３８−１の電圧と同様にゼロ（０）ボルトで維持されるからである。

一実施形態では、所定のロウに接続したすべてのメモリセルは、マイナス１．５（−１.５）ボルトを供給するビットライン１３６−１〜１３６−Ｃと接続することにより、同時に読み出しをすることができる。各ビットライン１３６−ｉが、センスアンプブロック１３６内のセンスアンプ１３６−ｉに接続することによって、メモリセル１１〜１Ｃの状態を同時に読み出せるようにする。

図１Ｄで示す従来技術の別の構造は、メモリアレイ内の各フローティングゲートトランジスタのプログラミングを低電圧で行えるようにするが、フローティングゲートトランジスタの読み出しをするとき、カラムライン（即ち、ビットライン）で検出されるキャパシタンスが予測できないほど増加してしまう。これは各メモリセルからのデータの読み出しを遅くさせる。図１Ｄで示すように、この特定の構造は、カラムライン１４６−１に接続したＰ型領域「ｂ」及び制御トランジスタＱ１１のＰ型領域「ｂ」と直列に接続したＰ型領域「ａ」を備えるフローティングゲートトランジスタＦ１１を有している。制御トランジスタＱ１１のＰ型領域「ａ」は、接地したインタコネクト１４８−１に接続している。

図１Ｄのメモリセルアレイのメモリセル１１内のフローティングゲートトランジスタＦ１１をプログラムするため、フローティングゲートトランジスタＦ１１は、そのドレイン「ｂ」が、Ｙラインデコーダ１４１からカラム１４６−１に供給されるマイナス５（−５）ボルトの電圧によって、略マイナス５（−５）ボルトで維持される。フローティングゲートトランジスタＦ１１のソース「ａ」は、制御トランジスタＱ１１のドレイン「ｂ」に接続し、制御トランジスタＱ１１のソース「ａ」は、接地した（即ち、ゼロボルト）インタコネクト１４８−１に接続している。次に、マイナス２（−２）ボルトの電位が、Ｘデコーダ１４２からロウライン１４７−１を介して、選択トランジスタＱ１１のゲート１４３−１１に印加される。この同じマイナス２（−２）ボルトが、ロウライン１４７−１に接続したその他すべての制御トランジスタＱ１ｃのゲート１４３にも印加される。従って、電流が、Ｑ１１のソース「ａ」から、Ｑ１１を通過して、フローティングゲートトランジスタＦ１１のソース「ａ」まで流れる。この電流は、オン状態のフローティングゲートトランジスタＦ１１を通過する。この電流からの電子の一部が、フローティングゲートトランジスタＦ１１のフローティングゲート１４９−１１に帯電し、それによって負電荷がフローティングゲート１４９−１１に蓄積される。結果として、フローティングゲート１４９−１１の下層のチャネル領域１０３が反転されるため、制御トランジスタＱ１１がオンになり、電圧がメモリセルに印加されるときはいつでも、電流をフローティングゲートトランジスタＦ１１に流せるようになる。

図１Ｄに示す従来技術の構造は、トランジスタＦ１１のフローティングゲートをオンにして、帯電させるための電圧範囲は、図１Ｃに示す構造が必要とする電圧範囲よりも広くない。しかし、図１Ｄの実施形態では、カラム１４６−ｃ（カラム１４６−１及び１４６−Ｃだけが図１Ｄに示されている）に接続した、オン状態の各フローティングゲートトランジスタＦｒｃは、そのカラムが接続したセンスアンプブロック１４０のセンスアンプ１４０−ｃのターンオン速度に、そのフローティングゲートトランジスタのキャパシタンスが影響を及ぼすようにしてしまう。カラム１４６−ｃが接続したセンスアンプ１４０−ｃは、そのカラムに接続した読み出し中のメモリセル内のフローティングゲートトランジスタを介して電流を検出する。しかし、このセンスアンプ１４０−ｃの速度は、そのカラムに接続した、反転したチャネルを備えるその他全てのフローティングゲートトランジスタＦｒｃのキャパシタンスによって影響を受ける。

例えば、図１Ｄのメモリアレイの所定のメモリセル、例えば、フローティングゲートトランジスタＦ１１及び選択トランジスタＱ１１で構成されるメモリセル１１の状態を読み出すために、マイナス３（?３.０）ボルトが、ロウライン１４７−１からトランジスタＱ１１のゲート１４３−１１に印加されて、Ｑ１１をオンにする。マイナス１．５（−１.５）ボルトが、Ｙラインデコーダ１４１からカラムライン１４６−１に印加される。リード１４８−１は接地されているため、電流はトランジスタＱ１１及びフローティングゲートトランジスタＦ１１（フローティングゲート１４９−１１に蓄積された電荷によってオンにされた）を通過する。カラムリード１４６−１が接続したセンスアンプ構造１４０のセンスアンプ１４０−１は、この電流を検出する。フローティングゲート１４３−１１が電荷を蓄えていない場合、フローティングゲートトランジスタＦ１１を流れる電流はなく、ビットライン１４６−１に流れる電流はなく、センスアンプ１４０−１では何の電流も検出されない。ロウライン１４７−１に接続した、マイナス３（−３）ボルトが印加されたその他のセルは、オフのままである。なぜなら、そのカラムライン１４６−２から１４６−Ｃは、一実施形態では、カラムライン１４６−１に接続したメモリセル１１の読み出し中は、ゼロボルトで維持されるからである。しかしながら、所望であれば、ロウライン１４７−１に接続された全てのメモリセルを同時に読み出すようにすることもできる。

図１Ｃのメモリアレイでは、信号を読み出すセンスアンプは、１つのチャネルのキャパシタンスだけに影響を受ける、即ち、読み出し中のフローティングゲートトランジスタの制御トランジスタと接続したチャネルのキャパシタンスである。例えば、メモリアレイのロウが１,０００である場合、センスアンプは、ビットラインに接続した制御トランジスタと接続したチャネルのキャパシタンスだけを検出して、そのロウラインの負電圧によってその制御トランジスタをオンにするが、その他の９９９の制御トランジスタに関連するその他の９９９のキャパシタンスは検出しない。

図１Ｄを参照して説明した第２の従来技術の実施形態では、ビットラインのキャパシタンスは固定されたものではない。ビットラインのキャパシタンスは、ビットラインに接続したフローティングゲートトランジスタＦｒｃが、いくつオンになるようにプログラムされたかによって変化させることができる。なぜなら、オン状態の各フローティングゲートトランジスタは、追加のキャパシタンスをビットラインに導入するからである。図１Ｃを参照して説明した上述の実施形態は安定性が高い、しかし、図１Ｄの実施形態はより低いプログラミング電圧を使用するので、どちらの実施形態を使用するにしても善し悪しがある。

よって、従来技術の両方の実施形態の利点を、１つの所定の構造に備えることが求められている。特に、図１Ｄに示した従来技術の実施形態の低電圧とともに、図１Ｃに示した実施形態のメモリセルを読み出すときの低キャパシタンスの両方を提供できる構造を有するものが求められている。

本発明では、メモリセルが読み出されるときは低キャパシタンスで、上述の第２の従来技術の実施形態で使用する電圧のオーダの低電圧で使用可能な構造を提供する。一実施形態では、これを別個のプログラミングビットライン及び別個のリードビットラインを備えることによって達成する。別個のプログラミングビットラインは、そのビットラインに接続したメモリセル内のフローティングゲートトランジスタをプログラムするのに使用され、別個のリードビットラインは、メモリ回路の動作中に、そのビットラインに接続した選択されたメモリセル内のフローティングゲートトランジスタの状態を読み出すのに使用される。

本発明は低電圧で使用することができるようにし、メモリアレイ内のトランジスタの形状が、例えば、０.１８ミクロン未満でも使用可能にする。同時に、本発明は、低電圧を使用する従来技術の構造において、あるビットラインに接続した特定のメモリセルが読み出されるとき、各ビットラインに関連して可変し、予測不可能となるようなキャパシタンスを排除する。

本発明は、以下の詳細な説明を添付の図面とともに参照することによって、より十分に理解することができるであろう。

以下の説明は単なる例示であり、限定しようとするものではない。本発明のその他の実施形態は、以下の詳細な説明を読むことによって、当業者には明らかとなるであろう。

図２を参照すると、本発明の一実施形態では、ソースラインデコーダ２２２は、メモリアレイ内の各フローティングゲートトランジスタＦｒｃのプログラミング中に、所望のプログラミング電圧を、各プログラミングビットライン２１８−ｃに供給する。メモリセル１１に接続したフローティングゲートトランジスタＦ１１をプログラムするため、略マイナス３（−３）ボルトの電圧が、Ｘ−ラインデコーダ２２６からリード２１０−１及び２１２−１１を介して制御トランジスタＱ１１のゲート２０８−１１に印加される。この−３ボルトで、トランジスタＱ１１をオンにする。同時に、プログラミングビットライン２１８−１及びリード２２０−１１を介して印加されるソースラインデコーダ２２２からの電圧によって、マイナス６（−６）ボルトのプログラミング電圧が、フローティングゲートトランジスタＦ１１のＰ−領域「ａ」に印加される。このプログラミング電圧は、一般的に−６ボルトである。この−６ボルトという電圧は、上述の図１Ｃの従来技術の実施形態で必要とされた電圧より少なくとも２ボルト小さい。図１Ｃの従来技術の実施形態では、プログラミング用に−８ボルトの電圧を必要とした。リードビットライン２１４−１の電圧は、Ｆ１１のプログラミング中、ゼロボルトで維持される。そのため、制御トランジスタＱ１１のＰ型領域「ｂ」はゼロボルトで維持され、フローティングゲートトランジスタＦ１１のＰ型領域「ａ」は−６ボルトで維持される。これにより、電流はトランジスタＱ１１を通過する。その電流は、フローティングゲートトランジスタＦ１１のフローティングゲート２０６−１１をプログラムするための電子を含んでいる。トランジスタＦ１１のコントロールゲート２０４−１１は電源に接続していないため、フローティング状態を可能にする。プログラミング中は、Ｑ１１及びＦ１１のＰ−領域「ｂ」は、ソースとして働き、Ｑ１１及びＦ１１のＰ−領域「ａ」は、ドレインとして働く。

フローティングゲートトランジスタＦ１１の状態を読み出すための動作中（プログラミング後）、プログラミングビットライン２１８−１に印加されたソースラインデコーダ２２２からの電圧は、ゼロ（０）ボルトで維持され、リードビットライン２１４−１の電圧は、マイナス１．５（−１.５）ボルトで維持される。選択トランジスタＱ１１をオンにするため、Ｘ−ラインデコーダ２２６からロウ・インタコネクト（「ロウ・コンダクタ」と呼ばれる場合もある）２１０−１及び導電リード２１２−１１を介して、マイナス３（−３）ボルトが、そのゲート２０８−１１に印加される。Ｘ−ラインデコーダ２２６からのマイナス３（−３）ボルトを、プログラミング及び読み出しの両方に使用することで、Ｘ−ラインデコーダ２２６の回路を簡素化し、それによって規模及びサイズの節約をもたらす。特に、各メモリセルｒｃ内のトランジスタＱｒｃ及びＦｒｃの形状が０.１８ミクロン以下となるので、トランジスタＱｒｃが、そのゲート２０８でマイナス８（−８）ボルトを許容することができなくなる。従って、本発明は、Ｐ−チャネルフラッシュメモリのサイズを小さくしながら、同時に、メモリセル総数は同じままであるという課題を解決する。例えば、本発明で用いる０.１８ミクロン以下で作られる一般的なアレイは、１，０００×４，０００構造で構成される４００万個のメモリセルを含み得る。

所望であれば、プログラミング中よりも低い電圧を、読み出し中にコントロールゲート２０８−１１に印加することもできる。これにより、電力を節約できるが、アレイの動作はわずかに遅くなる。

上述の実施形態では、図１Ｄを参照して説明したような、メモリアレイの特定のメモリセルに蓄積された電荷の読み出し中に、フローティングゲートトランジスタに関連する１つ以上のキャパシタンスを読み出すようなことが避けられる。なぜならこれは、プログラミングビットラインに印加されるゼロボルトの電圧、例えば、プログラミングビットライン２１８−１に接続した、いずれかのメモリセルｒ１内のフローティングゲートトランジスタＦｒ１の読み出し中に、ビットライン２１８−１に印加されるゼロボルトの電圧が、リード２１４−１を介して、同リードビットライン２１４−１に接続した全ての非選択メモリセル内の選択トランジスタＱｒ１が、そのＰ型領域「ｂ」にマイナス１．５（−１.５）ボルトを有するようにするからである。しかし、Ｘ−ラインデコーダ２２６から供給される非選択制御トランジスタＱｒ１のゲート２０８−ｒ１への電圧は、ゼロ（０）ボルトである。従って、非選択制御トランジスタＱｒ１は、オフのままである。読み出し中、フローティングゲートトランジスタＦｒ１のＰ型領域「ａ」はゼロ（０）ボルトである。それはプログラミングライン２１８−１の電圧である。従って、同じプログラミングビットライン２１８−１に接続した非選択メモリセルｒ１内の、フローティングゲートトランジスタＦｒ１と接続した制御トランジスタＱｒ１は、そのビットラインに接続した所定のメモリセルの読み出し中はオフであり、これらフローティングゲートトランジスタに関連するチャネルのキャパシタンスは、電荷検出回路２２８のリードビットライン２１４−１が接続したセンスアンプ２２８−１に影響を与えることがない。よって、リードビットライン２１４−１が接続した電荷検出ブロック２２８のセンスアンプ２２８−１（図示せず）は、Ｆ１１に関連するキャパシタンスだけを検出する。なぜなら、トランジスタＱ１１は、そのコントロールゲートにマイナス３（−３）ボルト、そのドレイン「ｂ」（プログラミング中はＱ１１のソースであった）にマイナス１．５（−１.５）ボルトのときに、オンにされるからである。

よって、本発明は、印加される電圧が低電圧であることと同時に、メモリセルの状態の読み出し中に、カラムライン（即ち、ビットライン）に、過度の予測不可能なキャパシタンスが存在することを回避してフラッシュメモリを使用することの両方を可能にする。本発明で用いられるｐ−チャネルトランジスタは、各々、第１及び第２のＰ型領域（これら領域に印加された電圧の相対的な大きさに従って、ソース又はドレインのいずれかとして機能することができる）を含むものである。上述したように、これらＰ型領域は、Ｎウェルと呼ばれるＮ型基板に形成される。Ｎウェルの電圧は、メモリアレイが形成されたダイ内のメモリアレイ周囲のＮ＋アニュラリングに印加される電圧である。このアニュラリングは、一般的に、Ｎ型不純物をダイの表面にイオン注入することによって形成され、高導電領域をもたらし、Ｎ＋領域に印加された電圧がＮウェルに供給されるようにする。

プログラミング中、メモリセルｒｃ内のフローティングゲートトランジスタＦｒｃをプログラムするため、高電流がなお必要とされる。このプログラミングを達成するため、一般に電流は、フローティングゲートトランジスタのチャネル領域に流れるようにしなければならず、従って、フローティングゲートトランジスタＦｒｃのフローティングゲートで、一般に、略８０マイクロアンペアとなるようにする。この電流は、プログラミング中に、略１０マイクロ秒で流れる。

本発明のその他の実施形態は、上述の説明を考慮することで明らかとなるであろう。従って、本発明は、特許請求の範囲に記載の請求項の内容によってのみ制限される。

一般的なＰ−チャネルトランジスタの断面図である。 一般的なＰ−チャネルフローティングゲートトランジスタの断面図である。 メモリセルの読み出しが低キャパシタンスの従来技術のＰ−チャネルフラッシュメモリアレイを示す図である。 低電圧で読み出しを行うが、読み出し中のメモリセルが接続したビットラインに接続した様々なフローティングゲートトランジスタの状態に従ってキャパシタンスが可変するメモリセルを含む従来技術のＰ−チャネルフラッシュメモリアレイを示す図である。 メモリセルの読み出し中に、ビットラインに安定したキャパシタンスを提供し、各メモリセルをプログラムするために用いられる電圧が低電圧であることを可能にする本発明の構造を示す図である。

Claims (14)

1. ワンタイムプログラマブルメモリアレイであって、
   リードビットラインと、
   プログラミングビットラインと、
   各々が、基板に形成された制御トランジスタ及びフローティングゲートトランジスタを含む複数のメモリセルと、
   第１のソースと、
   前記リードビットラインが接続した第２のソースとを備え、
   前記制御トランジスタ及び前記フローティングゲートトランジスタは、各々、前記基板の導電型と逆の導電型の第１領域及び第２領域を有し、
   前記制御トランジスタの前記第１領域は、前記リードビットラインに接続し、
   前記制御トランジスタの前記第２領域は、前記フローティングゲートトランジスタの前記第１領域に接続し、
   前記フローティングゲートトランジスタの前記第２領域は、前記プログラミングビットラインに接続し、
   前記第１のソースは、前記プログラミングビットラインに接続した１つのフローティングゲートトランジスタのプログラミング中に、第１の電圧を前記プログラミングビットラインに供給し、前記フローティングゲートトランジスタを含む前記メモリセルの読み出し中に、第２の電圧を前記プログラミングビットラインに供給し、
   前記第２のソースは、前記メモリセル内の前記フローティングゲートトランジスタのプログラミング中に、第３の電圧を前記メモリセル内の前記制御トランジスタの前記第１領域に供給し、前記フローティングゲートトランジスタの読み出し中に、第４の電圧を前記制御トランジスタの前記第１領域に供給し、
   前記制御トランジスタの前記第１領域は、前記プログラミング中にソースとして機能し、前記読み出し中にドレインとして機能することを特徴とするアレイ。
2. 前記プログラミングビットラインは、前記プログラミングビットラインに沿って配置された前記各フローティングゲートトランジスタの前記第２領域と接続し、前記プログラミングビットラインに接続した１つのメモリセル内のフローティングゲートトランジスタをプログラミングするのに使用する前記第１の電圧と、前記プログラミングビットラインに接続した１つのメモリセル内のフローティングゲートトランジスタの読み出し中に、前記全フローティングゲートトランジスタの前記第２領域に印加する前記第２の電圧とを供給することができるようにしたことを特徴とする請求項１に記載のアレイ。
3. ワンタイムプログラマブルメモリアレイであって、
   リードビットラインＣ（ただし、Ｃは第１の選択整数）と、
   ロウラインＲ（ただし、Ｒは第２の選択整数）と、
   プログラミングビットラインＣであって、前記プログラミングビットラインＣは、前記メモリアレイ内で各前記リードビットラインＣと平行に延びるように設けられている、該プログラミングビットラインＣと、
   各々が制御トランジスタ及びフローティングゲートトランジスタを含む複数のメモリセルと、
   第１の電源と、
   第２の電源と
   前記各リードビットラインＣが接続した第３の電源とを備え、
   前記複数のメモリセルは、各々、前記リードビットラインの内の選択された１つのリードビットライン、前記ロウラインの内の選択された１つのロウライン及び前記プログラミングビットラインの内の選択された１つのプログラミングビットラインに接続し、
   前記第１の電源は、前記選択された１つのプログラミングビットラインに接続した１つのフローティングゲートトランジスタのプログラミング中に、第１の電圧を前記選択された１つのプログラミングビットラインに供給し、前記選択された１つのプログラミングビットラインに接続したフローティングゲートトランジスタの内の１つを読み出し中に、第２の電圧を前記選択された１つのプログラミングビットラインに供給し、
   前記第２の電源は、所定のロウラインに接続した、前記制御トランジスタを含む１つ又は複数の前記メモリセルのプログラミング中に、第１のゲート電圧を前記ロウラインに接続した前記制御トランジスタに供給し、前記ロウラインに接続した１つ又は複数の前記メモリセルの読み出し中に、第２のゲート電圧を前記制御トランジスタに供給し、
   前記第３の電源は、前記ビットラインに接続した前記メモリセルのプログラミング中に、第３の電圧を前記選択された１つのリードビットラインに供給し、前記ビットラインに接続した前記選択された１つのメモリセルの読み出し中に、第４の電圧を前記選択された１つのビットラインに供給することを特徴とするアレイ。
4. 前記各メモリセル内の前記制御トランジスタ及び前記フローティングゲートトランジスタは、ｐ型トランジスタであることを特徴とする請求項３に記載のアレイ。
5. 前記第１の電圧は、略マイナス６（−６）ボルトであることを特徴とする請求項４に記載のアレイ。
6. 前記第２の電圧は、略ゼロ（０）ボルトであることを特徴とする請求項５に記載のアレイ。
7. 前記第１のゲート電圧は、前記第２のゲート電圧と同じ電圧であることを特徴とする請求項６に記載のアレイ。
8. 前記第１及び前記第２のゲート電圧は、略マイナス３（−３）ボルトであることを特徴とする請求項７に記載のアレイ。
9. 前記第３の電圧は、ゼロ（０）ボルトであり、前記第４の電圧は、負電圧であることを特徴とする請求項３に記載のアレイ。
10. 前記第４の電圧は、略マイナス１．５（−１.５）ボルトであることを特徴とする請求項９に記載のアレイ。
11. 各々が選択された１つのロウラインＲ、選択された１つのリードビットラインＣ及び選択された１つのプログラミングビットラインＣに接続した複数のメモリセルであって、各メモリセルにおける制御トランジスタがリードビットラインに接続された第１領域を有する、複数のメモリセルを含むフラッシュメモリアレイを動作させる方法であって、
    該方法が、
    選択された１つのメモリセルをプログラミングする過程と、
    前記メモリセルを読み出す過程とを含み、
    前記選択された１つのメモリセルをプログラミングする過程が、
    前記メモリセルが接続した前記プログラミングビットラインより、第１の電圧を前記メモリセルに供給する過程と、
    前記メモリセルが接続した前記ロウラインより、第２の電圧を前記メモリセルに供給する過程と、
    前記メモリセルの前記制御トランジスタの前記第１領域が接続した前記リードビットラインより、第３の電圧を前記メモリセルに供給する過程であって、前記制御トランジスタの前記第１領域が、ソースとして機能する、該過程とを含み、
    前記メモリセルを読み出す過程が、
    前記メモリセルが接続した前記プログラミングビットラインより、第４の電圧を前記メモリセルに供給する過程と、
    前記前記メモリセルが接続した前記ロウラインより、第５の電圧を前記メモリセルに供給する過程と、
    前記メモリセルの前記制御トランジスタの前記第１領域が接続した前記リードビットラインより、第６の電圧を前記メモリセルに供給する過程であって、前記制御トランジスタの前記第１領域が、ドレインとして機能する、該過程とを含むことを特徴とする方法。
12. 前記第２の電圧及び前記第５の電圧が、同じ電圧であることを特徴とする請求項１１に記載の方法。
13. 前記第１の電圧は略マイナス６（−６）ボルトであり、前記第２の電圧は略マイナス３（−３）ボルトであり、前記第３の電圧は略ゼロ（０）ボルトであり、前記第４の電圧は略ゼロ（０）ボルトであり、前記第５の電圧は略マイナス３（−３）ボルトであり、前記第６の電圧は略マイナス１．５（−１.５）ボルトであることを特徴とする請求項１１に記載の方法。
14. 前記各メモリセルは、ｐ型フローティングゲートトランジスタと直列に接続したｐ型制御トランジスタを含むことを特徴とする請求項１１に記載の方法。

Images