JP4561114B2 - 半導体装置の製造方法 - Google Patents
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図18に示すように、ケミカルドライエッチング工程では、半導体層1の表面上に絶縁膜8を介して堆積されたポリシリコン膜2の表面上に、選択的にレジストマスク3を形成する(図18(a))。そして、フッ素ガスと酸素ガスを用いて、エッチングをおこなう。その際、ポリシリコン膜2の露出面がエッチングされるとともに、レジストマスク3の終端の下に窪みができ、そこに反応生成物4が析出する(図18(b))。
このように、窪みに反応生成物4を溜めながら、エッチングが進行する(図18(c))。そして、レジストマスク3で被覆されていない領域のポリシリコン膜が除去されて、半導体層1が露出した状態となり、エッチングが終了する(図18(d))。このとき、ポリシリコン膜2の終端部は、半導体層1の表面に対してほぼ垂直に切り立った形状のエッジ部5となる。
図19に示すように、ゲートポリシリコン16は、ゲート領域のトレンチ11の終端部分で立ち上がり、基板表面に引き出される。ソース電極17は、ゲートポリシリコン16が立ち上がる箇所よりも活性領域側(図19において左側)に設けられており、層間絶縁膜18によりゲートポリシリコン16から絶縁されている。一方、活性領域のトレンチ外側領域では、図20に示すように、ソース電極17は、層間絶縁膜18を介してゲートポリシリコン16上に形成されている。
図19および図20において、符号13はp型チャネル領域であり、符号14はn型ドリフト層14である。符号15はゲート絶縁膜であり、符号21はゲート電極である。符号22はフィールド酸化膜である。
本発明は、上記問題点に鑑みてなされたものであって、等方性ドライエッチングによりポリシリコン膜をエッチングしてできた半導体装置の耐圧が低下するのを防ぐことができる半導体装置の製造方法を提供することを目的とする。
そして、ステージ温度を50℃以上100℃以下の所定の温度に保持するとともに、チャンバー内圧力をたとえば30Paとし、チャンバー内に、エッチングガスおよび保護膜形成用ガスとしてそれぞれCF4ガスおよびO2ガスを導入し、700Wのパワーでエッチングを開始する。たとえば、CF4ガスおよびO2ガスの流量は、ともに100sccmとする。
エッチングが開始されると、ポリシリコン膜2の露出面がエッチングされるとともに、レジストマスク3の終端の下に窪み6ができる(図1(b))。本実施の形態では、ステージ温度(50〜100℃)が高温であるため、窪み6に溜まるはずの反応生成物が雰囲気中へ離脱する。それによって、窪み6に反応生成物が析出せずに、ポリシリコン膜2の露出面と同様に、窪み6においてもエッチングが進む(図1(c))。
ここで、ステージ温度が上述した範囲である理由、およびポリシリコン膜2のエッジ部7の角度が上述した範囲である理由について説明する。図2は、本発明者らがおこなった実験結果を示す図表であり、ステージ温度およびエッジ部の角度と、破壊された素子の数との関係を示している。
実験の内容はつぎのとおりである。25℃、40℃、50℃、70℃および100℃の各ステージ温度についてそれぞれ1000個のトレンチMOSFETを作製し、ゲート耐圧試験をおこなう。MOSFETの定格耐圧は80Vである。そして、60V以下で破壊した素子について、OBIC(Optical Beam Induced Current)法により、ゲートポリシリコンの段差または終端のエッジ部のうち、破壊したエッジ部の箇所数(個数)を調べる。
ところで、図2に示す結果は、等方性ドライエッチングにより加工されるポリシリコン膜2がノンドープドポリシリコンである場合のものである。ポリシリコン膜2がドープドポリシリコンである場合には、つぎのようになる。図3は、本発明者らが調べた結果を示す特性図であり、等方性ドライエッチングによる加工前のポリシリコン膜2のドーピング濃度に対するエッチングレートの関係を示している。図3より、ドーピング濃度が高いほどエッチングレートが大きいことがわかる。
図4に、ノンドープドポリシリコンとドープドポリシリコンのそれぞれについて、ステージ温度に対するエッジ部の角度の関係を示す。ドープドポリシリコンのドーズ量は、1×1020cm-2とした。図4から明らかなように、あらかじめポリシリコン膜2にイオン注入をおこなっておくことにより、たとえば100℃のステージ温度で、ポリシリコン膜2のエッジ部7の角度を30°まで小さくすることができる。ここで、イオン注入のドーズ量は、1×1015〜1×1020cm-2程度であるのが適当である。
図5〜図7に示すように、トレンチ11は、基板表面層に設けられたn型ソース領域12およびその下のp型チャネル領域13を貫通して、n型ドリフト層14に達する。ゲート絶縁膜15は、トレンチ11の側壁および底部に沿って形成されている。ゲートポリシリコン16は、ゲート絶縁膜15の内側を埋めている。ゲートポリシリコン16上には、BPSG等の層間絶縁膜18が積層されている。
図6に示すゲート領域において、ゲートポリシリコン16は、トレンチ11の終端部分で立ち上がり、基板表面に引き出され、フィールド酸化膜22上においてゲート電極21に接続する。ゲートポリシリコン16が立ち上がる段差部分でのゲートポリシリコン16のエッジ部25は、ゲートポリシリコン16となるポリシリコン膜がノンドープドポリシリコンの場合には41〜65°、ポリシリコン膜がドープドポリシリコンの場合には下限が30°以上の角度で傾斜した形状となる。
図5〜図7に示す構成のトレンチMOSFETを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ11を形成した後、ゲート絶縁膜15を形成する。ついで、ポリシリコン膜を積層し、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、ゲートポリシリコン16を形成する。そして、層間絶縁膜18を積層し、これにコンタクトホールを開口した後、層間絶縁膜18上にソース電極17を形成する。ソース電極17上には図示しない表面保護膜を形成する。
ここで、トレンチIGBTとは、半導体基板に形成されたトレンチ内に、ゲート絶縁膜を介してゲートポリシリコンが埋め込まれた構造を有する絶縁ゲート型バイポーラトランジスタのことである。また、トレンチIGBTのゲート領域とは、基板表面にゲートポリシリコンを引き出す領域のことであり、活性領域とは、IGBTとして電流を駆動する領域のことである。
図8〜図10に示すように、トレンチ11は、基板表面層に設けられたn型エミッタ領域32およびその下のp型ベース領域33を貫通して、n型ドリフト層14に達する。ゲート絶縁膜15、ゲートポリシリコン16および層間絶縁膜18については、図5〜図7に示すトレンチMOSFETと同様である。
図9に示すゲート領域において、ゲートポリシリコン16は、トレンチ11の終端部分で基板表面に引き出され、フィールド酸化膜22上においてゲート電極21に接続する。ゲートポリシリコン16の段差部分でのエッジ部25は、ゲートポリシリコン16がノンドープドポリシリコンの場合には41〜65°、ドープドポリシリコンの場合には下限が30°以上の角度で傾斜した形状となる。
図8〜図10に示す構成のトレンチIGBTを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ11を形成した後、ゲート絶縁膜15を形成する。ついで、ポリシリコン膜を積層し、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、ゲートポリシリコン16を形成する。そして、層間絶縁膜18を積層し、これにコンタクトホールを開口した後、層間絶縁膜18上にエミッタ電極37を形成する。エミッタ電極37上には図示しない表面保護膜を形成する。
図14は、本発明方法を適用して作成されたトレンチMOSFETまたはトレンチIGBTのチップ平面図を示す図である。なお、ゲートポリシリコン16より上方に形成される膜については図示していない。チップ61内にはトレンチ11が並んでおり、それらのトレンチ11上にトレンチ11内に形成されたゲートポリシリコン16が延在して形成されるゲートランナー62が配置されている。ゲートランナー62はポリシリコンからなるゲートパッド部63につながっている。ゲートパッド部63の上には、図示しない金属電極パッドが形成される。ゲートランナー62の配置は、チップ形状やチップサイズによって引き回し方や本数を適宜選択して形成するものであり、この実施例に限られるものではない。ゲートランナー62は、ゲート抵抗が上昇することを防ぐために配置されるものであり、特にチップサイズが大きい場合に多く用いられる。
図14のD−D´における断面図を図15に示す。ゲートポリシリコン16は、トレンチ終端部分で基板表面に引き出される。また、図11のトレンチ11とゲートランナー61とが交差する部分E−E´の断面図を図16に示す。ゲートポリシリコン16は、ゲートランナー62との交差部分で基板表面に引き出される。図15および図16に示すゲートポリシリコン16は、ゲート絶縁膜15上に堆積されたポリシリコン膜を上述したエッチング条件で等方性ドライエッチングをおこなうことにより形成される。したがって、ゲートポリシリコン16のエッジ部25、26は、ゲートポリシリコン16がノンドープポリシリコンの場合には、41から65°、ドープドポリシリコンの場合には下限が30°以上の角度で傾斜した形状となる。
このゲートポリシリコン16は、ゲート絶縁膜15上に積層されたポリシリコン膜を、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、形成される。したがって、ゲートポリシリコン16の両側のエッジ部56は、ゲートポリシリコン16がノンドープドポリシリコンの場合には41〜65°、ドープドポリシリコンの場合には下限が30°以上の角度で傾斜した形状となる。
上述した実施の形態によれば、等方性ドライエッチングにより、ポリシリコン膜2の終端または段差となるエッジ部7の傾斜角を41°以上65°以下の角度とするので、トレンチMOSFETやトレンチIGBTや横型絶縁ゲート型サイリスタなどを製造すると、ゲートポリシリコン16の終端または段差となるエッジ部25,26,56が、41°以上65°以下の角度で傾斜した形状となる。したがって、これらのデバイスにおいて、ゲートポリシリコン16上に積層された層間絶縁膜18が、ゲートポリシリコン16のエッジ部25,26,56において局所的に薄くなるのを回避することができるので、デバイスの耐圧低下を防ぐことができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、等方性ドライエッチングに使用するガスは、CF4およびO2に限らない。また、本発明は、トレンチMOSFETやトレンチIGBTや横型絶縁ゲート型サイリスタの製造以外にも、ポリシリコン膜を等方性ドライエッチングによりエッチバックする工程を有する半導体装置の製造方法に適用可能である。また、本発明は、トレンチが格子状や梯子状やメッシュ状などの場合や、開口幅の異なるトレンチが設けられている場合にも適用可能である。
2 ポリシリコン膜
3 レジストマスク
7,25,26,56 エッジ部
Claims (3)
- 半導体層にトレンチを形成する工程と、
前記半導体層および前記トレンチの表面上に絶縁膜を介してポリシリコン膜を堆積する工程と、
前記ポリシリコン膜の表面上に選択的にマスクを形成する工程と、
前記半導体層を有する基板を等方性ドライエッチング装置内のステージ上に設置する工程と、
ステージ温度を50℃以上100℃以下の温度に保持しながら、CF 4 ガスとO 2 ガスを用いた等方性ドライエッチングにより、前記ポリシリコン膜の露出部分を除去するとともに、前記ポリシリコン膜の終端または段差となるエッジ部の傾斜角を41°以上65°以下とさせる工程と、
エッチング終了後に前記マスクを除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ポリシリコン膜は、ノンドープドポリシリコンであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ポリシリコン膜は、ドープドポリシリコンであることを特徴とする請求項1に記載の半導体装置の製造方法。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2002343739A (ja) * | 2001-05-18 | 2002-11-29 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
JP2003045874A (ja) * | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6188827A (ja) * | 1984-10-08 | 1986-05-07 | 日揮株式会社 | 植物栽培法 |
JP2001176861A (ja) * | 1999-09-22 | 2001-06-29 | Applied Materials Inc | 安定化プラズマ処理 |
JP2002343739A (ja) * | 2001-05-18 | 2002-11-29 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
JP2003045874A (ja) * | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
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