CN101978496B - 非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置 - Google Patents

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Abstract

本发明提供非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置。该非易失性存储元件包括：第一电极(103)；第二电极(108)；和介于第一电极(103)与第二电极(107)之间，电阻值根据施加于两电极(103)、(108)间的电信号可逆地变化的电阻变化层(107)，该电阻变化层(107)至少具有叠层有第一含铪层和第二含铪层的叠层构造，该第一含铪层具有以HfOx(其中，0.9≤x≤1.6)表示的组成，该第二含铪层具有以HfOy(其中，1.8＜y＜2.0)表示的组成。

Description

非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置
技术领域
本发明涉及非易失性存储元件，特别涉及电阻值根据施加的电信号而变化的电阻变化型的非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置。
背景技术
近年来，伴随着数字技术的发展，便携型信息设备和信息家电等电子设备进一步高机能化。因此，对于非易失性存储元件的大容量化、写入电力的降低、写入/读出时间的高速化和长寿命化的要求不断提高。
对于这样的要求，可以说已有的使用浮动栅的闪存器在微细化方面存在界限。于是，最近，将电阻变化层用作存储部的材料的新的电阻变化型的非易失性存储元件被人们所关注。
该电阻变化型的非易失性存储元件基本上如图24所示，以由下部电极503和上部电级505夹着电阻变化层504的非常简单的构造构成。而且，仅通过对该上下电极间提供规定的电脉冲，电阻就变化为高电阻或者低电阻状态。然后，使这些不同的电阻状态与数值相对应而进行信息的记录。电阻变化型的非易失性存储元件具有这样的构造上以及动作上的简单性，因此，能够期待其实现进一步的微细化、低成本化。进一步，由于高电阻和低电阻的状态变化可能在100nsec级以下发生，因此从高速动作的观点出发也引起关注，且已提出了各种提案。
例如，在专利文献1中公开的是一种电阻变化型的非易失性存储元件，其通过对上部电极和下部电极施加电压，使金属离子相对于电阻变化层504出入，而产生高电阻和低电阻状态，以记录信息。另外，已知在专利文献2中公开的以电脉冲使电阻变化层的结晶状态变化，而改变电阻状态的类型的电阻变化型存储器(相变化型存储器)。
而且，除去上述内容以外，还提出了很多关于在电阻变化层504中使用了金属氧化物的电阻变化型的非易失性存储元件的方案。这些方案通过与上述内容不同的机理进行动作，利用电脉冲使用作电阻变化层的金属氧化膜中的氧移动而产生电阻变化(详细的机理尚未明确)。
这种使用了金属氧化物的电阻变化型的非易失性存储元件，按照在电阻变化层中使用的材料大致分为两类。一类是在专利文献3等中公开的作为电阻变化层使用了钙钛矿材料(Pr(1-x)CaxMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoxOy(GBCO))的电阻变化型的非易失性存储元件。
另一种是使用了二元类的过渡金属氧化物的电阻变化型的非易失性存储元件。二元类的过渡金属氧化物与上述的钙钛矿材料相比较具有非常简单的组成和构造，因此，制造时的组成控制和成膜比较容易。在此基础上，还具有与半导体制造工艺的匹配性也较良好的优点，最近尤其被大力研究。例如，在专利文献4和非专利文献1中，作为电阻变化材料，公开了NiO、V2O5、ZnO、Nb2O5、TiO2、WO3、CoO。另外，在专利文献5中，公开了作为电阻变化材料使用了Ni、Ti、Hf、Nb、Zn、W、Co等的低价氧化物(偏离化学计量的组成的氧化物)的电阻变化型的非易失性存储元件。进一步，在专利文献6和非专利文献2中，还公开了在电阻变化层中使用将TiN的表面氧化、并形成纳米级的TiO2结晶膜的构造的例子。
除去上述内容以外，在专利文献7中还提出了在电阻变化材料中使用氧化钛和氧化钽(Ta2O5)的、能够进行仅一次的写入的所谓一次性可编程存储器。
专利文献
专利文献1：日本特开2006-40946号公报
专利文献2：日本特开2004-349689号公报
专利文献3：美国专利第6473332号说明书
专利文献4：日本特开2004-363604号公报
专利文献5：日本特开2005-317976号公报
专利文献6：日本特开2007-180202号公报
专利文献7：日本特开平7-263647号公报
非专利文献
非专利文献1：I.G.Beak et al.，Tech.Digest IEDM 2004，587页
非专利文献2：Japanese Journal of Applied Physics Vol45，No 11，2006，pp.L310-L312
发明内容
然而，上述那样的在现有的电阻变化材料中使用的过渡金属氧化物存在以下的问题。
首先，在使用了NiO等过渡金属氧化物的现有的电阻变化型的非易失性存储元件中，如在非专利文献1中所公开的那样，电阻变化材料从高电阻状态向低电阻状态的变化，能够以100nsec左右的短电脉冲实现。但是，为了从低电阻状态向高电阻状态变化，需要μsec级的长脉冲，因此存在难以达到高速化的问题。
另一方面，在专利文献6和非专利文献2所公开的、具有氧化TiN的表面而形成有微结晶性的TiO2的构造(TiO2/TiN构造)的电阻变化型存储器中，不需要成形(forming)工序。但是，在该存储器中，TiO2为纳米级的微小结晶(以下称为纳米结晶)的集合体，根据该结晶的尺寸，电阻变化的状态会改变。一般来说，纳米结晶的尺寸、结晶构造对于制造方法(在上述部分中通过氧化而形成)非常敏感，存在制造时的偏差变大的可能性。即，如果在电阻变化层中使用纳米结晶，则在电阻变化的状态中易于产生偏差，并不理想。
进一步，在将专利文献7所公开的由Ta2O5构成的过渡金属氧化物用作主要成分的情况下，作为仅能够利用一次从高电阻状态向低电阻状态的动作的反熔丝起作用，存在不能够改写的问题。即，在该情况下，因为通过对过渡金属氧化物进行绝缘破坏而改变电阻的状态，所以一旦成为低电阻状态则不能够返回到高电阻状态。
本发明鉴于这样的情况而完成，其目的在于提供高速、具有可逆且稳定的改写特性的非易失性存储元件、与半导体制造工艺的亲和性高的该非易失性存储元件的制造方法、以及使用该非易失性存储元件的非易失性半导体装置。
本发明提供一种非易失性存储元件，其包括：第一电极；第二电极；和存在于上述第一电极与上述第二电极之间，电阻值根据施加于两电极间的电信号可逆地变化的电阻变化层，根据施加于上述第一电极与上述第二电极间的极性不同的电信号，上述第一电极与上述第二电极间的电阻值可逆地变化，其中，上述电阻变化层至少具有叠层有导电性的第一氧不足(oxygen deficit)型的铪氧化物层和导电性的第二氧不足型的铪氧化物层的叠层构造，该第一氧不足型的铪氧化物层具有以HfOx(其中，0.9≤x≤1.6)表示的组成，该第二氧不足型的铪氧化物层具有以HfOy(其中，1.8＜y＜2.0)表示的组成。
另外，在一个优选实施方式中，特征在于，上述第二氧不足型的铪氧化物层的膜厚为3nm以上4nm以下。
另外，在一个优选实施方式中，特征在于，上述第二氧不足型的铪氧化物层与上述第一电极或者上述第二电极的至少一方接触。
另外，在一个优选实施方式中，特征在于，在令对上述第二氧不足型的铪氧化物层所接触的电极施加大小为VH的正的电脉冲后的第一电极与第二电极间的电阻值为RH、令对上述第二氧不足型的铪氧化物层所接触的电极施加大小为VL的负的电脉冲后的第一电极与第二电极间的电阻值为RL时，|VH|＞|VL|，RH＞RL。
另外，在一个优选实施方式中，特征在于，上述电阻变化层具有叠层有导电性的第一氧不足型的铪氧化物层和导电性的第二氧不足型的铪氧化物层的叠层构造，该第一氧不足型的铪氧化物层具有以HfOx(其中，0.9≤x≤1.3)表示的组成，该第二氧不足型的铪氧化物层具有以HfOy(其中，1.8＜y＜2.0)表示的组成。
另外，在一个优选实施方式中，特征在于，上述电阻变化层具有叠层有导电性的第一氧不足型的铪氧化物层和导电性的第二氧不足型的铪氧化物层的叠层构造，该第一氧不足型的铪氧化物层具有以HfOx(其中，x＝0.9)表示的组成，该第二氧不足型的铪氧化物层具有以HfOy(其中，1.8＜y＜2.0)表示的组成。
另外，本发明的非易失性半导体装置具有存储器阵列，该存储器阵列包括：半导体基板；在上述半导体基板上相互平行地形成的多个第一电极配线；在上述多个第一电极配线的上方，以在与上述半导体基板的主面平行的面内相互平行且与上述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与上述多个第一电极配线和上述多个第二电极配线的立体交叉点对应设置的非易失性存储元件，在使上述第一电极配线为第一电极、使上述第二电极配线为第二电极的情况下，上述非易失性存储元件各自具有介于上述第一电极与上述第二电极之间、电阻值根据两电极间的电压可逆地变化的电阻变化层，
上述电阻变化层具有叠层有第一铪氧化物层和第二铪氧化物层的叠层构造，该第一铪氧化物层具有以HfOx(其中，0.9≤x≤1.6)表示的组成，该第二铪氧化物层具有以HfOy(其中，1.8＜y＜2.0)表示的组成。
另外，本发明的非易失性半导体装置具有存储器阵列，该存储器阵列包括：半导体基板；在上述半导体基板上相互平行地形成的多个第一电极配线；在上述多个第一电极配线的上方，以在与上述半导体基板的主面平行的面内相互平行且与上述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与上述多个第一电极配线和上述多个第二电极配线的立体交叉点对应设置的非易失性存储元件，上述非易失性存储元件各自具有：与上述第一电极配线连接的第一电极；与上述第二电极配线连接的第二电极；和介于上述第一电极与上述第二电极之间、电阻值根据施加于上述第一电极与上述第二电极间的极性不同的电信号可逆地变化的电阻变化层，其中，上述电阻变化层具有叠层有第一铪氧化物层和第二铪氧化物层的叠层构造，该第一铪氧化物层具有以HfOx(其中，0.9≤x≤1.6)表示的组成，该第二铪氧化物层具有以HfOy(其中，1.8＜y＜2.0)表示的组成。
另外，在一个优选实施方式中，特征在于，上述第二含铪层的膜厚为3nm以上4nm以下。
另外，在一个优选实施方式中，特征在于，上述非易失性存储元件各自在上述第一电极与上述第二电极之间具有整流元件，该整流元件与上述电阻变化层电连接。
另外，在一个优选实施方式中，特征在于，具有叠层有多个上述非易失性半导体装置所具有的上述存储器阵列而构成的多层化存储器阵列。
另外，本发明的非易失性存储装置的特征在于，包括：半导体基板；形成在上述半导体基板上，以相互交叉的方式排列的多个字线和多个位线；与上述多个字线和多个位线的交点相对应地分别设置的多个晶体管；和与上述多个晶体管对应设置的多个非易失性存储元件，
上述非易失性存储元件各自具有：第一电极；第二电极；和介于上述第一电极与上述第二电极之间，电阻值根据经由对应设置的上述晶体管施加于上述第一电极和上述第二电极间的电信号可逆地变化的电阻变化层，其中，上述电阻变化层至少具有叠层有第一铪氧化物层和第二铪氧化物层的叠层构造，该第一铪氧化物层具有以HfOx(其中，0.9≤x≤1.6)表示的组成，该第二铪氧化物层具有以HfOy(其中，1.8＜y＜2.0)表示的组成。
另外，在一个优选实施方式中，特征在于，上述第二铪氧化物层的膜厚为3nm以上4nm以下。
另外，本发明的非易失性存储装置的特征在于，具有：
半导体基板；
形成在上述半导体基板上的执行规定运算的逻辑电路；和
形成在上述半导体基板上的非易失性存储元件，其中
上述非易失性存储元件具有编程功能。
另外，本发明的非易失性存储装置的特征在于，执行规定运算的逻辑电路形成在上述半导体基板上，上述非易失性存储元件具有编程功能。
另外，在一个优选实施方式中，特征在于，上述第二铪氧化物层的膜厚为3nm以上4nm以下。
另外，本发明提供一种非易失性存储元件的制造方法，该非易失性存储元件包括：第一电极；第二电极；和介于上述第一电极与上述第二电极之间，电阻值根据施加于两电极间的电信号可逆地变化的电阻变化层，该非易失性存储元件的制造方法的特征在于，
上述电阻变化层至少具有叠层有第一铪氧化物层和第二铪氧化物层的叠层构造，该第一铪氧化物层具有以HfOx(其中，0.9≤x≤1.6)表示的组成，该第二铪氧化物层具有以HfOy(其中，1.8＜y＜2.0)表示的组成。
通过溅射法或者化学气相沉积法形成上述第一铪氧化物层。
另外，在一个优选实施方式中，特征在于，通过溅射法或者化学气相沉积法形成上述第二铪氧化物层。
另外，在一个优选实施方式中，特征在于，通过氧化上述第一铪氧化物层的一部分而形成上述第二铪氧化物层。
另外，在一个优选实施方式中，特征在于，以膜厚为约3nm以上4nm的方式形成上述第二铪氧化物层。
本发明的上述目的、其它目的、特征和优点能够通过参照附图的以下的优选实施方式的详细说明而明确。
发明效果
根据本发明，能够得到具有可逆且稳定的改写特性的非易失性存储元件和与半导体制造工艺的亲和性高的该非易失性存储元件的制造方法，以及使用该非易失性存储元件的非易失性半导体装置。
附图说明
图1是表示本发明的第一实施方式的非易失性存储元件的一个结构例的截面图。
图2是表示通过卢瑟福背散射(RBS法)分析所制作的铪氧化物层的组成而得的结果的图。
图3是表示本发明的实施方式的非易失性存储元件的电阻值与电脉冲施加次数的关系的图。
图4是元件F的截面的示意图。
图5是表示本发明的第一实施方式的非易失性存储元件的电阻值与电脉冲施加次数的关系的图。
图6是表示本发明的第一实施方式的非易失性存储元件的电阻值与电脉冲施加次数的关系的图。
图7是表示本发明的第一实施方式的由铪氧化物构成的电阻变化层的X射线反射率的频谱的图。
图8是表示O2流量比与电阻率的关系的图。
图9是表示本发明的第一实施方式的非易失性存储元件的变形例的结构的截面图。
图10是表示本发明的第一实施方式的非易失性存储元件的变形例的结构的截面图。
图11是表示本发明的第二实施方式的非易失性半导体装置的结构的框图。
图12是表示图11中的A部的结构(4比特的量的结构)的立体图。
图13是图12中的B部的结构，是表示本发明的第二实施方式的非易失性半导体装置所具有的非易失性存储元件的结构的截面图。
图14是表示本发明的第二实施方式的非易失性半导体装置所具有的非易失性存储元件的变形例的结构的截面图。
图15是表示本发明的多层化构造的非易失性半导体装置所具有的存储器阵列的结构的立体图。
图16是表示本发明的第二实施方式的非易失性半导体装置的动作例的时序图。
图17是表示本发明的第三实施方式的非易失性半导体装置的结构的框图。
图18是表示图17中的C部的结构(2比特的量的结构)的截面图。
图19是表示本发明的第三实施方式的非易失性半导体装置的动作例的时序图。
图20是表示本发明的第四实施方式的非易失性半导体装置的结构的框图。
图21是表示本发明的第四实施方式的非易失性半导体装置所具有的救济地址存储寄存器的结构的框图。
图22是表示本发明的第四实施方式的非易失性半导体装置所具有的救济地址存储寄存器的结构的截面图。
图23是表示本发明的第四实施方式的非易失性半导体装置的制造工艺的主要流程的流程图。
图24是表示现有的存储元件的结构的截面图。
符号说明
100、100A、100B、100C、100D、100E、100F
非易失性存储元件
101基板
102氧化物层
103、103A、103B、103C、103D、103E、103F第一电极层
104第一铪氧化物层
105第二铪氧化物层
106第三铪氧化物层
104A、106B、106C高氧浓度的铪氧化物层
105A、105B、105C铪氧化物层
107、107A、107B、107C、107D、107E、107F电阻变化层
108、108A、108B、108C、108D、108E、108F第二电极层
109元件区域
200非易失性半导体装置
201存储器主体部
202存储器阵列
203行选择电路/驱动器
204列选择电路/驱动器
205写入电路
206读出放大器
207数据输入输出电路
208地址输入电路
209控制电路
210非易失性存储元件
211上部配线
212下部配线
213上部电极
214电阻变化层
215内部电极
216整流元件
217下部电极
218欧姆电阻层
219第二电阻变化层
300非易失性半导体装置
301存储器主体部
302存储器阵列
303行选择电路/驱动器
304列选择电路
305写入电路
306读出放大器
307数据输入输出电路
308单元板极(cell plate)电源
309地址输入电路
310控制电路
313非易失性存储元件
314上部电极
315电阻变化层
316下部电极
317插塞层(plug layer)
318金属配线层
319源极/漏极区域
400非易失性半导体装置
401半导体基板
402CPU
403输入输出电路
404逻辑电路
405模拟电路
406BIST电路
407SRAM
408救济地址存储寄存器
409非易失性存储元件
410写入电路
411读出电路
412闩锁电路
421电阻变化层
422上部电极
423下部电极
424插塞层
425金属配线层
426源极/漏极区域
501基板
502氧化物层
503下部电极
504电阻变化层
505上部电极
BL0、BL1、……位线
M111、M112、……、M211、M212、……存储器单元
T11、T12、……晶体管
WL0、WL1、……字线
PL0、PL1、PL2、……板极线
1300元件F
1301～1304电极
1305氧不足型的钽氧化物层
具体实施方式
以下，参照附图详细说明本发明的实施方式。另外，对图中相同或者相当的部分标注相同的号码，有时省略其说明。
(第一实施方式)
[非易失性存储元件的结构]
图1是表示本发明的第一实施方式的非易失性存储元件的一个结构例的截面图。
如图1所示，本实施方式的非易失性存储元件100包括基板101、形成在该基板101上的氧化物层102、形成在该氧化物层102上的第一电极层103、第二电极层108、以及被第一电极层103和第二电极层108夹着的电阻变化层107。这里，电阻变化层107由含氧率低的第二含铪层(以下称为“第二铪氧化物层”)105、形成在该第二铪氧化物层105的上下的含氧率比第二铪氧化物高的第一含铪层(以下称为“第一铪氧化物层”)104和第三含铪层(以下称为“第三铪氧化物层”)106构成。
在驱动该非易失性存储元件100时，由外部的电源在第一电极层103与第二电极层108之间施加满足规定条件的电压。按照电压施加的方向，非易失性存储元件100的电阻变化层107的电阻值可逆地增加或者减少。例如，在施加了比规定的阈值电压大的脉冲电压的情况下，电阻变化层107的电阻值增加或者减少，另一方面，在施加了比该阈值电压小的脉冲电压的情况下，电阻变化层107的电阻值不变化。
作为第一电极层103和第二电极层108的材料，例如有Pt(铂)、Ir(铱)、Pd(钯)、Ag(银)、Ni(镍)、W(钨)、Cu(铜)、Al(铝)、Ta(钽)、Ti(钛)、TiN(氮化钛)、TaN(氮化钽)和TiAlN(氮化钛铝)等。
另外，作为基板101，能够使用单晶硅基板或者半导体基板，但并不限于这些材料。因为电阻变化层107能够以比较低的基板温度形成，所以也能够在树脂材料等上形成电阻变化层107。
[非易失性存储元件的制造方法]
接着，参照图1，说明本实施方式的非易失性存储元件100的制造方法。
首先，如图1所示，在为单晶硅的基板101上，通过热氧化法形成厚度200nm的氧化物层102。然后，通过溅射法在氧化物层102上形成作为第一电极层103的厚度100nm的Pt薄膜。然后，在第一电极层103上，通过使用Hf靶的Ar和O2气体气氛中的反应性溅射法形成第二铪氧化物层105。含氧量比第二铪氧化物层高的第一铪氧化物层104是，在形成第二铪氧化物层时，受暴露在大气中的第一电极层103的表面的影响而形成的。另外，含氧量比第二铪氧化物层105高的第三铪氧化物层106是通过在形成第二铪氧化物层105以后，暴露在溅射时的Ar气体和O2气体的等离子体中而形成的。利用叠层有这些第一铪氧化物层104、第二铪氧化物层105和第三铪氧化物层106的叠层构造，构成电阻变化层107。
然后，在第三铪氧化物层106上，通过溅射法形成作为第二电极层108的厚度150nm的Pt薄膜。
最后，通过光刻工序和干蚀刻，形成元件区域109。元件区域109是直径3μm的圆形。
按照上述的制造方法制造非易失性存储元件。以下，说明其详细内容。
[铪氧化物层的组成]
首先，叙述本实施方式中的氧不足型的铪氧化物层的制作条件和含氧率的分析结果。氧不足型的铪氧化物层通过在(氩)Ar和O2气体气氛中溅射Hf钯的所谓反应性溅射而制成。
首先，将基板设置在溅射装置内，将溅射装置内抽真空至3×10- 5Pa左右。以Hf为靶，使功率为300W，使混合氩气和氧气的全部气体压力为0.9Pa，使基板的设定温度为30℃，而进行溅射。此处，使O2气体相对于Ar气体的流量比从2％变化至4％，形成5种铪氧化物层。首先，以研究组成为目的，使用在Si上堆积有200nm的SiO2的材料作为基板，并调整溅射时间使得铪氧化物层的薄厚为约50nm。图2表示通过卢瑟福背散射法(RBS法)分析这样制作的铪氧化物层的组成而得的结果。图2中，用A、B、C、D、E点表示O2气体流量比不同的5种铪氧化物的组成。根据图2可知，在使氧流量比从2％到4％变化时，铪氧化物层中的含氧率从约37.7at％(HfO0.6)向约69.4at％(HfO2.3)变化。根据以上的结果可知，利用氧流量比能够控制铪氧化物层中的含氧率，以及，从相比于作为Hf的化学计量氧化物的HfO2(HfO2)的含氧率66.7at％氧不足的氧不足型的铪氧化物(点A、B、C、D)到过剩地含有氧的铪氧化物(点E)被形成。
制作电阻变化层107的组成为A、B、C、D、E的5种非易失性存储元件。电阻变化层107的膜厚全部为30nm。
另外，在本实施方式中，在铪氧化物层的分析中使用卢瑟福背散射法(RBS)，但也能够使用奥格电子分光法(AES)、荧光X射线分析法(XPS)、电子束微量分析法(EPMA)等设备分析方法。
[铪氧化物层的电阻变化特性]
测定以上那样制作而成的非易失性存储元件的电阻变化特性。
首先，详细研究在对使用氧气的流量比为3.0％的组成C的铪氧化物层制作而成的非易失性存储元件施加电脉冲时的电阻变化特性。图3
(a)、(b)表示反复施加电脉冲时的非易失性存储元件的电阻变化的状态。
此处，图3(a)、(b)的横轴是施加在下部电极103与上部电极108之间的电脉冲的个数，纵轴是电阻值。
首先，图3(a)表示在下部电极103与上部电极108之间，以下部电极103为基准，在上部电极108上交互施加脉宽100nsec、具有+1.5V和-1.2V的电压的电脉冲时的电阻的测定结果。在该情况下，通过施加+1.5V的电压的电脉冲，电阻值成为500～700Ω左右，在施加了-1.2V的电压的电脉冲的情况下，变化为140Ω左右。即，在对上部电极108施加比下部电极103高的电压的电脉冲时，显示出高电阻化的变化。
接着，图3(b)表示改变所施加的电压的平衡，使负的电压变大时的结果。在该情况下，以下部电极103为基准，在上部电极106上施加-1.5V和+1.2V的电压的电脉冲。这样的话，在施加-1.5V的电脉冲时高电阻化，电阻值成为900～1200Ω左右，在施加+1.2V的电脉冲时低电阻化，电阻值成为150Ω左右。即，在对上部电极108施加比下部电极103高的电压的电脉冲时低电阻化，显示出与图3(a)所示的测定时正相反的动作。
为了研究上述那样的非易失性存储元件对于施加电压的极性以2种模式进行电阻变化的原因，研究是非易失性存储元件的哪个部分引起电阻变化。为了该目的而制作的元件是元件F。另外，这次表示使用被认为是以与Hf相同的机理动作的氧不足型的钽的情况下的结果。
图4表示的是元件F的截面的示意图。如该图所示，在100nm的氧不足型的钽氧化物层1305的上下使用Pt各形成2个总计4个电极1301～电极1304。然后，以电极1302为基准，对电极1301施加脉宽100nsec、+2.0V和-1.5V的电压。于是，在施加+2.0V的电压的电脉冲时高电阻化，在施加-1.5V的电压的电脉冲时低电阻化。在这样使电极1301和电极1302的电阻变化的状态下，测定4个电极间的电阻值。具体地说，在电极1301和电极1302上施加+2.0V、使电极1301与电极1302间的电阻高电阻化的状态下，分别测定电极1301与电极1303、电极1301与电极1304、电极1302与电极1303、电极1302与电极1304、电极1303与电极1304之间的电阻值。接着，在电极1301和电极1302上施加-1.5V、使电极1301与电极1302之间的电阻低电阻化的状态下，与上述同样地测定各电极间的电阻值。
将上述测定反复进行10次，汇总各电极间的电阻值，能够得到表1所示的结果。
[表1]
Figure GPA00001049561200151
即，能够得到以下结果：仅在与电极1301关联的部分观察到电阻值的变化，在与电极1301无关的位置，电阻值几乎不变。由此可知，在电极1301与电极1302间施加电压时产生电阻变化的仅是电极1301的附近。
根据以上的结果，可以说在将氧不足型的钽氧化物使用于电阻变化层的电阻变化元件中发生电阻变化的部分，即使是在氧不足型的钽氧化物层中，也仅是接近电极的部分。另外，在发生高电阻化时，认为在成为高电位侧的电极附近发生电阻变化(在此情况下，在进行高电阻化时，相对于电极1302，在电极1301上施加高电位的电压)。
认为该现象在使用过渡金属的氧不足型铪氧化物的情况下也是相同的。这是因为，在将铪氧化膜使用于电阻变化膜的非易失性存储元件中，也能够与钽的情况下同样地观测到电阻根据施加于电极的电场而变化的现象。
考虑以上结果，能够认为，在非易失性存储元件100中，以在上部电极108与电阻变化层107的界面附近发生电阻变化的模式(上部电极模式)、和在下部电极103与电阻变化层107的界面附近发生电阻变化的模式(下部电极模式)这2种模式发生电阻变化。
另外，本实施方式的非易失性存储元件是由极性不同的电脉冲产生电阻变化的双极型元件，以100nsec这样的脉宽较短的电脉冲高速地进行电阻变化。
[铪氧化物层的含氧率和电阻变化特性]
研究在按照上述方式制作而成的氧不足型的铪氧化物中，具有何种程度的含氧率的氧不足型的铪氧化物显示电阻变化。
其结果，在使用图2的组成B(氧流量比约2.7％，含氧率约46.6at％)、组成C(氧流量比约3.0％，含氧率约56.8at％)、组成D(氧流量比约3.3％，含氧率约62at％)的铪氧化膜的非易失性存储元件中，高电阻值为低电阻值的4倍以上，是良好的。因为使用组成C的铪氧化膜的非易失性存储元件的电阻变化特性已经详细地叙述过，所以对使用组成B和组成D的铪氧化膜的非易失性存储元件的电阻变化特性进行叙述。
图5(a)、(b)和图6(a)、(b)分别是对使用组成B和组成D的铪氧化物层的非易失性存储元件的相对于脉冲施加次数的电阻变化特性进行测定而得的结果。这里，将以下部电极为基准，在对上部电极施加负极性的电压时高电阻化、在施加正极性的电压时低电阻化的模式定义为A模式；将以下部电极为基准，在对上部电极施加正极性的电压时高电阻化、在施加负极性的电压时低电阻化的模式定义为B模式。(a)是A模式的测定结果，(b)是B模式的测定结果。在使用组成B的铪氧化物层的元件中，当施加100nsec的脉冲时立刻发生图5(a)的A模式的电阻变化，电阻变化也为4倍以上，但在图5(b)的B模式中，在100nsec的脉冲下电阻没有立即变化，通过施加+4V、100μsec这样的长脉宽的脉冲，电阻值增大，以后反复施加100nsec的脉冲，显示出电阻变化。用于使这种电阻变化开始的电处理被称为成形(forming)，是用于使非易失性存储元件正常动作的工序，在实际使用中优选不成形地开始电阻变化。在使用了组成D的铪氧化物层的元件中，如图6(a)、(b)所示，在2种模式下显示出4倍以上的电阻变化。但是，在使用了组成D的铪氧化物层的元件中，施加电脉冲前的初始电阻高达数MΩ，通过以2～3V、100nsec的电脉冲使其软击穿，施加100nsec脉冲后电阻发生变化。该软击穿处理也是成形。
根据上述内容可知，在双极型中显示高速的电阻变化的范围中，可以说以2.6％～3.3％氧流量比制作的含氧率46.6～62at％的组成范围，即，将电阻变化层记为HfOx时x的范围为0.9≤x≤1.6的范围是更合适的电阻变化层的范围(含氧率＝46.6at％与x＝0.9相对应，含氧率＝62at％与x＝1.6相对应)。另外，在由RBS法进行的组成分析中，含氧量的分析值是±5at％左右的精度。于是，上述x的组成范围也包含由该精度引起的测定误差，实际上，直到含氧率为42～67at％的组成范围也有可能是该适当的组成范围。
进一步，在以2.6％～3.0％氧流量比制作的含氧率46.6～56.8at％的组成范围，即，将电阻变化层记为HfOx时x的范围为0.9≤x≤1.3的范围中，没有成形即发生电阻变化，因此可以说是更合适的电阻变化层的范围(含氧率＝46.6at％与x＝0.9相对应，含氧率＝56.8at％与x＝1.3相对应)。
在以上的组成范围中，以B模式和A模式发生电阻变化。因此，存在对上部电极施加正的电压时电阻值增加的情况和减少的情况，存在不能够根据施加于电极的电压的极性唯一地决定电阻值的课题。在以组成B的氧流量比2.6％制作的含氧率46.6at％的组成，即将电阻变化层记为HfOx时x为0.9的组成中，在A模式中不成形地进行电阻变化，在B模式中不成形时没有电阻变化，因此不存在这样的问题，十分理想。
另外，作为比较例制作的组成A的氧流量2.0％的铪氧化物层中的含氧率约37.7at％(HfO0.6)的非易失性存储元件中，初始电阻小，不能够进行成形，不显示电阻变化。另外，组成E的氧流量比4％的铪氧化物层中的含氧率约69.4at％(HfO2.3)的非易失性存储元件中，初始电阻非常高，即使施加5V的直流电压也不能够使其软击穿，不显示电阻变化。
[电阻变化层的分析]
如上所述，在电阻变化层是氧不足型的铪氧化物层的结构中，根据在上下的电极界面附近发生电阻变化的情况，进行氧不足型的铪氧化物层的上下电极界面附近的详细的构造分析。
为了分析非易失性存储元件100中的电阻变化层100的构造，以含氧率56.8％形成膜厚50nm的组成C的铪氧化物层并进行分析。另外，为了进行分析，需要堆积有大到一定程度的氧不足型的铪氧化物的区域，因此，单独准备了在厚度200nm的氧化物层形成在单晶硅基板上的没有元件图案的基板上堆积有氧不足型的铪氧化物的分析用的试样。
使用的分析方法是称为X射线反射率法的方法。该方法是，对试样的表面以浅的角度入射X射线，测定反射的X射线的强度的方法(制造商名：Rigaku，软件名：X射线反射率数据处理软件)。这里，使X射线与样品表面的角度θ和检测器角度(对样品面的角度θ)连动变化，测定在样品表面的X射线的反射率的推移。然后，对于该频谱假设适当的构造模型并进行拟合(fitting)，评价分析用试样中的电阻变化层的膜厚和折射率。此时，作为拟合的参数的是氧不足型的铪氧化物的叠层构造、各层的膜厚和δ(＝1-折射率)。图7表示其测定结果。
该图中的横轴表示角度(2θ)，纵轴表示X射线的反射率。图7(a)表示在实际测定分析用试样的X射线反射率时得到的图案(虚线)、和假设在基板上存在单层的氧不足型的铪氧化物层并进行拟合的结果(实线)，图7(b)表示同样的测定时得到的反射率图案(虚线)、和假设在基板上存在3层氧不足型的铪氧化物层并进行拟合的结果(实线)。观察图7(a)，虽然测定值与拟合结果大致一致，但是在微细的点处能够看到差异。另一方面，观察图7(b)，实测的反射率图案与通过拟合得到的反射率图案达到了不能够区分两者的程度，很好地一致。
根据以上的结果，认为氧不足型的铪氧化物层由接近下部电极侧的第一氧不足型的铪氧化物层、中央的第二氧不足型的铪氧化物层、和接近上部电极侧的第三氧不足型的铪氧化物层这3层构成。
在假设该3层的叠层构造并进行拟合时的分析结果中，能够得到第一氧不足型的铪氧化物层的膜厚是3.9nm、δ是24.2×10-6，第二氧不足型的铪氧化物层的膜厚是45.5nm、δ是26.0×10-6，第三氧不足型的铪氧化物层的膜厚是3.3nm、δ是24.2×10-6这样的值。从这些δ的值难以导出正确的组成，但是根据金属Hf的δ是31.2×10-6，化学计量的组成的HfO2的δ是24.0×10-6，能够进行大致的推测。即，第二氧不足型的铪氧化物层的δ成为金属Hf与HfO2的δ的中间的值，据此，认为如当初的设定那样，成为具有非化学计量组成的Hf的氧化物。另外，第一和第三氧不足型的铪氧化物层，根据δ的值预测为HfO1.94左右，推测是极其接近具有化学计量组成的HfO2(含氧率66.7％)的Hf氧化物。
以下，说明X射线反射率法的分析顺序。
首先，为了容易进行后面的计算，假设电阻变化层是2层构造，并进行拟合。即，在假设在上部电极附近存在高氧浓度层，并使其以外的层为低浓度层的基础上，通过拟合求取高氧浓度层、低浓度层的δ和膜厚。(计算过程1)其中，拟合通过最小二乘法进行。
通过该计算过程1，得到存在于电极附近的高氧浓度层的膜厚、δ的大致的值。
在以后的计算中，在假设电阻变化层是3层构造的基础上进行计算。
将在计算过程1中求得的高氧浓度层的δ、膜厚的值作为第一层的电阻变化膜的δ、膜厚的初始值，在第一层的电阻变化膜的δ与第三层的电阻变化膜的δ的值相等的条件下，重新通过拟合求取第一层、第二层、第三层的电阻变化膜的δ、膜厚。(计算过程2)经由该过程，通过拟合求得第一、第二、第三层的电阻变化膜中的δ、膜厚。
一般地说，在使用X射线反射率法时，不容易从3层构造的表面测定位于最深处的层。在本次计算电阻变化膜的层构造时，将精度高的第三层的电阻变化层的数据用作第一层的数据进行计算的理由是，因为在样品C中，在B模式、A模式中都发现了电阻变化现象，所以推测在第一电极附近也产生与第三层相同的高浓度氧层。
同样通过X射线反射率法测定的样品A～E的结果表示于表2。
[表2]
Figure GPA00001049561200201
根据进行了动作的样品B、C、D的结果，可以说第一层或第三层的优选膜厚是3nm以上4nm以下。第一层或第三层的优选y值是1.8＜y＜2.0。
另外可知，在组成E中，仅在第二氧不足型的铪氧化物层中得到良好的拟合，不存在第一和第三氧不足型的铪氧化物层。根据这些结果可以说，为了进行电阻变化，仅在电极附近存在高电阻的铪氧化物层并不充分，还需要存在具有适度的含氧率的铪氧化物层。
以上的结果，如最初说明的那样，是为了分析而准备的试样的测定结果，而实际上在第一实施方式所说明的试样中，认为第一层和第二层也能够为几乎相同的构造。其理由是第一实施方式所说明的试样，与在前面的分析中使用的试样相同，在暴露在大气中的下部电极上通过溅射而形成有铪氧化物，因此推测接近下部电极侧的氧不足型的铪氧化物的含氧率高。然而，第一实施方式所说明的试样的第三层，与上述分析中使用的试样不同。第一实施方式所说明的试样的第三层，是在形成铪氧化物后，没有暴露在大气中地形成上部电极，但在通过溅射形成铪氧化物后，在Ar气体和O2气体的等离子体中暴露规定时间，因此推测表面层的含氧率高。另一方面，在前面的分析中使用的试样中，在通过溅射形成铪氧化物后，在Ar气体和O2气体的等离子体中暴露规定时间以后，从溅射装置取出(在直到进行X射线反射率测定的期间)而暴露在外部气体中，第三层的膜厚可能存在一定程度的增加。但是，一般已知在氧化的进行中存在最初较快然后逐渐变慢的倾向。由此，推测在溅射装置内暴露在氧等离子体中已形成有含氧率高的铪氧化物的情况下，在溅射装置外增加的铪氧化物层的比例较小。
接着，参照表2，考察样品A～E的电阻变化膜的层构造与电阻变化现象的关联。关于表现出电阻变化的样品B、C、D，氧流量比越大，将第二层表示为HfOx时的x越大。另外，氧流量比越大，将第一层、第三层表示为HfOy时的y虽然变化很小但是也变得越大，而接近2。另外，第一层、第三层的膜厚，特别是没有暴露在大气中的第一层的膜厚，随着氧流量比变大而变厚。进一步，关于没有表现出电阻变化的样品A，第二层的x、第一层的y、第一层的膜厚与样品B、C、D相比较小。进一步，关于没有表现出电阻变化的样品E，电阻变化膜没有表现出层构造，成为仅是第二层的结构，其x比2大。
根据这些结果可以说，为了进行电阻变化，第二层的x、第一层或第三层的y、膜厚需要处在优选的范围。具体地说，根据进行了动作的样品B、C、D的结果，可以说第二层的优选的x的范围是0.9≤x≤1.6，第一层或第三层的优选的y的范围是1.8＜y＜2.0，第一层或第三层的优选的膜厚是3nm以上4nm以下。
进一步，在样品B、C中，能够没有成形地产生电阻变化，在样品D中为了产生电阻变化，需要进行称为软击穿的成形。从而，根据样品B、C的结果可以说，在第二层的优选的x的范围为0.9≤x≤1.3、第一层或第三层的优选的y的范围为1.8＜y＜2.0、第一层或第三层的优选的膜厚为3nm以上4nm以下时，能够不进行成形地产生电阻变化。
在样品B中，A模式的电阻变化能够不进行成形地产生，但是，为了产生B模式的电阻变化，需要进行在上部电极侧施加正的长脉冲的成形。因为仅是A模式能够没有成形地进行动作，所以能够避免不能根据施加于电极的电压的极性唯一地确定电阻值的问题。即，根据样品B的结果可以说，在第二层的优选的x的范围为x＝0.9、第一层或第三层的优选的y的范围为1.8＜y＜2.0、第一层或第三层的优选的膜厚为3nm以上4nm以下时，能够避免不能根据施加于电极的电压的极性唯一地确定电阻值的问题。
另外，作为第一铪氧化物层、第三铪氧化物层的形成方法，也能够使用溅射或者化学气相沉积法而堆积形成。例如，在溅射法的情况下，首先，在沉积时的氧气流量比高的条件下进行溅射，能够以高含氧率形成高电阻的铪氧化物。在上述的[非易失性存储元件的制造方法]中所说明的溅射的条件的情况下，能够通过使氧气流量比为4％左右以上而形成。
[非易失性存储元件的初始电阻]
对被认为是暗示存在第一氧不足型的铪氧化物层和第三氧不足型的铪氧化物层的可能性的、非易失性存储元件100的初始电阻进行测定。初始电阻的测定是，在各实施例中的第一电极层103与第二电极层108之间，施加比阈值电压(例如，1V左右)低的50mV的微弱电压，测定流过的电流，求取各实施例的非易失性存储元件100的初始电阻。进一步，根据初始电阻＝[电阻变化层的电阻率]×[电阻变化层的膜厚]/[非易失性存储元件的面积(图1的元件区域109的面积)]的关系，求取非易失性存储元件状态的电阻变化层的电阻率。图8表示其结果。另外，图8还表示了根据另外测定第二铪氧化物层的薄层电阻所得到的结果而求得的电阻变化层的电阻率。
参照图8可知，随着氧流量比即含氧量升高，电阻变化层的电阻率上升，但是，在非易失性存储元件100的元件状态下的电阻率以1位数以上的较大的值与含氧量一起上升。根据该结果，认为在电阻值比较小的第二氧不足型的铪氧化物层以外，存在电阻高的第一氧不足型的铪氧化物层和第三氧不足型的铪氧化物层，随着氧流量比增大，第一氧不足型的铪氧化物层和第三氧不足型的铪氧化物层的膜厚增大。
[电阻变化现象的机理]
关于第一铪氧化物层和第三铪氧化物层起到的作用，在电阻变化现象的机理本身尚未明确的现状下不能够明确了解。但是，如果认为本实施方式的电阻变化型的非易失性存储元件的电阻变化是由电极与铪氧化物层的界面的氧原子的移动所引起的，则认为第一或第三铪氧化物层有可能起到在界面附近使电压有效施加的作用。即，认为在电极与第一或第三铪氧化物层的界面附近，由于电场，氧原子集中或扩散，由此表现电阻变化现象。具体地说，考虑B模式，如果在图1所示的第二电极108上施加正的电压，则带负电的氧原子集中到第二电极108侧，形成高电阻层，高电阻化。反之，如果施加负的电压，则氧原子在铪氧化物层内扩散，电阻下降。在此，如果在界面处存在作为高电阻层的第三铪氧化物层106，则在该部分施加大的电压，氧原子注入到高电阻层106中，含氧率越发升高，接近作为绝缘物已知的具有化学计量组成的HfO2。结果，元件自身的电阻上升，成为高电阻化状态。
考虑施加的电脉冲的极性和氧离子的极性，B模式在以下部电极为基准对上部电极施加正的电压时高电阻化，因此可以说是在上部电极附近的电阻变化现象为支配性的情况。
另一方面，A模式在以下部电极为基准对上部电极施加负的电压时高电阻化，因此可以说是在下部电极附近的电阻变化现象为支配性的情况。
此处，例如在使上部电极附近的电阻变化时，如果在界面处不存在作为高电阻层的第三铪氧化物层106，则电压均匀地施加于铪氧化物层105，难以在界面附近形成接近绝缘物的高电阻层。其结果是，难以引起电阻变化现象。
另外，根据上述结果可以说，在令以下部电极为基准施加于上部电极的正极的脉冲电压为V1，令以下部电极为基准施加于上部电极的负极的脉冲电压为V2时，当满足
|V1|＞|V2|
时，易于产生B模式，当满足
|V1|＜|V2|
时，易于产生A模式。
另外，第二铪氧化物层105所起的作用是，在对接近第三铪氧化物层106的电极施加具有正的电压的电脉冲时，成为第二铪氧化物中含有的氧原子向第三铪氧化物层注入的供给源。
由此，认为第二铪氧化物层105的含氧率对电阻变化元件在100nsec左右的短电脉冲下是否产生电阻变化存在很大的影响，认为为了进行电阻变化，第二铪氧化物也需要有适度的含氧率。
另外，考虑到电极附近的铪氧化物层在电阻变化层中起到在电极附近局部施加大电压的作用，认为电阻必须比作为氧的供给层的第二铪氧化物层大。于是，在第一或第三铪氧化物层表示为HfOy时，认为处于x＜y＜2的范围即可。另外，关于第一或第三铪氧化物层的膜厚也是同样的，认为是适于起到局部施加大电压的作用的范围即可。
另外，如果从制造的容易性的观点出发，则第一或第三铪氧化物层为1nm以上的范围是适于实施的。另外，如果从今后的微细化带来的元件电阻增加的观点出发，认为5nm以下的范围是适于实施的。
进一步，根据上述的机理，电阻变化层的膜结构也可以如以下的变形例那样设置。
图9是表示本发明的第一实施方式的非易失性存储元件的变形例的结构的截面图。另外，在图9中为了方便省略了基板和氧化物层。
如图9(a)所示，高氧浓度的铪氧化物层104A(HfOy，1.8＜y＜2.0)也可以仅沉积在下部电极103A上。在这种情况下，电阻变化层107A成为高氧浓度的铪氧化物层104A和铪氧化物层105A(HfOx，0.9≤x≤1.6)按照该顺序叠层的结构。在这种情况下，由于仅在下部电极附近存在高氧浓度的铪氧化物，因此下部电极模式成为支配性的，认为仅能够固定为A模式动作。
另外，如图9(b)所示，电阻变化层107B也可以采用铪氧化物层105B(HfOx，0.9≤x≤1.6)、高氧浓度的铪氧化物层106B(HfOy，1.8＜y＜2.0)按照该顺序沉积的结构。在这种情况下，由于仅在上部电极附近存在高氧浓度的铪氧化物，因此上部电极模式成为支配性的，认为能够固定为B模式动作。
这样，在图9(a)、(b)的实施方式中，仅在上下某一个电极附近易于发生电阻变化，因此，可以说作为进行双极动作的电阻变化型的非易失性存储元件是所希望的形态。
另外，在图9(a)的情况下，难以通过氧化而形成高氧浓度的铪氧化物层104A，需要使用溅射或者化学气相沉积法进行沉积而形成。例如，在溅射法的情况下，首先，在沉积时的氧气流量比高的条件下进行溅射，形成高含氧率、高电阻的高氧浓度的铪氧化物层。然后，降低氧气流量比，通过沉积铪氧化物层，能够形成图9(a)的构造。
进一步，如图9(c)所示，铪氧化物层105C(HfOx，0.9≤x≤1.6)也可以不是单层，而是由2层以上的组成不同的铪氧化物层形成。另外，也可以由组成连续变化的铪氧化物层形成。但是在这种情况下，高氧浓度的铪氧化物层106C(HfOy，1.8＜y＜2.0)的含氧率必须比构成铪氧化物层105C的各层的含氧率高。图9(c)中为了方便，表现为高氧浓度的铪氧化物层106C与第二电极接触，但也可以像图9(a)那样设置在第一电极侧，还可以像图9(b)那样设置在第二电极侧。
进一步，如图1(c)所示，电阻变化层107构成为电阻变化层107被设置在下方的第一电极层103和设置在上方的第二电极层108夹着，而且，电阻变化层107的两端部与第二电极层108的两端部在截面视图中对齐，但这只是一个例子，本发明并不限于这样的结构。以下，说明其变形例。
图10(a)～(c)是表示本发明的第一实施方式的非易失性存储元件的变形例的结构的截面图。另外，在这些图10(a)～(c)中，为了方便省略了基板和氧化物层。另外，由几个铪氧化物层构成的电阻变化层表示为一个层。实际上该电阻变化层采用图1或图9表示的层构造。
在图10(a)表示的变形例中，第一电极层103D、电阻变化层107D和第二电极层108D按照该顺序叠层而构成，这些第一电极层103D、电阻变化层107D和第二电极层108D的两端部在截面视图中并没有对齐。与此不同，在图10(b)所示的变形例中，虽然同样地叠层第一电极层103E、电阻变化层107E和第二电极层108E而构成，但是这些第一电极层103E、电阻变化层107E和第二电极层108E的两端部在截面视图中全部对齐。本发明的非易失性存储元件也可以这样构成。
另外，本实施方式的非易失性存储元件100和上述的2个变形例，均构成为电阻变化层被上下配置的电极夹着，但也可以通过在电阻变化层的两端面形成电极，成为沿着与电阻变化层的主面平行的方向流过电流的结构。即，如图10(c)所示，在电阻变化层107F的一个端面上形成第一电极103F，在另一个端面上形成第二电极108F，构成为沿着与该电阻变化层107F的主面平行的方向流过电流。
虽然没有图示，但本实施方式的非易失性存储元件具有绝缘层。另外，也可以通过化学气相沉积法等形成掺杂氟的氧化膜，将其作为绝缘层。另外，也可以是不具有绝缘层的结构。
另外，同样地，虽然没有图示，但本实施方式的非易失性存储元件具有配线层。作为配线材料，例如能够使用Pt、Ir、Pd、Ag、Au、Cu、W、Ni、TiN等。另外也可以是不具有该配线层的结构。
另外，以上述的本实施方式1中的氧气的流量比为主的溅射条件并不限于这些值，而是根据装置的结构和状态而变化。另外，第一铪氧化物层的沉积将铪用作靶，但也可以通过使铪氧化物为靶，利用不使用氧等反应性气体的溅射法。溅射时的能量、气压、基板温度等也不限于上述的条件。进一步，也可以使用化学气相沉积法等成膜技术形成第一铪氧化物层。
另外，作为形成高氧浓度的铪氧化物层的方法，也可以使用氧等离子体的处理、氧气气氛中的热氧化、臭氧的氧化、空气中的自然氧化、和利用与吸附于基板的水等分子的反应的氧化等方法。进一步，也可以使用溅射、化学气相沉积法等成膜技术形成高氧浓度的铪氧化物层本身。
(第二实施方式)
上述的第一实施方式的非易失性存储元件能够适用于各种形态的非易失性半导体装置中。第二实施方式的半导体装置具有第一实施方式的非易失性存储元件，是使非易失性存储元件介于字线和位线的交点(立体交叉点)的所谓的交叉点型的装置。
[第二实施方式的半导体装置的结构]
图11是表示本发明的第二实施方式的非易失性半导体装置的结构的框图。另外，图12是表示图11的A部分的结构(4比特的量的结构)的立体图。
如图11所示，本实施方式的非易失性半导体装置200，在半导体基板上具有存储器主体部201，该存储器主体部201具有：存储器阵列202；行选择电路/驱动器203；列选择电路/驱动器204；用于进行信息写入的写入电路205；检测流过选择位线的电流量，判定数据“1”或“0”的读出放大器206；和经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路207。另外，非易失性半导体装置200还具有接收从外部输入的地址信号的地址输入电路208、和根据从外部输入的控制信号控制存储器主体部201的动作的控制电路209。
存储器阵列202，如图11和图12所示，具有在半导体基板上相互平行地形成的多个字线WL0、WL1、WL2、……，和在这些多个字线WL0、WL1、WL2、……的上方，以在与该半导体基板的主面平行的面内相互平行、且与多个字线WL0、WL1、WL2、……立体交叉的方式形成的多个位线BL0、BL1、BL2、……。
另外，与这些多个字线WL0、WL1、WL2、……和多个位线BL0、BL1、BL2、……的立体交叉点相对应地设置有矩阵状设置的多个存储器单元M111、M112、M113、M121、M122、M123、M131、M132、M133、……(以下，记为“存储器单元M111、M112、……”)。
这里，存储器单元M111、M112、……相当于第一实施方式的非易失性存储元件，具有包含叠层构造的铪氧化物的电阻变化层。但是，在本实施方式中，这些存储器单元M111、M112、……如后所述具有整流元件。
另外，图11中的存储器单元M111、M112、……在图12中以编号210表示。
地址输入电路208从外部电路(未图示)接收地址信号，根据该地址信号将行地址信号输出到行选择电路/驱动器203，并且将列地址信号输出到列选择电路/驱动器204。此处，地址信号是表示多个存储器单元M111、M112、……中被选择的特定的存储器单元的地址的信号。另外，行地址信号是表示在地址信号所示的地址中的行地址的信号，列地址信号是表示在地址信号所示的地址中的列地址的信号。
控制电路209在信息的写入周期中，根据输入到数据输入输出电路207的输入数据Din，向写入电路205输出指示施加写入用电压的写入信号。另一方面，在信息的读出周期中，控制电路209向列选择电路/驱动器204输出指示施加读出用电压的读出信号。
行选择电路/驱动器203接收从地址输入电路208输出的行地址信号，根据该行地址信号，选择多个字线WL0、WL1、WL2、……中的某一个，对该被选择的字线施加规定的电压。
另外，列选择电路/驱动器204接收从地址输入电路208输出的列地址信号，根据该列地址信号，选择多个位线BL0、BL1、BL2、……中的某一个，对该被选择的位线，施加写入用电压或者读出用电压。
写入电路205在接收到从控制电路209输出的写入信号的情况下，对行选择电路/驱动器203输出指示对所选择的字线施加电压的信号，并且，对列选择电路/驱动器204输出指示对所选择的位线施加写入用电压的信号。
另外，读出放大器206在信息的读出周期中，检测成为读出对象的选择位线中流过的电流量，判定数据“1”或者“0”。结果所得的输出数据DO经由数据输入输出电路207向外部电路输出。
[第二实施方式的非易失性半导体装置所具有的非易失性存储元件的结构]
图13是表示本发明的第二实施方式的非易失性半导体装置所具有的非易失性存储元件的结构的截面图。另外，图13中表示图12的B部分的结构。
如图13所示，本实施方式的非易失性半导体装置所具有的非易失性存储元件210介于为铜配线的下部配线212(相当于图12中的字线WL1)与同样的上部配线211(相当于图12中的位线BL1)之间，下部电极217、整流元件216、内部电极215、电阻变化层214、和上部电极213按照该顺序叠层而构成。
此处，内部电极215、电阻变化层214和上部电极213分别相当于实施方式的非易失性存储元件中的第一电极层、电阻变化层和第二电极层。由此，电阻变化层214与第一和第二实施方式同样地形成。
整流元件216隔着为TaN的内部电极215与电阻变化层214串联连接。该整流元件216是以二极管为代表的元件，相对于电压呈现非线性的电流特性，另外，该整流元件216相对于电压具有双向性的电流特性，构成为在规定的阈值电压Vf(以一方的电极为基准，例如+1V以上或者-1V以下)下导通。
另外，铪及其氧化物是在半导体工艺中一般使用的材料，可以说亲和性非常高。因此，能够容易地编入现有的半导体制造工艺中。
[第二实施方式的非易失性半导体装置所具有的非易失性存储元件的变形例的结构]
本实施方式的非易失性半导体装置所具有的非易失性存储元件的结构，当然不限于图13所示的结构，也可以是以下表示的结构。
图14(a)～(g)是表示本发明的第二实施方式的非易失性半导体装置所具有的非易失性存储元件的变形例的结构的截面图。
图14(a)中，表示的是与图13所示的结构不同，不具有内部电极，电阻变化层214形成在整流元件216上的结构。
图14(b)中，表示与图13所示的结构不同，不具有下部电极、内部电极和上部电极，电阻变化层214形成在整流元件216上的结构。另外，图14(c)中，表示与图13所示的结构不同，不具有下部电极的结构。另一方面，虽然没有图示，但是也可以采用不具有上部电极的结构。
在图14(d)中，表示与图13所示的结构不同，不具有内部电极和整流元件的结构，图14(e)中，表示还不具有上部电极和下部电极的结构。
另外，在图14(f)中，表示与图13所示的结构不同，不具有内部电极，代替该电极而具有欧姆电阻层218的结构，图14(g)中，表示代替内部电极而具有第二电阻变化层219的结构。
另外，在以上所示的变形例中，在不具有上部电极的情况下，上部配线211作为非易失性存储元件的上部电极起作用，另外，在不具有下部电极的情况下，下部配线212作为非易失性存储元件的下部电极起作用。
另外，在存储器单元的数量比较少的情况下，向未被选择的存储器单元的回流电流较少。在这种情况下，可以采用像上述那样不具有整流元件的结构。
如上所述，本实施方式的非易失性半导体装置所具有的非易失性存储元件能够采用各种结构。
[多层化构造的非易失性半导体装置的结构例]
通过三维重叠图11和图12所示的本实施方式的非易失性半导体装置中的存储器阵列，能够实现多层化构造的非易失性半导体装置。
图15是表示本发明的多层化构造的非易失性半导体装置所具有的存储器阵列的结构的立体图。如图15所示，该非易失性半导体装置具有叠层有多个存储器阵列的多层化存储器阵列，该存储器阵列包括：在未图示的半导体基板上相互平行地形成的多个下部配线212；在这些多个下部配线212的上方，以在与该半导体基板的主面平行的面内相互平行且与多个下部配线212立体交叉的方式形成的多个上部配线211；以及与这些多个下部配线212和多个上部配线211的立体交叉点相对应地矩阵状设置的多个存储器单元210。
另外，在图15所示的例子中，是配线层为5层、配置在其立体交叉点的非易失性存储元件为4层的结构，当然也可以根据需要增减这些层数。
通过设置这样构成的多层化存储器阵列，能够实现超大容量的非易失性存储器。
另外，如在第一实施方式中所说明的那样，本发明的叠层构造的含铪氧化物的电阻变化层能够在低温下成膜。由此，在进行本实施方式所示的配线工序中的叠层化时，对在下层工序中形成的晶体管和硅化物等配线材料不会造成影响，因此，能够容易地实现多层化存储器阵列。即，通过使用本发明的叠层构造的含铪氧化物的电阻变化层，能够容易地实现多层化构造的非易失性半导体装置。
[非易失性半导体装置的动作例]
接着，参照图16所示的时序图，说明写入信息时的写入周期和读出信息时的读出周期中的第二实施方式的非易失性半导体装置的动作例。
图16是表示本发明的第二实施方式的非易失性半导体装置的动作例的时序图。另外，此处表示将电阻变化层为高电阻状态的情况分配给信息“1”，将低电阻状态的情况分配给信息“0”时的动作例。另外，为了说明的方便，仅表示对存储器单元M111和M122进行信息的写入和读出的情况。
图16中的VP表示由电阻变化元件和整流元件构成的存储器单元的电阻变化所必需的脉冲电压。这里，优选VP/2＜阈值电压Vf的关系成立。这是因为，能够抑制在非选择的存储器单元中回流的漏电流。结果能够抑制向不需要写入信息的存储器单元供给的多余电流，能够进一步谋求低电流消耗。另外，还具有抑制向非选择的存储器单元的非意图的浅写入(一般称为干扰)等的优点。
另外，在图16中，将作为一次写入周期所需要的时间的写入周期时间表示为tW，将作为一次读出周期所需要的时间的读出周期时间表示为tR。
在对存储器单元M111的写入周期中，在字线WL0上施加脉宽tP的脉冲电压VP，与该定时相对应地，在位线BL0上同样施加0V的电压。由此，对存储器单元M111施加写入信息“1”时的写入用电压，结果，存储器单元M111的电阻变化层高电阻化。即，在存储器单元M111中写入了信息“1”。
接着，在对存储器单元M122的写入周期中，在字线WL1上施加脉宽tP的0V的电压，与该定时相对应地，在位线BL1上同样施加脉冲电压VP。由此，对M122施加写入信息“0”时的写入用电压，结果，存储器单元M122的电阻变化层低电阻化。即，在存储器单元M122中写入了信息“0”。
在对存储器单元M111的读出周期中，作为振幅比写入时的脉冲小的脉冲电压的值大于0V小于VP/2的电压被施加在字线WL0上。另外，与该定时相对应地，作为振幅比写入时的脉冲小的脉冲电压的值大于VP/2小于VP的电压被施加在位线BL0上。由此，输出与高电阻化的存储器单元M111的电阻变化层214的电阻值对应的电流，通过检测其输出电流值，读出信息“1”。
接着，在对存储器单元M122的读出周期中，与前面的对存储器单元M111的读出周期同样的电压施加在字线WL1和位线BL1上。由此，输出与低电阻化的存储器单元M122的电阻变化层214的电阻值对应的电流，通过检测其输出电流值，读出信息“0”
在本实施方式中，仅说明了集成在半导体基板上的交叉点构造。但是，也可以适用于不是在这样的半导体基板上，而是在塑料基板等更便宜的基板上形成交叉点构造，由凸点(bump)等组装方法叠层的半导体装置。
(第三实施方式)
第三实施方式的非易失性半导体装置是具有第一实施方式的非易失性存储元件的非易失性半导体装置，是1晶体管/1非易失性存储部的装置。
[第三实施方式的非易失性半导体装置的结构]
图17是表示本发明的第三实施方式的非易失性半导体装置的结构的框图。另外，图18是表示图17中的C部分的结构(2比特的量的结构)的截面图。
如图17所示，本实施方式的非易失性半导体装置300，在半导体基板上设置有存储器主体部301，该存储器主体部301具有：存储器阵列302；行选择电路/驱动器303；列选择电路304；用于进行信息写入的写入电路305；检测流过选择位线的电流量，判定数据“1”或“0”的读出放大器306；和经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路307。另外，非易失性半导体装置300还具有单元板极电源(VCP电源)308、接收从外部输入的地址信号的地址输入电路309、根据从外部输入的控制信号控制存储器主体部301的动作的控制电路310。
存储器阵列302包括：在半导体基板上形成的相互交叉排列的多个字线WL0、WL1、WL2、……和位线BL0、BL1、BL2、……；与这些字线WL0、WL1、WL2、……和位线BL0、BL1、BL2、……的交点对应地分别设置的多个晶体管T11、T12、T13、T21、T22、T23、T31、T32、T33、……(以下，表示为“晶体管T11、T12、……”)；以及与晶体管T11、T12、……一对一地设置的多个存储器单元M211、M212、M213、M221、M222、M223、M231、M232、M233(以下，表示为“存储器单元M211、M212、……”)。
另外，存储器阵列302具有与字线WL0、WL1、WL2、……平行排列的多个板极线PL0、PL1、PL2、……。
如图18所示，在字线WL0、WL1的上方配置有位线BL0，在该字线WL0、WL1与位线BL0之间配置有板极线PL0、PL1、……。
此处，存储器单元M211、M212、……相当于第一实施方式的非易失性存储元件，具有叠层构造的包含铪氧化物的电阻变化层。更具体地说，图18中的非易失性存储元件313相当于图17中的存储器单元M211、M212、……，该非易失性存储元件313由上部电极314、含铪氧化物的电阻变化层315和下部电极316构成。
另外，图18中的317表示插塞层，318表示金属配线层，319表示源极/漏极区域。
如图17所示，晶体管T11、T12、T13、……的漏极与位线BL0连接，晶体管T21、T22、T23、……的漏极与位线BL1连接，晶体管T31、T32、T33、……的漏极与位线BL2连接。
另外，晶体管T11、T21、T31、……的栅极与字线WL0连接，晶体管T12、T22、T32、……的栅极与字线WL1连接，晶体管T13、T23、T33、……的栅极与字线WL2连接。
进一步，晶体管T11、T12、……的源极分别与存储器单元M211、M212、……连接。
另外，存储器单元M211、M221、M231、……与板极线PL0连接，存储器单元M212、M222、M232、……与板极线PL1连接，存储器单元M213、M223、M233、……与板极线PL2连接。
地址输入电路309从外部电路(未图示)接收地址信号，根据该地址信号将行地址信号输出到行选择电路/驱动器303，并且将列地址信号输出到列选择电路304。这里，地址信号是表示多个存储器单元M211、M212、……中被选择的特定的存储器单元的地址的信号。另外，行地址信号是表示在地址信号所示的地址中的行的地址的信号，列地址信号是表示在地址信号所示的地址中的列的地址的信号。
控制电路310，在信息的写入周期中，根据输入到数据输入输出电路307的输入数据Din，向写入电路305输出指示施加写入用电压的写入信号。另一方面，在信息的读出周期中，控制电路310向列选择电路304输出指示施加读出用电压的读出信号。
行选择电路/驱动器303接收从地址输入电路309输出的行地址信号，根据该行地址信号，选择多个字线WL0、WL1、WL2、……中的某一个，对该被选择的字线施加规定的电压。
另外，列选择电路304接收从地址输入电路309输出的列地址信号，根据该列地址信号，选择多个位线BL0、BL1、BL2、……中的某一个，对该被选择的位线施加写入用电压或者读出用电压。
写入电路305在接收到从控制电路310输出的写入信号时，对列选择电路304输出指示对所选择的位线施加写入用电压的信号。
另外，读出放大器306在信息的读出周期中，检测成为读出对象的选择位线中流过的电流量，判定数据“1”或者“0”。结果所得的输出数据DO经由数据输入输出电路307向外部电路输出。
另外，在为1晶体管/1非易失性存储部的结构的第三实施方式的情况下，与第二实施方式的交叉点型的结构相比较，存储容量变小。然而，由于不需要二极管那样的整流元件，因此具有能够容易地组合到CMOS工艺中、而且动作的控制也变得容易的优点。
另外，与第二实施方式的情况同样，本发明中的电阻变化层能够在低温下成膜，因此，具有在进行本实施方式所示的配线工序中的叠层化时，对在下层工序中形成的晶体管和硅化物等配线材料不会造成影响的优点。
进一步，与第二实施方式的情况同样，铪及其氧化物的成膜能够容易地编入到现有的半导体制造工艺中，因此能够容易地制造本实施方式的非易失性半导体装置。
[非易失性半导体装置的动作例]
接着，参照图19所示的时序图说明写入信息时的写入周期和读出信息时的读出周期中的第三实施方式的非易失性半导体装置的动作例。
图19是表示本发明的第三实施方式的非易失性半导体装置的动作例的时序图。另外，此处表示将电阻变化层为高电阻状态的情况分配给信息“1”、将低电阻状态的情况分配给信息“0”时的动作例。另外，为了说明方便，仅表示对存储器单元M211和M222进行信息的写入和读出的情况。
图19中，VP表示在电阻变化元件的电阻变化中所需要的脉冲电压，VT表示晶体管的阈值电压。另外，在板极线上总是施加电压VP，位线在非选择的情况下也预充电到电压VP。
在对存储器单元M211的写入周期中，在字线WL0上施加脉宽tP的比脉冲电压2VP+晶体管的阈值电压VT大的电压，晶体管T11成为ON状态。然后，与该定时相对应地，在位线BL0上施加脉冲电压2VP。由此，对存储器单元M211施加写入信息“1”时的写入用电压，结果存储器单元M211的电阻变化层高电阻化。即，在存储器单元M211中写入信息“1”。
接着，在对存储器单元M222的写入周期中，在字线WL1上施加脉宽tP的比脉冲电压2VP+晶体管的阈值电压VT大的电压，晶体管T22成为ON状态。与该定时相对应地，在位线BL1上施加0V的电压。由此，在存储器单元M222上施加写入信息“0”时的写入用电压，结果存储器单元M222的电阻变化层低电阻化。即，在存储器单元M222中写入信息“0”。
在对存储器单元M211的读出周期中，为了使晶体管T11成为ON状态，在字线WL0上施加规定的电压，与该定时相对应地，在位线BL0上施加振幅比写入时的脉宽小的脉冲电压。由此，与高电阻化的存储器单元M211的电阻变化层的电阻值对应的电流被输出，通过检测该输出电流值，读出信息“1”。
接着，在对存储器单元M222的读出周期中，在字线WL1和位线BL1上施加与前面的对存储器单元M211的读出周期同样的电压。由此，与低电阻化的存储器单元M222的电阻变化层的电阻值对应的电流被输出，通过检测该输出电流值，读出信息“0”。
另外，如在第二实施方式中所说明的那样，在本实施方式中，也可以采用另外设置冗长救济用存储器单元和纠错用的奇偶检验位用的存储器单元的结构，在这种情况下，作为这些存储器单元，能够使用本发明的非易失性存储元件。
(第四实施方式)
第四实施方式的非易失性半导体装置是至少具有一个具有编程功能的第一实施方式的非易失性存储元件的非易失性半导体装置，其具有执行规定运算的逻辑电路。
[非易失性半导体装置的结构]
图20是表示本发明的第四实施方式的非易失性半导体装置的结构的框图。
如图20所示，本实施方式的非易失性半导体装置400，在半导体基板401上设置有CPU402、在与外部电路之间进行数据的输入输出处理的输入输出电路403、执行规定运算的逻辑电路404、处理模拟信号的模拟电路405、用于进行自诊断的BIST(Built In Self Test，内建自诊断)电路406、SRAM407、和救济地址存储寄存器408，该救济地址存储寄存器408与这些BIST电路406和SRAM407连接，用于存储特定的地址信息。
图21是表示本发明的第四实施方式的非易失性半导体装置所具有的救济地址存储寄存器的结构的框图。另外，图22是同样表示救济地址存储寄存器的结构的截面图。
如图21和图22所示，救济地址存储寄存器408包括：相当于第一实施方式的非易失性存储元件的非易失性存储元件409、用于对该非易失性存储元件409写入特定的地址信息的写入电路410、用于读出在非易失性存储元件409中写入的地址信息的读出电路411、和闩锁电路412。
非易失性存储元件409构成为，与向写入电路侧410的切换部和向读出电路411侧的切换部连接，由上部电极422和下部电极423夹着电阻变化层421。此处，该非易失性存储元件409与第一实施方式的非易失性存储元件相当。
另外，图22中，424表示插塞层，425表示金属配线层，426表示源极/漏极层。
在本实施方式中，表示了有2层配线，在第一配线与第二配线之间设置非易失性存储元件的结构，但是，例如也可以采用3层以上的多层配线，在此基础上，向任意的配线间配置非易失性存储元件，或者，根据需要配置在多个配线间。
[非易失性半导体装置的动作例]
接着，说明上述那样构成的本实施方式的非易失性半导体装置的动作例。
以下，说明对救济地址存储寄存器408进行地址信息的写入的情况。BIST电路406在接收到诊断指示信号TST时，执行SRAM407的存储器块的检查。
另外，该存储器块的检查，在LSI的制造过程中的检查时、以及在LSI搭载于实际的***时的各种诊断执行等时进行。
存储器块的检查结果为检测出不良位的情况下，BIST电路406向救济地址存储寄存器408输出写入数据指示信号WD。接收到该写入数据指示信号WD的救济地址存储寄存器408，将对应的不良位的地址信息存储到救济地址存储寄存器中。
根据该地址信息，通过使相应的寄存器所具有的电阻变化层的电阻状态高电阻化或者低电阻化而进行该地址信息的存储。与第一实施方式时同样地实现电阻变化层的高电阻化或者低电阻化。
这样，进行对救济地址存储寄存器408的地址信息的写入。然后，在访问SRAM407时，与此同时读出写入到救济地址存储寄存器408中的地址信息。该地址信息的读出与第一实施方式时同样，通过检测与电阻变化层的电阻状态相对应的输出电流值而进行。
在这样从救济地址存储寄存器408读出的地址信息与访问目标的地址信息一致的情况下，访问设置在SRAM407内的预先准备的冗长存储器单元，进行信息的读出或者写入。
通过像上述那样进行自诊断，在制造工序的检查中不需要使用外部的高价的LSI测试器。另外，还具有能够进行at Speed测试(实速测试)的优点。进一步，不仅是在进行检查时，在随时间变化的情况下也能够进行不良位的救济，因此，还具有能够在长时期内保持高品质的优点。
本实施方式的非易失性半导体装置能够与制造工序中仅进行一次的信息写入的情况、和产品出厂后反复改写信息的情况中的任一种情况相对应。
[非易失性半导体装置的制造方法]
接着，说明上述那样构成的本实施方式的非易失性半导体装置的制造方法。
图23是表示本发明的第四实施方式的非易失性半导体装置的制造工艺的主要流程的流程图。
首先，在半导体基板上形成晶体管(S101)。接着，形成第一通路部(via)(S102)，在其上形成第一配线(S103)。
然后，在S103中形成的第一配线上形成电阻变化层(S104)。该电阻变化层的形成如在第一实施方式中所说明的那样进行。
接着，在电阻变化层上形成第二通路部(S105)，进而形成第二配线(S106)。
如上所述，本实施方式的非易失性半导体装置的制造方法是，在COMS工艺的制造工序中添加有形成电极和电阻变化层的工序的制造方法。从而，能够容易地利用现有的CMOS工艺进行制造。另外，由于添加的工序较少，而且电阻变化层的膜厚较薄，因此能够达到工艺的缩短。
另外，与第一实施方式的情况相同，本发明中的电阻变化层能够在低温下成膜，因此具有在进行本实施方式所示的配线工序中的叠层化时，对在下层工序中形成的晶体管和硅化物等配线材料不会造成影响的优点。
另外，电极部能够形成为1μm见方以下，而且其它的电路也能够由CMOS工艺形成，因此，能够容易地实现小型的非易失性开关电路。
也可以考虑不是如本实施方式这样使用具有第一实施方式的叠层构造的包含铪氧化物的电阻变化层的非易失性存储元件，而通过使用众所周知的闪存器的非易失性存储元件，或者使用众所周知的FeRAM存储器的非易失性存储元件，实现非易失性半导体装置。然而，在这些情况下，存在需要特别的专用工艺工序和材料，与COMS工艺的亲和性差的缺点。因此，在成本方面存在问题，而且制造工序数量显著增加等，可以说缺乏实现性。而且，信息的写入和读出复杂，存在作为编程元件难以处理的问题。
另外，作为与CMOS工艺亲和性高的结构，存在被称为CMOS非易失性存储器单元的、在COMS工艺中使栅极配线浮动化(floating)，等效地实现与闪存器单元同样的动作的结构。但是，如果采用该结构，则产生元件部的面积变大而且动作的控制变得复杂等的问题。
另外，在由硅化物熔断型等的电熔丝元件构成的情况下，也可以说与CMOS工艺的亲和性高，但是在这种情况下，产生不能够改写信息，而且元件部的面积变大等的问题。
进一步，还可以使用众所周知的由激光修整配线的方式，但是在这种情况下，产生下述问题：仅限定于制造工序、激光器修整装置的机械精度成为限制因素，因此不能够微细化，而且存在必须配置在最上层的布局上的制约等。
另外，在本实施方式中，将第一实施方式中的非易失性存储元件用作SRAM的救济地址存储寄存器，但除此之外，也可以考虑以下所述的应用例。即，例如，作为对于DRAM、ROM或者第二和第三实施方式的非易失性半导体装置的不良位的救济地址存储寄存器，能够使用第一实施方式中的非易失性存储元件。
另外，还能够应用于不良逻辑电路或者预备逻辑电路的切换用非易失性开关。除此以外，还能够用作模拟电路的电压调整和定时调整用的寄存器、产品完成后的ROM的修正用的寄存器、可重构逻辑和FPGA用的非易失性开关元件、以及非易失性寄存器。
(其它的实施方式)
能够实现第四实施方式的非易失性半导体装置具有第二实施方式的非易失性半导体装置的结构，即，在一个半导体基板上集成第二实施方式的交叉点型的非易失性半导体装置和第四实施方式的具有CPU等的LSI的结构。
在这种情况下，可以采用预先分别在不同的半导体基板上形成第二实施方式的交叉点型的非易失性半导体装置和第四实施方式的具有CPU等的LSI，然后模块化到一个封装内的结构。
另外，还能够实现第四实施方式的非易失性半导体装置具有第三实施方式的非易失性半导体装置的结构，即，在一个半导体基板上集成第三实施方式的1晶体管/1非易失性存储部结构的非易失性半导体装置和第四实施方式的具有CPU等的LSI的结构。
在这种情况下，也可以采用预先分别在不同的半导体基板上形成第三实施方式的1晶体管/1非易失性存储部结构的非易失性半导体装置和第四实施方式的具有CPU等的LSI，然后模块化到一个封装内的结构。
对于本领域的技术人员来说，能够根据上述说明了解本发明的众多改良和其它的实施方式。因此，上述说明仅应该被解释为例示，目的在于向本领域的技术人员说明进行本发明的最佳方式。在不脱离本发明的精神的基础上，能够实质上变更其构造和/或功能的细节内容。
产业上的可利用性
本发明的非易失性存储元件和非易失性半导体装置能够进行高速动作，而且具有稳定的改写特性，作为在数字家电、存储卡、便携式电话机和个人计算机等各种电子设备中使用的非易失性存储元件等是有用的。

Claims (23)

1.一种非易失性存储元件，其包括：第一电极；第二电极；和介于所述第一电极与所述第二电极之间，电阻值根据施加于两电极间的电信号可逆地变化的电阻变化层，
根据施加于所述第一电极与所述第二电极间的极性不同的电信号，所述第一电极与所述第二电极间的电阻值可逆地变化，其中，
所述电阻变化层具有叠层有导电性的第二氧不足型的铪氧化物层和导电性的第一氧不足型的铪氧化物层的叠层构造，该第二氧不足型的铪氧化物层具有以HfOx表示的组成，该第一氧不足型的铪氧化物层具有以HfOy表示的组成，其中，0.9≤x≤1.6，1.8＜y＜2.0，
所述第一氧不足型的铪氧化物层与所述第一电极或者所述第二电极的一方接触。
2.如权利要求1所述的非易失性存储元件，其特征在于：
所述第一氧不足型的铪氧化物层的膜厚为3nm以上4nm以下。
3.如权利要求1所述的非易失性存储元件，其特征在于：
在令对所述第一氧不足型的铪氧化物层所接触的电极施加大小为VH的正的电脉冲后的第一电极与第二电极间的电阻值为RH、令对所述第一氧不足型的铪氧化物层所接触的电极施加大小为VL的负的电脉冲后的第一电极与第二电极间的电阻值为RL时，
|VH|＞|VL|，RH＞RL。
4.如权利要求1～3中任一项所述的非易失性存储元件，其特征在于：
所述非易失性存储元件在所述第一电极与所述第二电极之间具有整流元件，
所述整流元件与所述电阻变化层电连接。
5.一种非易失性半导体装置，其具有存储器阵列，该存储器阵列包括：半导体基板；在所述半导体基板上相互平行地形成的多个第一电极配线；在所述多个第一电极配线的上方，以在与所述半导体基板的主面平行的面内相互平行且与所述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与所述多个第一电极配线和所述多个第二电极配线的立体交叉点对应设置的非易失性存储元件，
在使所述第一电极配线为第一电极、使所述第二电极配线为第二电极的情况下，所述非易失性存储元件各自具有介于所述第一电极与所述第二电极之间、电阻值根据施加于所述第一电极与所述第二电极间的极性不同的电信号可逆地变化的电阻变化层，
所述电阻变化层具有叠层有第二铪氧化物层和第一铪氧化物层的叠层构造，该第二铪氧化物层具有以HfOx表示的组成，该第一铪氧化物层具有以HfOy表示的组成，其中，0.9≤x≤1.6，1.8＜y＜2.0，
所述第一氧不足型的铪氧化物层与所述第一电极或者所述第二电极的一方接触。
6.如权利要求5所述的非易失性半导体装置，其特征在于：
所述第一氧不足型的铪氧化物层的膜厚为3nm以上4nm以下。
7.如权利要求5或6所述的非易失性半导体装置，其特征在于：
所述非易失性存储元件在所述第一电极与所述第二电极之间具有整流元件，
所述整流元件与所述电阻变化层电连接。
8.一种非易失性半导体装置，其特征在于：
具有多层化存储器阵列，该多层化存储器阵列是权利要求5或6所述的非易失性半导体装置所具有的所述存储器阵列叠层多个而构成的。
9.一种非易失性半导体装置，其具有存储器阵列，该存储器阵列包括：半导体基板；在所述半导体基板上相互平行地形成的多个第一电极配线；在所述多个第一电极配线的上方，以在与所述半导体基板的主面平行的面内相互平行且与所述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与所述多个第一电极配线和所述多个第二电极配线的立体交叉点对应设置的非易失性存储元件，
所述非易失性存储元件各自具有：与所述第一电极配线连接的第一电极；与所述第二电极配线连接的第二电极；和介于所述第一电极与所述第二电极之间、电阻值根据施加于所述第一电极与所述第二电极间的极性不同的电信号可逆地变化的电阻变化层，其中，
所述电阻变化层具有叠层有第二铪氧化物层和第一铪氧化物层的叠层构造，该第二铪氧化物层具有以HfOx表示的组成，该第一铪氧化物层具有以HfOy表示的组成，其中，0.9≤x≤1.6，1.8＜y＜2.0，
所述第一氧不足型的铪氧化物层与所述第一电极或者所述第二电极的一方接触。
10.如权利要求9所述的非易失性半导体装置，其特征在于：
所述第一含铪层的膜厚为3nm以上4nm以下。
11.如权利要求9或10所述的非易失性半导体装置，其特征在于：
所述非易失性存储元件各自在所述第一电极与所述第二电极之间具有整流元件，
该整流元件与所述电阻变化层电连接。
12.一种非易失性半导体装置，其特征在于：
具有多层化存储器阵列，该多层化存储器阵列是权利要求9或10所述的非易失性半导体装置所具有的所述存储器阵列叠层多个而构成的。
13.一种非易失性半导体装置，其特征在于，包括：半导体基板；形成在所述半导体基板上，以相互交叉的方式排列的多个字线和多个位线；与所述多个字线和多个位线的交点相对应地分别设置的多个晶体管；和与所述多个晶体管对应设置的多个非易失性存储元件，
所述非易失性存储元件各自具有：第一电极；第二电极；和介于所述第一电极与所述第二电极之间，电阻值根据经由对应设置的所述晶体管的源极或漏极电极施加于所述第一电极和所述第二电极间的极性不同的电信号可逆地变化的电阻变化层，其中，
所述电阻变化层具有叠层有第二铪氧化物层和第一铪氧化物层的叠层构造，该第二铪氧化物层具有以HfOx表示的组成，该第一铪氧化物层具有以HfOy表示的组成。其中，0.9≤x≤1.6，1.8＜y＜2.0，
所述第一氧不足型的铪氧化物层与所述第一电极或者所述第二电极的一方接触。
14.如权利要求13所述的非易失性半导体装置，其特征在于：
所述第一铪氧化物层的膜厚为3nm以上4nm以下。
15.一种非易失性半导体装置，其特征在于，具有：
半导体基板；
形成在所述半导体基板上的执行规定运算的逻辑电路；和
形成在所述半导体基板上的权利要求1～3中任一项所述的非易失性存储元件，其中
所述权利要求1～3中任一项所述的非易失性存储元件具有编程功能。
16.如权利要求5、6、9、10、13、14中任一项所述的非易失性半导体装置，其特征在于：
执行规定运算的逻辑电路形成在所述半导体基板上，
所述非易失性存储元件具有编程功能。
17.一种非易失性存储元件的制造方法，该非易失性存储元件包括：第一电极；第二电极；和介于所述第一电极与所述第二电极之间，电阻值根据施加于所述第一电极与所述第二电极间的极性不同的电信号可逆地变化的电阻变化层，该非易失性存储元件的制造方法的特征在于：
所述电阻变化层具有叠层有第二铪氧化物层和第一铪氧化物层的叠层构造，该第二铪氧化物层具有以HfOx表示的组成，该第一铪氧化物层具有以HfOy表示的组成，其中，0.9≤x≤1.6，1.8＜y＜2.0，
所述第一氧不足型的铪氧化物层与所述第一电极或者所述第二电极的一方接触，
通过溅射法或者化学气相沉积法形成所述第二铪氧化物层。
18.如权利要求17所述的非易失性存储元件的制造方法，其特征在于：
通过溅射法或者化学气相沉积法形成所述第一铪氧化物层。
19.如权利要求17所述的非易失性存储元件的制造方法，其特征在于：
通过氧化所述第二铪氧化物层的一部分而形成所述第一铪氧化物层。
20.如权利要求17～19中任一项所述的非易失性存储元件的制造方法，其特征在于：
以膜厚为3nm以上4nm以下的方式形成所述第一铪氧化物层。
21.一种非易失性半导体装置，其特征在于：
具有多层化存储器阵列，该多层化存储器阵列是权利要求7所述的非易失性半导体装置所具有的所述存储器阵列叠层多个而构成的。
22.一种非易失性半导体装置，其特征在于：
具有多层化存储器阵列，该多层化存储器阵列是权利要求11所述的非易失性半导体装置所具有的所述存储器阵列叠层多个而构成的。
23.一种非易失性半导体装置，其特征在于，具有：
半导体基板；
形成在所述半导体基板上的执行规定运算的逻辑电路；和
形成在所述半导体基板上的权利要求4所述的非易失性存储元件，其中
所述权利要求4所述的非易失性存储元件具有编程功能。
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7839672B1 (en) * 2006-12-18 2010-11-23 Marvell International Ltd. Phase change memory array circuits and methods of manufacture
JP4555397B2 (ja) 2008-08-20 2010-09-29 パナソニック株式会社 抵抗変化型不揮発性記憶装置
JP4485605B2 (ja) 2008-09-30 2010-06-23 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
WO2010119671A1 (ja) 2009-04-15 2010-10-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US8675387B2 (en) 2009-07-28 2014-03-18 Panasonic Corporation Variable resistance nonvolatile memory device and programming method for same
JP2011165883A (ja) * 2010-02-09 2011-08-25 Toshiba Corp 半導体記憶装置およびその製造方法
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
KR20130007572A (ko) 2010-03-16 2013-01-18 쌘디스크 3디 엘엘씨 금속 산화물 저항률 전환층과 함께 사용하기 위한 하부 전극
US8437173B2 (en) 2010-03-19 2013-05-07 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, design support method therefor, and nonvolatile memory device
US8848421B2 (en) 2010-03-30 2014-09-30 Panasonic Corporation Forming method of performing forming on variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
CN102918647B (zh) 2010-04-21 2015-04-01 松下电器产业株式会社 非易失性存储装置及其制造方法
US8395927B2 (en) * 2010-06-18 2013-03-12 Sandisk 3D Llc Memory cell with resistance-switching layers including breakdown layer
US8520425B2 (en) 2010-06-18 2013-08-27 Sandisk 3D Llc Resistive random access memory with low current operation
WO2012001993A1 (ja) * 2010-07-02 2012-01-05 パナソニック株式会社 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法
JP5457961B2 (ja) * 2010-07-16 2014-04-02 株式会社東芝 半導体記憶装置
KR20120010050A (ko) 2010-07-23 2012-02-02 삼성전자주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
KR20120021539A (ko) * 2010-08-06 2012-03-09 삼성전자주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
JP5241962B2 (ja) * 2010-10-08 2013-07-17 パナソニック株式会社 不揮発性記憶素子およびその製造方法
US8389971B2 (en) 2010-10-14 2013-03-05 Sandisk 3D Llc Memory cells having storage elements that share material layers with steering elements and methods of forming the same
US8841648B2 (en) 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US20120104346A1 (en) * 2010-10-29 2012-05-03 Wei Yi Semiconductor device for providing heat management
JP5390715B2 (ja) 2010-12-01 2014-01-15 キヤノンアネルバ株式会社 不揮発性記憶素子およびその製造方法
KR101485024B1 (ko) * 2011-01-03 2015-01-22 서울대학교산학협력단 저항 변화 메모리 소자
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US8659001B2 (en) 2011-09-01 2014-02-25 Sandisk 3D Llc Defect gradient to boost nonvolatile memory performance
KR20130027155A (ko) * 2011-09-07 2013-03-15 삼성전자주식회사 반도체 기억 소자
JP5687978B2 (ja) 2011-09-14 2015-03-25 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法
WO2013080452A1 (ja) * 2011-12-02 2013-06-06 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置
US8637413B2 (en) 2011-12-02 2014-01-28 Sandisk 3D Llc Nonvolatile resistive memory element with a passivated switching layer
US20130160518A1 (en) * 2011-12-22 2013-06-27 Stmicroelectronics Asia Pacific Pte Ltd. Relative humidity sensor and method for calibration thereof
US8698119B2 (en) 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
US8686386B2 (en) * 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
JP2013201276A (ja) 2012-03-23 2013-10-03 Toshiba Corp 抵抗変化素子及び不揮発性記憶装置
TW201408810A (zh) 2012-07-12 2014-03-01 Applied Materials Inc 用於沉積貧氧金屬膜的方法
US9040982B2 (en) * 2012-07-18 2015-05-26 Research Foundation Of The City University Of New York Device with light-responsive layers
KR20140068162A (ko) * 2012-09-05 2014-06-05 가부시키가이샤 아루박 저항 변화 소자 및 그 제조 방법
CN102903845B (zh) * 2012-09-10 2015-05-13 北京大学 一种阻变存储器及其制备方法
CN102881824B (zh) * 2012-09-25 2014-11-26 北京大学 阻变存储器及其制备方法
JP5572749B2 (ja) * 2012-09-26 2014-08-13 パナソニック株式会社 不揮発性記憶素子及びその製造方法
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
CN105144383B (zh) * 2013-03-21 2019-11-19 汉阳大学校产学协力团 具有双向开关特性的双端子开关元件和电阻存储交叉点阵列
TWI500193B (zh) * 2013-04-24 2015-09-11 Winbond Electronics Corp 記憶體元件與其製程
KR20150096889A (ko) * 2014-02-17 2015-08-26 에스케이하이닉스 주식회사 적층형 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20160130468A (ko) 2014-03-07 2016-11-11 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 열 절연성 클래딩을 갖는 멤리스터 디바이스
TWI559518B (zh) * 2014-04-02 2016-11-21 華邦電子股份有限公司 電阻式隨機存取記憶體及其製造方法
US9425390B2 (en) 2014-10-16 2016-08-23 Micron Technology, Inc. Select device for memory cell applications
JP6581370B2 (ja) 2015-03-19 2019-09-25 東芝メモリ株式会社 不揮発性記憶装置及びその製造方法
US10468495B2 (en) * 2015-08-11 2019-11-05 Alacrity Semiconductors, Inc. Integrated circuit including ferroelectric memory cells and methods for manufacturing
US10153155B2 (en) * 2015-10-09 2018-12-11 University Of Florida Research Foundation, Incorporated Doped ferroelectric hafnium oxide film devices
US10346097B2 (en) 2015-11-26 2019-07-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device including nonvolatile memory device
US10008287B2 (en) * 2016-07-22 2018-06-26 Micron Technology, Inc. Shared error detection and correction memory
KR102578854B1 (ko) * 2016-12-31 2023-09-19 에스케이하이닉스 주식회사 저항성 메모리 소자 및 이의 제조 방법
US10664432B2 (en) 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
CN109904313A (zh) * 2019-03-06 2019-06-18 天津理工大学 一种high-k介质材料新型同质阻变存储器及其制备方法
US11569382B2 (en) * 2020-06-15 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same
WO2023112674A1 (ja) * 2021-12-13 2023-06-22 ヌヴォトンテクノロジージャパン株式会社 人工知能処理装置および人工知能処理装置の学習推論方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101057298A (zh) * 2004-09-03 2007-10-17 统一半导体公司 使用混合价导电氧化物的存储器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263647A (ja) 1994-02-04 1995-10-13 Canon Inc 電子回路装置
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6927120B2 (en) 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Method for forming an asymmetric crystalline structure memory cell
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US20060171200A1 (en) 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
KR101051704B1 (ko) 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
JP4830275B2 (ja) 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
JP2006120702A (ja) * 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd 可変抵抗素子および半導体装置
JP2008060091A (ja) * 2005-01-14 2008-03-13 Matsushita Electric Ind Co Ltd 抵抗変化素子
KR100697282B1 (ko) 2005-03-28 2007-03-20 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
JP3989506B2 (ja) 2005-12-27 2007-10-10 シャープ株式会社 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置
JP4699932B2 (ja) * 2006-04-13 2011-06-15 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリならびにその製造方法
JP4857014B2 (ja) 2006-04-19 2012-01-18 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリ
KR100790882B1 (ko) 2006-07-10 2008-01-03 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
EP2077580B1 (en) 2006-11-17 2011-11-30 Panasonic Corporation Nonvolatile memory element, nonvolatile memory device, nonvolatile semiconductor device, and method for manufacturing nonvolatile memory element
US7830697B2 (en) * 2007-06-25 2010-11-09 Sandisk 3D Llc High forward current diodes for reverse write 3D cell

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101057298A (zh) * 2004-09-03 2007-10-17 统一半导体公司 使用混合价导电氧化物的存储器

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US8553446B2 (en) 2013-10-08
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