CN105531828A - 互补的sonos集成到cmos中的流程 - Google Patents
互补的sonos集成到cmos中的流程 Download PDFInfo
- Publication number
- CN105531828A CN105531828A CN201480050479.8A CN201480050479A CN105531828A CN 105531828 A CN105531828 A CN 105531828A CN 201480050479 A CN201480050479 A CN 201480050479A CN 105531828 A CN105531828 A CN 105531828A
- Authority
- CN
- China
- Prior art keywords
- sonos
- district
- mos
- tunm
- pad oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 title abstract description 9
- 230000010354 integration Effects 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 125
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000000151 deposition Methods 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 30
- 238000000059 patterning Methods 0.000 claims description 27
- 230000004888 barrier function Effects 0.000 claims description 25
- 230000008021 deposition Effects 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 11
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 238000003475 lamination Methods 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 230000008569 process Effects 0.000 abstract description 37
- 239000010410 layer Substances 0.000 description 142
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 39
- 229910052710 silicon Inorganic materials 0.000 description 39
- 239000010703 silicon Substances 0.000 description 39
- 230000003647 oxidation Effects 0.000 description 26
- 238000007254 oxidation reaction Methods 0.000 description 26
- 235000012239 silicon dioxide Nutrition 0.000 description 24
- 239000000377 silicon dioxide Substances 0.000 description 24
- 229910052581 Si3N4 Inorganic materials 0.000 description 23
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 23
- 239000001301 oxygen Substances 0.000 description 23
- 229910052760 oxygen Inorganic materials 0.000 description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 23
- 239000000463 material Substances 0.000 description 20
- 238000005516 engineering process Methods 0.000 description 19
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 13
- 125000001153 fluoro group Chemical group F* 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000002019 doping agent Substances 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- -1 phosphonium ion Chemical class 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 150000003254 radicals Chemical class 0.000 description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000002904 solvent Substances 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 238000001311 chemical methods and process Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000002390 adhesive tape Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- BRGOCSWOKBOIOJ-UHFFFAOYSA-N N.[O-2].[Hf+4] Chemical compound N.[O-2].[Hf+4] BRGOCSWOKBOIOJ-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910003902 SiCl 4 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000005516 deep trap Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000197 pyrolysis Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Non-Volatile Memory (AREA)
Abstract
描述了将互补的SONOS器件集成到CMOS工艺流程中的方法。方法开始于将硬掩膜(HM)沉积在包括第一SONOS区和第二SONOS区的基底上。第一隧道掩膜(TUNM)被形成在HM上，使HM的第一部分暴露在第二SONOS区中。HM的第一部分被蚀刻，穿过覆盖在第二SONOS区上的第一垫氧化层，关于第一SONOS器件的沟道被注入，并且第一TUNM被去除。第二TUNM被形成，使HM的第二部分暴露在第一SONOS区中。HM的第二部分被蚀刻，穿过覆盖在第一SONOS区上的第二垫氧化层，关于第二SONOS器件的沟道被注入，并且第二TUNM被去除。第一垫氧化层和第二垫氧化层被同时蚀刻，并且HM被去除。
Description
相关申请的交叉引用
本申请根据35U.S.C.119(E)要求于2014年2月6日提交的申请序列号为61/936,506的美国临时专利申请和于2013年12月12日提交的申请序列号为61/915,390的美国临时专利申请的优先权利益，以上两个美国临时专利申请通过引用并入本文。
技术领域
本公开总体上涉及半导体器件，并且更特别涉及包括嵌入式或一体成型硅-氧化物-氮化物-氧化物-半导体(SONOS)器件和金属-氧化物-半导体(MOS)器件的存储单元以及用于制作存储单元的方法。
背景
对于很多的应用，例如片上***(SOC)架构，期望的是，基于MOS晶体管或器件和硅-氧化物-氮化物-氧化物-半导体(SONOS)晶体管或器件将逻辑器件和接口电路集成在单个芯片或基底上以创建非易失性存储器(NVM)。通常使用标准或者基线互补的金属氧化物半导体(CMOS)工艺流程来制作MOS器件。SONOS器件包括电荷捕获栅极叠层，其中，被存储的或者被捕获的电荷改变非易失性存储器件的阈值电压以存储例如逻辑1或0的信息。当试图在单个芯片或集成芯片(IC)上形成具有CMOS器件的互补的N型和P型SONOS器件时，在SOC架构中的这些不同的器件的集成具有挑战性并且变得更成问题。
概述
描述了将互补的SONOS器件集成到CMOS中的工艺流程的方法。方法开始于在包含P-SONOS区和N-SONOS区的基底上沉积硬掩膜(HM)。在若干实施例中，基底还包括MOS区，其中大量MOS器件将被形成并且HM被同时沉积在MOS区上。第一隧道掩膜(TUNM)被形成在HM上，使HM的第一部分暴露在N-SONOS区中；HM的第一部分被蚀刻，N型SONOS器件的沟道通过覆盖N-SONOS区的第一垫氧化层被注入并且第一TUNM被去除；第二TUNM被形成，使HM的第二部分暴露在P-SONOS区中；HM的第二部分被蚀刻，P型SONOS器件的沟道通过覆盖P-SONOS区的第二垫氧化层被注入并且第二TUNM被去除；第一垫氧化层和第二垫氧化层被同时蚀刻，并且HM被去除。
附图简述
根据下文的详细描述和根据下文提供的附图中以及所附权利要求，本发明的实施例将得到更充分地理解，在附图中：
图1是示出了用于制作包括互补的硅-氧化物-氮化物-氧化物-半导体(SONOS)器件和金属-氧化物-半导体(MOS)器件的存储单元的方法的实施例的流程图；
图2A-2S是示出了在根据图1的方法制作存储单元期间存储单元的部分的剖视图的框图；以及
图3是示出了用于制作包括互补的SONOS器件和金属-氧化物-半导体(MOS)器件的存储单元的方法的另一个实施例的流程图；以及
图4A-4J是示出了在根据图3的方法制作存储单元期间存储单元的部分的剖视图的框图；以及
图5是示出了在根据图1的方法或者图3的方法的可选实施例制作存储单元期间存储单元的部分的剖视图的框图。
详细描述
本文参考附图描述了将互补的硅-氧化物-氮化物-氧化物-半导体(CSONOS)集成到互补的金属-氧化物-半导体(CMOS)制作工艺或工艺流程以制造非易失性存储器(NVM)单元的方法的实施例。然而，可以在没有这些具体细节中的一个或多个的情况下或结合其它已知的方法、材料以及装置来实施特定的实施例。在下文的描述中，许多的具体细节(例如特定的材料、尺寸和工艺参数等)被阐述以提供对本发明的完全理解。在其他的实例中，公知的半导体设计和制造技术没有被特别详细地描述以避免不必要地模糊本发明。贯穿本说明书对“实施例(anembodiment)”的引用意味着结合该实施例描述的特定的特征、结构、材料或特性被包括在本发明的至少一个实施例中。因此，在贯穿本说明书的不同位置中出现的短语“在实施例中(inanembodiment)”不一定指的是本发明的同一实施例。此外，特定的特征、结构、材料或特性可以被以任意适当的方式组合在一个或多个实施例中。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是指一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
简言之，在一个实施例中，方法开始于在基底的表面上沉积硬掩膜(HM)，基底包括第一SONOS区和第二SONOS区，在基底中一对互补的SONOS器件将被形成。第一隧道掩膜(TUNM)被形成在HM上，使HM的第一部分暴露于第二SONOS区中，HM的第一部分被蚀刻，以及关于第一SONOS器件的沟道被通过覆盖第二SONOS区的第一垫氧化层注入，在其之后第一TUNM被去除。接着，第二TUNM被形成在HM上，使HM的第二部分暴露于第一SONOS区中，HM的第二部分被蚀刻，以及关于第二SONOS器件的沟道被通过覆盖第一SONOS区的第二垫氧化层注入，在其之后第二TUNM被去除。最后，在第一SONOS区和第二SONOS区中的第一垫氧化层和第二垫氧化层被同时蚀刻，并且HM被去除。第一SONOS区和第二SONOS区具有相反类型的掺杂剂或者将被用相反类型的掺杂剂被掺杂。因此，尽管在下文示例性的实施例中第一SONOS区被描述为P-SONOS区以及第二SONOS区被描述为N-SONOS区，但将理解的是，在其他的实施例中，第一SONOS区可以是N-SONOS区以及第二SONOS区可以是P-SONOS区而不偏离本发明的范围。
CSONOS器件可包括采用硅-氧化物-氮化物-氧化物-硅(SONOS)或者金属-氧化物-氮化物-氧化物-硅(SONOS)技术实现的器件或晶体管。
现在将参考图1和图2A到2S来详细地描述用于将CSONOS集成或嵌入到CMOS工艺流程的方法的实施例。图1是示出了方法或工艺流程的实施例的流程图，在该方法或工艺流程中，在针对注入的CSONOS和SONOS阱和/或沟道形成隧道掩膜(TUNM)之前，硬掩膜被沉积在基底的表面上。图2A-2S是示出了在根据图1的方法制作存储单元200期间该存储单元200的部分的剖视图的框图，该存储单元200包括一对互补的SONOS器件和一对或若干MOS器件，MOS器件中的两个MOS器件被示出。在一个实施例中，该对MOS器件是一对互补的MOS(CMOS)器件。
参考图1和图2A，该过程开始于在晶片或基底204中形成若干隔离结构202(步骤102)。隔离结构202将被形成的存储单元与在基底204的邻接区(没有被示出)中被形成的存储单元相隔离和/或将在基底的SONOS区208中形成的该对互补的SONOS器件206a-206b彼此以及与在一个或多个邻接的MOS区212(仅其中的一个被示出)中形成的若干MOS器件210a-210b相隔离。
应注意的是，在示出的实施例中，该对互补的SONOS器件对包括在P-SONOS区208a中形成的p型SONOS器件(P-SONOS206a)以及在N-SONOS区208b中形成的N型SONOS器件(N-SONOS206b)。提及的P型SONOS器件，其是指具有掺杂有P型受体掺杂剂(例如硼)的沟道区的器件。类似地，提及的N型SONOS器件，其是指具有掺杂N型供体掺杂剂(例如磷或砷)的沟道区的器件。
应注意的是，此若干MOS器件210a-210b可以包括在非易失性存储器(NVM)的核心中的低压场效应晶体管(LV-FET)和在NVM的输入/输出(I/O)电路中的高压场效应晶体管(HV-FET)两者。出于说明和简化附图的目的，MOS器件210a-210b被示出为包含在NVM的核心中的LV-FET210a和在NVM的I/O电路中的HV-FET210b。尽管在本附图中没有被示出，但将理解的是，MOS器件210a-210b可以是并且通常是在NVM的核心和/或I/O电路中的互补的一对CMOS的一半，所有的CMOS器件被连同该对CSONOS器件整体以及同时形成。
隔离结构202包括介电材料(例如氧化物或氮化物)，并且可以由任何常规技术(包括但不限于浅槽隔离(STI)或硅的局部氧化(LOCOS))来形成。基底204可以是由任何单晶体或者适合用于半导体器件制作的多晶体材料组成的矽晶圆(bulkwafer)，或者可以包括在基底上形成的合适的材料的顶部外延层。合适的材料包括但不限于硅、锗、硅-锗或者III-V族化合物半导体材料。
垫氧化层214在NVM区208和MOS区212两者中的基底204的表面216上形成。垫氧化层214可以是有从大约10纳米(nm)到大约20nm厚度的二氧化硅(SiO2)以及可以被通过热氧化工艺或原位水蒸汽生成(ISSG)生长。
再次参考图1和图2A，掺杂剂然后通过垫氧化层214被注入到基底204中以为将被在MOS区212中形成的MOS器件210a-210b中的一个或多个形成沟道218以及阱220(步骤104)。总之，这涉及若干独立的沉积、光刻、注入和剥离工艺以为在不同区(即NVM的核心或I/O电路)中形成的不同类型的器件注入阱和沟道。例如，为了执行在核心(核心MOS210a)中的N型MOS器件的阱和沟道注入，光刻胶层被采用标准光刻技术沉积和图案化以阻挡或遮蔽SONOS区208和在MOS区212中的P型器件两者，以及以适当的能量将适当的离子种类注入到适当的浓度。例如，BF2可以被以从大约10到大约100千电子伏(keV)的能量以及从大约1e12cm-2到大约1e14cm-2的剂量注入以形成N型MOS(NMOS)晶体管。P型MOS(PMOS)晶体管可以同样地被以任何适合的剂量和能量通过注入砷或磷离子形成。将被理解的是，注入可以用于使用标准光刻技术同时或在不同的时间在所有MOS区212(包括遮掩MOS区中的一个的图案化光刻胶层)中形成沟道218。在注入已经被实施以后，图案化的抗蚀层被以采用氧等离子体的灰化工艺或者以使用市售的胶条或者溶剂的光刻胶剥离来剥离。在执行核心中的P型MOS器件的阱和沟道注入前，另一个光刻胶层被沉积以及图案化以阻挡或遮蔽SONOS区208和在MOS区212中的N型器件两者。针对在I/O电路(I/OMOS210b)中的MOS器件中的MOS器件然后重复该工艺。
接着，参考图1和图2B，硬掩膜222被沉积在基底204的表面216上(步骤106)。总之，硬掩膜222同时在P-SONOS区208a和N-SONOS区208b两者上形成。在一些实施例中(例如所示出的实施例)，硬掩膜222同时在包括P-SONOS区208a和N-SONOS区208b两者的基底204的大体上整个表面216以及MOS区212上形成。
总之，硬掩膜222可以包含材料的一个或多个层，其可以被使用光刻胶和标准光刻技术图案化或者被敞开，但是其本身不是光敏的并且保护下方的在其中形成的表面和结构免受光刻胶和光刻工艺的影响以及免受通过在硬掩膜中形成的开口的注入和蚀刻工艺的影响。关于硬掩膜222的适合的材料包括例如通过任何已知的氮化物沉积工艺沉积的氮化硅(SixNy)或者氮氧化硅(SiON)的从大约5到大约20nm的层。例如，在一个实施例中，氮化物硬掩膜在步骤106中被以利用硅源(例如硅烷(SiH4)、二氯硅烷(SiH2Cl2)、四氯硅烷(SiCl4)或者双叔丁基氨基硅烷(BTBAS))以及氮源(例如NH3和N2O)的低压化学气相沉积(LPCVD)工艺形成。
接着，参考图1和图2C，第一隧道掩膜(TUNM224)被通过将光刻胶层沉积在硬掩膜222的大体上整个的表面上或覆盖硬掩膜222的大体上整个的表面、使用标准光刻技术使光刻胶层图案化来形成(步骤108)。因为在图案化的光刻胶层中的开口226使HM222的第一部分暴露在N-SONOS区208b中，所以第一TUNM224也可以被称为是N-TUNM。
参考图1和图2D，通过在第一或者N-TUNM224中的开口226暴露的HM的第一部分被采用任何适合的湿法或干法蚀刻技术(根据硬掩膜以及下方的结构或层的材料)蚀刻或去除(步骤110)。例如，在其中硬掩膜222包括覆盖垫氧化层214的氮化硅层的那些实施例中，硬掩膜可以被以适度的功率(大约500W)在包含气体(例如CF4或者CHF3)的氟等离子体中采用标准低压氮化物蚀刻来蚀刻，所述氟等离子体对硅氧化物(例如在下方的垫氧化层214和/或STI202结构的二氧化硅(SiO2))表现出良好的选择性。
接着，再次参考图1和图2D，适当能量和浓度的掺杂剂通过在硬掩膜222中的开口和垫氧化层214被注入以为N-SONOS器件206b形成沟道228以及可选地形成阱(在本附图中没有被示出)，在该阱中针对N-SONOS器件的沟道被形成(步骤112)。在一个实施例中，阱可以被用硼离子(BF2)以从大约100到大约500千电子伏(keV)的能量以及从大约1E12/cm2到大约5E13/cm2的剂量注入以形成P阱。沟道228可以被用砷或磷离子以从大约50到大约500千电子伏(keV)的能量以及从大约5e11cm-2到大约5e12cm-2的剂量注入以形成N-SONOS器件206b。
参考图1和图2E，第一或N-TUNM224被以采用氧等离子体的灰化工艺或者光刻胶条或溶剂来去除或剥离(步骤114)。
接着，参考图1和图2F，第二隧道掩膜(TUNM230)被通过将光刻胶层沉积在硬掩膜222的大体上整个表面和由第一硬掩膜蚀刻步骤暴露的基底204的表面216之上或硬掩膜222的大体上整个表面和由第一硬掩膜蚀刻步骤暴露的基底204的表面216的上方来形成并且被使用标准光刻技术图案化(步骤116)。因为在图案化的光刻胶层中的开口232使硬掩膜222的第二部分暴露在P-SONOS区208a中,因此第二TUNM230也可以被称为是P-TUNM。注意到，垫氧化层214将基底204的表面216与在N-SONOS区208b中的第二TUNM230的光刻胶隔离。
参考图1和图2G，通过在第二或者P-TUNM230中的开口232暴露的硬掩膜222的第二部分被采用任何适合的湿法或干法蚀刻技术(根据硬掩膜和下方的结构或层的材料)来蚀刻或去除(步骤118)。例如，如上文结合N-TUNM224描述的，在其中硬掩膜222包括覆盖垫氧化层214的氮化硅层的那些实施例中，以适度的功率(大约500W)在包含气体(例如CF4或者CHF3)的氟等离子体中采用标准低压氮化物蚀刻，硬掩膜可以被蚀刻，所述氟等离子体对硅氧化物(例如在下方的垫氧化层214和/或STI202结构的二氧化硅(SiO2))表现出良好的选择性。
再次参考图1和图2G，适当能量和适当浓度的掺杂剂被通过在硬掩膜222中的开口和垫氧化层214注入以形成在其中P-SONOS器件206a被形成的沟道234和阱或深阱236(步骤120)。在一个实施例中，阱可以被用以从大约200到大约1000千电子伏(keV)的能量以及从大约1E12/cm2到大约5E13/cm2的剂量的砷或磷注入以形成深N阱。沟道234可以被用以从大约10到大约100千电子伏(keV)的能量以及从大约1e12cm-2到大约1e13cm-2的剂量的硼离子(BF2)注入以形成P-SONOS器件206a。
参考图1和图2H，第二或P-TUNM230被以采用氧等离子体的灰化工艺或者光刻胶条或溶剂来去除或剥离(步骤122)。
接着，参考图1和图2I，在P-SONOS区208a和N-SONOS区208b两者上的垫氧化层214被通过先前在硬掩膜222中形成的开口同时用隧道掩膜蚀刻来去除(步骤124)。例如，隧道掩膜蚀刻可以被以使用包含表面性活剂的10:1缓冲氧化物蚀刻(BOE)的湿法清洗工艺来完成。可选择地，湿法清洗工艺可以被利用20:1BOE湿法蚀刻、50:1氢氟酸(HF)湿法蚀刻、垫蚀刻或者任何其他相似的基于氢氟酸的湿法蚀刻化学过程来实施。
参考图1和图2J，硬掩膜222被大体上完全地剥离或去除(步骤126)。采用先前被用于在硬掩膜中形成开口的相同的工艺和化学过程，硬掩膜222可以被去除。例如，在其中硬掩膜222包括氮化硅层的实施例中，以适度的功率(大约500W)在包含气体(例如CF4或者CHF3)的氟等离子体中采用标准低压氮化物蚀刻，硬掩膜222可以被去除，所述氟等离子体对硅氧化物(例如残留在MOS区212中的MOS器件210a-210b以及STI202结构上的垫氧化层214的二氧化硅(SiO2))以及对SONOS区208中的基底的底层硅表现出良好的选择性。可选择地，还可以通过使用在大约150℃到160℃的温度的磷酸(H3PO4)的湿法蚀刻来去除氮化硅。
参考图1和图2K到2L，在图2L中被全体地示出为介电层238的若干介电层或氧化物-氮化物-氧化物(ONO)层被形成或沉积在基底204的表面216，形成在介电层上或覆盖介电层上的掩膜以及被蚀刻以形成在N-SONOS区208b和P-SONOS区208a中的N-SONOS器件206b和P-SONOS器件206a的ONO或介电叠层240的介电层上(步骤128)。
参考图2L，若干介电层238包括覆盖在基底204的表面216上的隧穿层242、覆盖在隧穿层上的电荷捕获层244以及覆盖在电荷捕获层上的阻挡层246。隧穿层242可以是任何材料并且具有任何厚度，其适于允许当SONOS器件(P-SONOS器件206a和N-SONOS器件206b)没有被偏置时电荷载流子在应用的栅极偏置下隧穿到覆盖的电荷捕获层内同时保持适合的泄漏的屏障。在特定的实施例中，隧穿层242是二氧化硅、氮氧化硅或其组合以及可以由采用ISSG或自由基氧化的热氧化工艺生长。
在一个实施例中，二氧化硅隧穿层242可以被用热氧化工艺热生长。例如，二氧化硅层可以被在包含气体或者空气的氧(例如氧(O2)气)中在750摄氏度(℃)-800℃采用干法氧化来生长。热氧化工艺被实施在50到150分钟范围内的近似持续时间以通过基底的暴露的表面的氧化和消耗来影响具有从大约1.0纳米(nm)到大约3.0nm的厚度的隧穿层242的生长。
在另一个实施例中，二氧化硅隧穿层242可以被以自由基氧化工艺生长，该自由基氧化工艺涉及在没有点火事件(例如等离子体的生成)的情况下将氢气(H2)和氧气(O2)以相互近似1:1的比例流入处理室，点火事件将否则通常被用于使H2和O2热解以形成蒸汽。相反，H2和O2被允许在近似在大约900℃到大约1000℃的范围内的温度在近似在大约0.5到大约5托的范围内的压强下起反应以在基底的表面形成自由基(例如OH自由基、HO2自由基或氧(O)双自由基)。自由基氧化工艺被实施近似在大约1到大约10分钟的范围内的持续时间以通过基底的暴露的表面的氧化和消耗来影响具有从大约1.0纳米(nm)到大约4.0nm的厚度的隧穿层242的生长。将被理解的是，出于清楚的目的，在这个及其后的图中，隧穿层242的厚度相对于垫氧化层214被夸大，隧穿层242的厚度近似是7倍的厚度。被用自由基氧化工艺生长的隧穿层242是比由湿法氧化技术生成的隧穿层更密集以及由大体上更少的氢原子/cm3(与由湿法氧化技术生成的隧穿层相比)组成(甚至以减少的厚度)两者。在特定的实施例中，自由基氧化工艺被在批量处理室中实施或进一步能够处理多个基底以提供高质量的隧穿层242而不影响制作设施可能要求的生产量(晶片/小时)要求。
在另外的实施例中，隧穿层242被通过化学气相沉积(CVD)或原子层沉积来沉积并且由介电层组成，介电层可以包含但不限于二氧化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、铪锆氧化物和氧化镧。在另外的实施例中，隧穿层242是多层隧穿层，其至少包括材料(例如，但不限于，二氧化硅或氮氧化硅)的底层以及材料(其可以包括但不限于氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、铪锆氧化物和氧化镧)的顶层。
再次参考图2L，电荷捕获层244在隧穿层242上形成或者覆盖在隧穿层242上。通常，如在示出的实施例中，电荷捕获层是多层电荷捕获层，其具有包含至少更接近隧穿层242的富氧的、大体上自由的电荷陷阱的下部或第一电荷捕获层244a以及相对于第一电荷捕获层是富硅的以及贫氧的并且包含分布在多层电荷捕获层中的大多数电荷陷阱的上部或第二电荷捕获层244b的多层。
多层电荷捕获层244的第一电荷捕获层244a可以包括氮化硅(Si3N4)、富硅的氮化硅或氮氧化硅(SiOxNy(Hz))。例如，第一电荷捕获层244a可以包括由以专门的比例和以专门的流速使用二氯甲硅烷(DCS)/氨(NH3)和一氧化二氮(N2O)/NH3气体混合物的CVD工艺形成的具有在大约1.5nm和大约4.0nm之间的厚度的氮氧化硅层以提供富硅和富氧的氮氧化物层。
多层电荷捕获层的第二电荷捕获层244b然后被生成在第一电荷捕获层244a上。第二电荷捕获层244b可以包括氮化硅和氮氧化硅层，其具有不同于第一电荷捕获层244a的氧、氮和/或硅的化学计量成分的氧、氮和/或硅的化学计量成分。第二电荷捕获层244b可以包括具有在大约2.0nm和大约10.0nm之间的厚度的氮氧化硅层，以及可以由以专门的比例和以专门的流速利用包括DCS/NH3和N2O/NH3气体混合物的工艺气体的CVD工艺形成或沉积以提供富硅、贫氧的顶部氮化物层。
如本文所使用的，术语“富氧的”和“富硅的”是相对于通常在本领域中采用的具有(Si3N4)的成分以及具有近似2.0的折射率(RI)的化学计量的氮化硅或“氮化物”而言的。因此，“富氧的”氮氧化硅承担从化学计量的氮化硅朝向较高的重量％的硅和氧(即氮的减少)的变化。富氧的氮氧化硅薄膜因此更可能是二氧化硅以及RI被减少接近纯二氧化硅的1.45RI。类似地，本文被描述为“富硅”的薄膜承担从化学计量的氮化硅朝向具有比“富氧”的薄膜更少的氧的较高的重量％的硅的变化。富硅的氮氧化硅薄膜因此更可能是硅以及RI被增加接近纯硅的3.5RI。
再次参考图2L，若干介电层还包括形成在电荷捕获层244上或覆盖在电荷捕获层244上的阻挡介电层或阻挡层246。在一个实施例中，阻挡层246可以包括下方的第二电荷捕获层244b的氮化硅的被氧化的部分，其随后由原位蒸汽生成(ISSG)或自由基氧化来氧化以形成阻挡层246。在其他的实施例中，阻挡层246可以包括二氧化硅(SiO2)或者氮氧化硅(SiON)，其由CVD沉积并且在有或没有点火事件(例如等离子体)的情况下被在批量或单个基底处理室中实施。阻挡层246可以是具有大体上均匀的成分的单层二氧化硅、具有在化学计量的成分中的梯度的单层氮氧化硅或如在下面描述的实施例中，阻挡层246可以是包括至少覆盖在第二电荷捕获层244b上的下部或第一阻挡层以及覆盖在第一阻挡层上的第二阻挡层的多层阻挡层。
在一个实施例中，阻挡层246可以包括由利用N2O/NH3和DCS/NH3气体混合物的CVD工艺生成的具有在2.0nm和4.0nm之间的厚度的氮化硅、富硅的氮化硅或富硅的氮氧化硅层。
参考图1和2M，栅极氧化物或者GOX预清洗被实施，并且MOS晶体管210a-210b的栅极氧化物被形成(步骤130)。参考图2M，GOX预清洗用高度选择性清洗工艺去除在MOS区212中的残留的垫氧化层214以及阻挡层246中的至少一部分。这种清洗工艺为栅极氧化物生长准备在MOS区212中的基底204。在一个示例性的实施中，垫氧化层214被以湿法清洗工艺去除。可选择地，湿法清洗工艺可以被利用20:1BOE湿蚀刻、50:1氢氟酸(HF)湿蚀刻、垫蚀刻或者任何其他相似的基于氢氟酸的湿蚀刻的化学过程来实施。在其他的实施例中，清洗工艺化学过程被选择以便于仅去除阻挡层246的可以忽略的部分。
在一些实施例中(例如在图2M中所示出的实施例)，为MOS晶体管210a-210b形成栅极氧化物的氧化工艺是实现为HV晶体管(例如在NVM的I/O电路中的I/OMOSFET210b)在MOS区212的部分中的基底204的表面216上制作第一厚的栅极氧化物248以及为LV晶体管(例如核心MOSFET210a)制作第二较薄的栅极氧化物250两者的双栅极氧化工艺。通常，双栅极氧化工艺包含根据本文描述的方法采用任何已知的氧化工艺在大体上所有的MOS区212上形成较厚的栅极氧化物248、采用标准光刻技术形成覆盖I/OMOSFET210b以及NVM区208的图案化的光刻胶掩膜，以及通过采用包含表面活性剂的10:1的缓冲氧化物蚀刻(BOE)的湿法蚀刻工艺去除覆盖核心MOSFET210a的厚栅极氧化物，在此之后光刻胶掩膜被剥离或去除，并且第二较薄的栅极氧化物250被生长或沉积。例如，较薄的栅极氧化物250可以被生长为从大约1nm到大约3nm的厚度。将理解的是，通过将厚的栅极氧化物248的厚度控制为最初形成的，不存在在较薄的栅极氧化物250的后续形成期间在I/OMOSFET210b上形成附加的光刻胶掩膜的需要，因为附加的氧化物仅仅非实质性增加到厚的栅极氧化物的厚度。类似地，形成较薄的栅极氧化物250的氧化工艺将对阻挡层246具有很少到没有的不利影响。
在另外的实施例中，形成厚的栅极氧化物248的氧化工艺还被用于同时在SONOS器件206的介电叠层240上形成高温氧化物(HTO)以提供较厚的氧化物阻挡层246或者多层阻挡层的附加的HTO层。氧化工艺可以包括原位蒸汽生成(ISSG)、CVD或者在有或没有点火事件(例如等离子体)的情况下被在批量或单个基底处理室中实施的自由基氧化。例如，在一个实施例中，厚的栅极氧化物248和阻挡层246的附加的或较厚的氧化层可以被用自由基氧化工艺来生长，该自由基氧化工艺包含在没有点火事件(例如等离子体的形成)的情况下以相互近似1:1的比例将氢气(H2)和氧气(O2)流入处理室，该点火事件否则将通常被用于使H2和O2热解以生成蒸汽。相反，H2和O2被允许在近似在800-1000℃的范围内的温度在近似在0.5-10托的范围内的压强下起反应以在阻挡层246的表面生成自由基(例如OH自由基、HO2自由基或O双自由基自由基。氧化工艺被实施近似在1-5分钟的范围内的持续时间(针对使用ISSG工艺的单个基底)或被实施近似在10-15分钟的范围内的持续时间(针对批量熔炉工艺)以影响具有从大约2nm到大约4.5nm的厚度的阻挡层246以及具有从大约3nm到大约7nm的厚度的厚的栅极氧化物248的生长。
接着，参考图1和图2N-2O，栅极层被沉积和图案化以同时地为MOS器件210a、210b和SONOS器件206a、206b形成栅极252(步骤132)。通常，栅极层是在基底204的大体上整个表面216以及其上形成的所有的层和结构上沉积的导电保形层。图案化的光刻胶掩膜(没有被示出)然后被利用标准光刻技术来形成并且栅极层被蚀刻以将栅极层从不受掩膜保护的区域移除(在栅极氧化物248、250以及SONOS器件206a、206b的介电叠层(阻挡层246)的上表面上停止)。
在一个实施例中，栅极层包括被采用化学气相沉积(CVD)沉积到从大约30nm到大约100nm的厚度以及被采用标准多晶硅蚀刻化学法(例如CHF3或C2H2或HBr/O2，其对栅极氧化物248、250以及介电叠层240的下方的材料是高度选择性的)蚀刻的掺杂多晶硅或多晶硅层。可以利用针对NMOS的磷注入和针对PMOS晶体管的硼注入来掺杂多晶硅。注入剂量在以2到50Kev的能量的1E15到1E16/cm2的范围内。
参考图2O，在一些实施例中，栅极层是包含高功函数或P+金属(例如铝、钛或其化合物或合金)(除了多晶硅之外或代替多晶硅)的一个或多个层以形成包含第一、高功函数金属层252a和第二多晶硅层252b的多层栅极252的多层栅极层。
参考图1和2P，间隔层被沉积和蚀刻以生成邻近MOS器件和SONOS器件的栅极252的侧壁间隔254(间隔1)(步骤134)。间隔层可以包括被利用如本文所描述的任何已知的CVD技术沉积到从大约10nm到大约30nm的厚度的介电材料(例如二氧化硅(SiO2)或者氮化硅(SiN))的保形层。在实施例中，其中间隔层254包括氮化硅，蚀刻可以被以若干不同的方法来完成或实施，若干不同的方法包括例如在包含气体(例如CF4或CHF3)的氟等离子体中以适度的功率(大约500W)的低压覆盖层(blanket)或间隔蚀刻。因为没有掩膜被使用以及蚀刻是高度各向异性的，所以大体上所有的间隔层被蚀刻或被从基底204的暴露的表面216以及平行于基底的表面的栅极252的水平表面去除(留下邻近MOS器件和SONOS器件的栅极的侧壁的间隔层254)。
参考图2P，注意到，在其中间隔层包含氧化物(例如二氧化硅(SiO2))的实施例中，剩余在基底204的表面216上且没有被栅极252覆盖的介电叠层240中的任何一个以及GOX248、250中的任何一个连同被去除的间隔层的部分被有利地去除以形成间隔254。
参考图1和2Q，图案化的掩膜(没有被示出)被形成并且源极和漏极(S/D)注入被实施以形成MOS器件210a、210b以及SONOS器件206a、206b两者的源极和漏极(S/D)区256(步骤136)。图案化的掩膜可以包括光刻胶掩膜或仅暴露SONOS器件和MOS器件的S/D区的图案化的硬掩膜。注意到，在图2Q以及随后的图2R中，包括N-SONOS器件206b和核心MOS器件210a的基底204的仅仅一部分被示出以便更清晰地示出S/D注入和在随后的步骤中形成的硅化物的细节。将理解的是，如在上文和下文的详细描述中所描述的，上文S/D注入步骤以及下文的硅化物步骤被在P-SONOS器件206a上实施以及也被在I/OMOS器件210b上实施。
参考图1、2R和2S，硅化物258在所有的S/D区中的基底204的表面216以及使器件中的一些互连所实施的局部互连和金属化上形成(步骤138)。硅化物过程可以是在本领域中任何普遍采用的，其通常包括预清洗蚀刻、镍金属沉积、退火和湿法剥离。有利地，因为MOS器件210a、210b以及互补的SONOS器件对(P-SONOS206a和N-SONOS206b)一体地形成在相同的基底204上，所以金属化过程可以被用于形成第一金属层260a或将N-SONOS器件的漏极电耦合或连接到PSONOS器件的漏极的局部互联(LI)。可选地，如在P-SONOS器件206a的源极中所示出的，并且N-SONOS器件206b还可以被第二金属层260b或LI连接到MOS器件210a、210b中的一个(如在图2S中示出的)或连接到在基底204中被形成的欧姆触点(没有被示出)。金属化过程可以是本领域中任何普遍采用的，其通常包括预清洗蚀刻、通过CVD或PECVD的金属沉积、退火和湿法剥离。用于金属化过程的适合的金属包括钛(Ti)、钽(Ta)、钨(W)以及其氮化物或其合金。在一个实施例中，金属层260a、260b是由CVD在钛Ti)种晶层和氮化钛(TiN)势垒层(barrierlayer)上沉积的钨(W)。
最后，标准或基线CMOS工艺流程被继续以大体上完成包括与若干MOS器件(包括至少一对CMOS器件)一体形成的一对互补SONOS器件的非易失性存储器的前端制作。
现在将参考图3和图4A到4J来详细描述用于将CSONOS集成或嵌入到CMOS工艺流程的另一个方法的实施例。图3是示出方法或工艺流程的实施例的流程图，在方法或工艺流程中硬掩膜在针对注入的CSONOS阱和SONOS阱和/或沟道形成隧道掩膜(TUNM)之后被沉积在基底的表面上。图4A到4J是示出存储单元200的一部分的横截面视图的框图，存储单元200包括一对互补SONOS器件以及若干MOS器件(它们中的两个在根据图3的方法制作存储单元期间被示出)，
正如上文描述的硬掩膜第一方法，过程开始于在晶片或基底204中形成若干隔离结构202以及穿过垫氧化层214将掺杂剂注入到基底204中以形成用于MOS器件210a-210b中的一个或多个的沟道218和阱220。在这一点上，存储单元200与上文在后续的步骤102和104描述的以及在图2A中示出的存储单元大体上相同。
接着，参考图3和4A，通过将光刻胶层沉积在基底204的整个表面216上或大体上覆盖在基底204的整个表面216之上、使用标准光刻技术来图案化光刻胶层来形成第一隧道掩膜(TUNM224)(步骤302)。以与上文关于步骤108描述的方式相同的方式来完成沉积和图案化。应当注意的是，垫氧化层214将基底204的表面216与在SONOS器件和MOS器件206、210的所有活性区中的第一TUNM224的光刻胶隔离。
再次参考图3和图4A，适当能量和浓度的掺杂剂被穿过垫氧化层214注入以便为N-SONOS器件206b形成沟道228以及可选地形成阱(在该图中没有被示出)，关于N-SONOS器件的沟道被在该阱中形成(步骤304)。
参考图3和图4B，以采用氧等离子体的灰化工艺或者光刻胶剥离或溶剂来去除或剥离第一或N-TUNM224(步骤306)。
接着，参考图3和图4C，第二隧道掩膜(TUNM230)被通过将光刻胶层沉积在表面216的大体上整个表面上或将光刻胶层沉积在表面216的大体上整个表面的上方来形成并且被使用标准光刻技术来图案化(步骤308)。由于在图案化的光刻胶层中的开口232使P-SONOS区208a暴露，所以第二TUNM230还可以被称为P-TUNM。
再次参考图3和图4C，适当能量和浓度的掺杂剂被穿过垫氧化层214注入以形成沟道234和阱或者深阱236，P-SONOS器件206a被在沟道234中形成(步骤310)。
参考图3和图4D，以采用氧等离子体的灰化工艺或者光刻胶剥离或溶剂来去除或剥离第二或P-TUNM230(步骤312)。
接着，参考图3和图4E，硬掩膜264被沉积在基底204的表面216上(步骤314)。硬掩膜264被同时在P-SONOS区208a和N-SONOS区208b两者上形成。在一些实施例中(例如示出的实施例)，硬掩膜264被同时在包括P-SONOS区208a和N-SONOS区208b两者以及MOS区212的基底204的大体上整个的表面216上形成。
通常，硬掩膜264(与上文描述的硬掩膜222类似)可以包括材料的一个或多个层，该材料的一个或多个层可以被利用光刻胶和标准光刻技术来图案化或打开，但其本身不是光敏的并保护下方的表面和在其中形成的结构免受光刻胶和光刻工艺的影响以及免受通过在硬掩膜中形成的开口执行的注入和蚀刻工艺的影响。用于硬掩膜264的适合的材料包括例如通过任何已知的氮化物沉积工艺沉积的硅氮化物(SixNy)或者氮氧化硅(SiON)的从大约5到大约20nm的层。例如，在一个实施例中，在步骤314中以利用硅源(例如硅烷(SiH4)、二氯甲硅烷(SiH2Cl2)、四氯硅烷(SiCl4)或二三阶四碳氨基矽甲烷(Bis-TertiaryButylAminoSilane)(BTBAS))以及氮源(例如NH3和N2O)的低压化学气相沉积(LPCVD)工艺来形成氮化物硬掩膜。
接着，参考图3和图4F，第三隧道掩膜(TUNM266)被通过将光刻胶层沉积在硬掩膜264的大体上整个表面之上或硬掩膜264的大体上整个表面的上方来形成并且利用标准光刻技术来图案化(步骤316)。因为在图案化的光刻胶层中的开口268使硬掩膜264的一部分暴露在P-SONOS区208a和N-SONOS区208b两者中，所以第三TUNM266也可以被称为互补的隧道掩膜或C-TUNM。
参考图3和图4G，通过在第三或者C-TUNM266中的开口268暴露的硬掩膜264的部分被使用任何适合的湿法或干法蚀刻技术(根据硬掩膜以及下方的结构或层的材料)来蚀刻或去除(步骤318)。例如，如上文关于N-TUNM224和P-TUNM230描述的，在其中硬掩膜264包括覆盖垫氧化层214的氮化硅层的那些实施例中，可以在包含气体(例如CF4或者CHF3)的氟等离子体中以适度的功率(大约500W)采用标准低压氮化物蚀刻来蚀刻硬掩膜，包含气体的氟等离子体对硅氧化物(例如在下方的垫氧化层214和/或STI202结构的二氧化硅(SiO2))表现出良好的选择性。
参考图3和图4H，以采用氧等离子体的灰化工艺或光刻胶剥离或溶剂来去除或剥离第二或C-TUNM266(步骤320)。
接着，参考图3和图4I，在P-SONOS区208a和N-SONOS区208b两者上的垫氧化层214被通过在硬掩膜466中形成的开口以隧道掩膜蚀刻来同时去除(步骤322)。隧道掩膜蚀刻可以例如被以使用包含表面性活剂的10:1缓冲氧化物蚀刻(BOE)的湿法清洗工艺来完成。可选择地，湿法清洗工艺可以被利用20:1BOE湿法蚀刻、50:1氢氟酸(HF)湿法蚀刻、垫蚀刻或任何其他相似的基于氢氟酸的湿法蚀刻化学过程来实施。
最后，参考图3和图4J，硬掩膜264被大体上完全地剥离或去除(步骤324)。硬掩膜264可以被采用先前被用于在硬掩膜中形成开口的相同的工艺和化学过程来去除。例如，在其中硬掩膜264包括氮化硅层的实施例中，硬掩膜264可以被在包含气体(例如CF4或者CHF3)的氟等离子体中以适度的功率(大约500W)采用标准低压氮化物蚀刻来去除，包含气体的氟等离子体对硅氧化物(例如残留在MOS区212中的MOS器件210a-210b上的垫氧化层214和STI202结构的二氧化硅(SiO2))以及对在SONOS区208中的基底的底层硅表现出良好的选择性。氮化硅还可以被通过使用在大约150℃到160℃的温度下的磷酸(H3PO4)的湿法蚀刻来去除。
方法然后如在如上文描述的步骤128到步骤138中所提供的那样继续进行，并且标准或基线CMOS工艺流程被执行以大体上完成包括与若干MOS器件(包括至少一对CMOS器件)一体形成的一对互补的SONOS器件的非易失性存储器的前端制作。
在图1和图3中示出的方法中的任何一个的可选的实施例中，在沉积硬掩膜222/264之前，针对在MOS区中的若干MOS器件中的至少一个MOS器件，一个阱或多个阱被同时注入以及针对在P-SONOS区或N-SONOS区中的互补的SONOS器件对中的一个SONOS器件，一个阱被注入。图5是示出存储单元的一部分的横截面视图的框图，存储单元被制作以包括在P-SONOS区208a以及核心MOS210a随后被在其中形成的MOS区212中同时形成的深N阱270。如上所述，深N阱270可以被注入有以从大约500到大约2000千电子伏(keV)的能量以及从大约5E12/cm2到大约2E13/cm2的剂量的砷或磷以形成深N阱。另外，尽管P-SONOS区208a被示出为已经被重定位为与MOS区212邻近，核心MOS210a被在MOS区212中形成以及深N阱270作被示出为一个连续阱，但是将理解的是，这不必是在每个实施例中的情况，并且通过适当地图案化注入掩膜，阱可以同时被形成而其余的则是分开的或不连续的。
因此，已经描述了用于制作包含嵌入的或集成的互补的SONOS器件对和若干MOS器件的存储单元的方法的实施例。尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
本公开的摘要被提供以遵守37C.F.R.§1.72(b)，其要求将允许读者快速确定技术公开的一个或多个实施例的性质的摘要。应当理解的是，其将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。
Claims (22)
1.一种方法，包括：
将硬掩膜(HM)沉积在基底的表面上，所述基底包括一对互补的SONOS器件将被形成在其中的第一SONOS区和第二SONOS区；
在所述HM上形成使所述HM的第一部分暴露在所述第二SONOS区中的第一隧道掩膜(TUNM)；
蚀刻所述HM的所述第一部分，穿过覆盖在所述第二SONOS区上的第一垫氧化层为第一SONOS器件注入沟道并且去除所述第一TUNM；
在所述HM上形成使所述HM的第二部分暴露在所述第一SONOS区中的第二TUNM；
蚀刻所述HM的所述第二部分，穿过覆盖在所述第一SONOS区上的第二垫氧化层为第二SONOS器件注入沟道并且去除所述第二TUNM；以及
同时蚀刻在所述第二SONOS区和所述第一SONOS区中的所述第一垫氧化层和所述第二垫氧化层，并且去除所述HM。
2.根据权利要求1所述的方法，其中所述第一SONOS区包括P-SONOS区以及所述第二SONOS区包括N-SONOS区。
3.根据权利要求1所述的方法，其中所述第一SONOS区包括N-SONOS区以及所述第二SONOS区包括P-SONOS区。
4.根据权利要求1所述的方法，其中形成所述第二TUNM包括将光刻胶沉积在所述HM上，以及其中，所述第一垫氧化层将所述基底的所述表面与在所述第二SONOS区中的所述光刻胶隔离。
5.根据权利要求1所述的方法，其中所述第一SONOS区包括P-SONOS区，并且所述方法还包含在去除所述第二TUNM之前穿过所述第二垫氧化层在所述第一SONOS区中注入N阱。
6.根据权利要求1所述的方法，其中所述第二SONOS区包括N-SONOS区，并且所述方法还包括在去除所述第一TUNM之前穿过所述第一垫氧化层在所述N-SONOS区中注入P阱。
7.根据权利要求1所述的方法，其中所述基底还包括若干MOS器件将被在其中形成的MOS区。
8.根据权利要求7所述的方法，其中所述若干MOS器件包括一对互补的MOS器件。
9.根据权利要求7所述的方法，还包括在沉积所述HM之前同时为在所述MOS区中的所述若干MOS器件中的至少一个MOS器件注入阱以及为在所述第一SONOS区或者所述第二SONOS区中的所述一对互补的SONOS器件中的一个SONOS器件注入阱。
10.根据权利要求7所述的方法，还包括：在去除所述HM之后，在所述第一SONOS区、所述第二SONOS区中形成的ONO叠层之上和所述MOS区中的栅极氧化层(GOx)之上沉积栅极层，并且图案化所述栅极层以同时为所述一对互补的SONOS器件和所述若干MOS器件中的至少一个MOS器件形成栅极。
11.根据权利要求10所述的方法，还包括在去除所述HM之后：
为所述一对互补的SONOS器件和所述若干MOS器件形成源极和漏极；以及
同时在所述第一SONOS区、所述第二SONOS区和所述MOS区上形成金属层以将所述第一SONOS器件的漏极电耦合到所述第二SONOS器件的漏极，以及将所述一对互补的SONOS器件中的至少一个SONOS器件的源极电耦合到所述若干MOS器件中的一个MOS器件。
12.一种方法，包括：
将第一隧道掩膜(第一TUNM)沉积在基底的表面上，所述基底包括一对互补的SONOS器件将被形成在其中的P-SONOS区和N-SONOS区；
图案化所述第一TUNM以暴露所述N-SONOS区，穿过覆盖在所述N-SONOS区上的第一垫氧化层为N型SONOS器件注入沟道并且去除所述第一TUNM；
将第二隧道掩膜(第二TUNM)沉积在所述P-SONOS区上；
图案化所述第二TUNM以暴露所述P-SONOS区，穿过覆盖在所述P-SONOS区上的第二垫氧化层为P型SONOS器件注入沟道并且去除所述第二TUNM；以及
将硬掩膜(HM)沉积在所述N-SONOS区和所述P-SONOS区上；
图案化所述HM以暴露所述N-SONOS区和所述P-SONOS区；以及
同时蚀刻在所述N-SONOS区和所述P-SONOS区中的所述第一垫氧化层和所述第二垫氧化层，并且去除所述HM。
13.根据权利要求12所述的方法，其中图案化所述HM包括将互补的隧道掩膜(C-TUNM)沉积在所述HM上并且图案化所述C-TUNM以暴露覆盖在所述N-SONOS区和所述P-SONOS区上的所述HM。
14.根据权利要求12所述的方法，还包括在去除所述第二TUNM之前穿过所述第二垫氧化层在所述P-SONOS区中注入N阱。
15.根据权利要求12所述的方法，还包括在去除所述第一TUNM之前穿过所述第一垫氧化层在所述N-SONOS区中注入P阱。
16.根据权利要求12所述的方法，其中所述基底还包括若干MOS器件将被在其中形成的MOS区。
17.根据权利要求16所述的方法，还包括在沉积所述第一TUNM之前，同时为在所述MOS区中的所述若干MOS器件中的至少一个MOS器件注入阱以及为在所述P-SONOS区或者所述N-SONOS区中的所述一对互补的SONOS器件中的一个SONOS器件注入阱。
18.一种方法，包括：
将硬掩膜(HM)沉积在基底的表面上，所述基底包括若干MOS器件将被在其中形成的MOS区、一对互补的SONOS器件将被在其中形成的P-SONOS区和N-SONOS区；
在所述HM上形成使所述HM的第一部分暴露在所述N-SONOS区中的第一隧道掩膜(TUNM)；
蚀刻所述HM的所述第一部分，穿过覆盖在所述N-SONOS区上的第一垫氧化层为所述N型SONOS器件注入沟道并且去除所述第一TUNM；
在所述HM上形成使所述HM的第二部分暴露在所述P-SONOS区中的第二TUNM；
蚀刻所述HM的所述第二部分，穿过覆盖在所述P-SONOS区上的第二垫氧化层为所述P型SONOS器件注入沟道并且去除所述第二TUNM；
同时蚀刻在所述N-SONOS区和所述P-SONOS区中的所述第一垫氧化层和所述第二垫氧化层；以及
同时从所述N-SONOS区、所述P-SONOS区和所述MOS区去除所述HM。
19.根据权利要求18所述的方法，还包括在沉积所述第一HM之前，同时为在所述MOS区中的所述若干MOS器件中的至少一个MOS器件注入阱以及为在所述P-SONOS区或者所述N-SONOS区中的所述一对互补的SONOS器件中的一个SONOS器件注入阱。
20.根据权利要求18所述的方法，还包括：
将若干介电层沉积在所述基底的所述表面上，所述介电层包括覆盖在所述基底的所述表面上的隧穿层、覆盖在所述隧穿层上的电荷捕获层以及覆盖在所述电荷捕获层上的阻挡层；以及
蚀刻所述若干介电层以便为在所述N-SONOS区和所述N-SONOS区中的所述一对互补的SONOS器件形成介电叠层。
21.根据权利要求20所述的方法，还包括将栅极氧化物(GOx)沉积在所述MOS区中，其中沉积所述GOx包括在所述一对互补的SONOS器件的所述介电叠层的所述阻挡层上同时形成高温氧化物(HTO)。
22.根据权利要求20所述的方法，还包括在所述N-SONOS区、所述P-SONOS区中的所述介电叠层之上和所述MOS区中的所述GOx之上沉积栅极层并且图案化所述栅极层以同时为所述一对互补的SONOS器件和所述若干MOS器件中的至少一个MOS器件形成栅极。
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361915390P | 2013-12-12 | 2013-12-12 | |
| US61/915,390 | 2013-12-12 | ||
| US201461936506P | 2014-02-06 | 2014-02-06 | |
| US61/936,506 | 2014-02-06 | ||
| US14/305,122 | 2014-06-16 | ||
| US14/305,122 US20150171104A1 (en) | 2013-12-12 | 2014-06-16 | Complementary sonos integration into cmos flow |
| PCT/US2014/066545 WO2015088731A1 (en) | 2013-12-12 | 2014-11-20 | Complementary sonos integration into cmos flow |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105531828A true CN105531828A (zh) | 2016-04-27 |
| CN105531828B CN105531828B (zh) | 2019-12-06 |
Family
ID=53369470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201480050479.8A Active CN105531828B (zh) | 2013-12-12 | 2014-11-20 | 互补的sonos集成到cmos中的流程 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US20150171104A1 (zh) |
| CN (1) | CN105531828B (zh) |
| TW (1) | TW201535486A (zh) |
| WO (1) | WO2015088731A1 (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9824895B1 (en) | 2016-09-27 | 2017-11-21 | Cypress Semiconductor Corporation | Method of integration of ONO stack formation into thick gate oxide CMOS flow |
| US10276384B2 (en) * | 2017-01-30 | 2019-04-30 | International Business Machines Corporation | Plasma shallow doping and wet removal of depth control cap |
| US10062573B1 (en) | 2017-06-14 | 2018-08-28 | Cypress Semiconductor Corporation | Embedded SONOS with triple gate oxide and manufacturing method of the same |
| US10153039B1 (en) * | 2017-07-05 | 2018-12-11 | Micron Technology, Inc. | Memory cells programmed via multi-mechanism charge transports |
| US10510765B2 (en) * | 2017-07-18 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and method for fabricating the same |
| US20190103414A1 (en) | 2017-10-04 | 2019-04-04 | Cypress Semiconductor Corporation | Embedded sonos with a high-k metal gate and manufacturing methods of the same |
| US10332599B2 (en) * | 2017-11-14 | 2019-06-25 | Longitude Flash Memory Solutions Ltd. | Bias scheme for word programming in non-volatile memory and inhibit disturb reduction |
| US11942475B2 (en) * | 2019-10-18 | 2024-03-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage transistor structure |
| GB2591472B (en) | 2020-01-28 | 2022-02-09 | X Fab France Sas | Method of forming asymmetric differential spacers for optimized MOSFET performance and optimized mosfet and SONOS co-integration |
| US20230081072A1 (en) * | 2021-09-15 | 2023-03-16 | Infineon Technologies LLC | Method of Integrating SONOS into HKMG Flow |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050186734A1 (en) * | 2003-02-24 | 2005-08-25 | In-Wook Cho | Method of manufacturing a non-volatile semiconductor memory device |
| CN101421839A (zh) * | 2005-04-21 | 2009-04-29 | 国际商业机器公司 | 使用金属/金属氮化物双层结构作为自对准强按比例缩放cmos器件中的栅电极 |
| CN101548331A (zh) * | 2007-09-20 | 2009-09-30 | 赛普拉斯半导体公司 | 可编程的csonos逻辑单元 |
| CN101606236A (zh) * | 2007-05-25 | 2009-12-16 | 赛普拉斯半导体公司 | 非易失性电荷俘获存储器件和逻辑cmos器件的集成器件 |
| CN102263131A (zh) * | 2010-05-25 | 2011-11-30 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| CN103258798A (zh) * | 2012-02-15 | 2013-08-21 | 赛普拉斯半导体公司 | 将电荷捕获栅层叠集成到cmos流程的方法 |
| US8546226B2 (en) * | 2011-07-25 | 2013-10-01 | United Microelectronics Corp. | SONOS non-volatile memory cell and fabricating method thereof |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4628340A (en) * | 1983-02-22 | 1986-12-09 | Tokyo Shibaura Denki Kabushiki Kaisha | CMOS RAM with no latch-up phenomenon |
| US6215701B1 (en) * | 1998-12-22 | 2001-04-10 | Oki Semiconductor | Nonvolatile memory cell structure for integration with semiconductor logic devices and method of using same |
| KR100493061B1 (ko) * | 2003-06-20 | 2005-06-02 | 삼성전자주식회사 | 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치 |
| US7390718B2 (en) * | 2004-02-20 | 2008-06-24 | Tower Semiconductor Ltd. | SONOS embedded memory with CVD dielectric |
| DE102004037089A1 (de) * | 2004-07-30 | 2006-03-16 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht |
| US6946349B1 (en) * | 2004-08-09 | 2005-09-20 | Chartered Semiconductor Manufacturing Ltd. | Method for integrating a SONOS gate oxide transistor into a logic/analog integrated circuit having several gate oxide thicknesses |
| US7816728B2 (en) | 2005-04-12 | 2010-10-19 | International Business Machines Corporation | Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications |
| US20080150002A1 (en) | 2006-12-22 | 2008-06-26 | Jeong-Mo Hwang | Simultaneous Formation of a Top Oxide Layer in a Silicon-Oxide-Nitride-Oxide-Silicon (SONOS) Transistor and a Gate Oxide in a Metal Oxide Semiconductor (MOS) |
| US8067284B1 (en) * | 2007-05-25 | 2011-11-29 | Cypress Semiconductor Corporation | Oxynitride bilayer formed using a precursor inducing a high charge trap density in a top layer of the bilayer |
| US7790622B2 (en) * | 2007-07-14 | 2010-09-07 | Samsung Electronics Co., Ltd. | Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes |
| US7848148B2 (en) | 2007-10-18 | 2010-12-07 | Macronix International Co., Ltd. | One-transistor cell semiconductor on insulator random access memory |
| US8163660B2 (en) * | 2008-05-15 | 2012-04-24 | Cypress Semiconductor Corporation | SONOS type stacks for nonvolatile change trap memory devices and methods to form the same |
| US8228726B2 (en) | 2008-12-14 | 2012-07-24 | Chip Memory Technology, Inc. | N-channel SONOS non-volatile memory for embedded in logic |
| WO2010077998A1 (en) * | 2008-12-16 | 2010-07-08 | Silicon Light Machines Corporation | Method of fabricating an integrated device |
| US7776757B2 (en) * | 2009-01-15 | 2010-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating high-k metal gate devices |
| US8071453B1 (en) * | 2009-04-24 | 2011-12-06 | Cypress Semiconductor Corporation | Method of ONO integration into MOS flow |
| US8637916B2 (en) | 2010-04-12 | 2014-01-28 | United Microelectronics Corp. | Semiconductor device with mini SONOS cell |
| US8409950B1 (en) * | 2010-11-08 | 2013-04-02 | Northrop Grumman Systems Corporation | Method for integrating SONOS non-volatile memory into a sub-90 nm standard CMOS foundry process flow |
| US8999856B2 (en) * | 2011-03-14 | 2015-04-07 | Applied Materials, Inc. | Methods for etch of sin films |
| US8586436B2 (en) * | 2012-03-20 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device |
-
2014
- 2014-06-16 US US14/305,122 patent/US20150171104A1/en not_active Abandoned
- 2014-11-14 TW TW103139545A patent/TW201535486A/zh unknown
- 2014-11-20 WO PCT/US2014/066545 patent/WO2015088731A1/en active Application Filing
- 2014-11-20 CN CN201480050479.8A patent/CN105531828B/zh active Active
-
2016
- 2016-03-22 US US15/077,021 patent/US9997528B2/en active Active
-
2017
- 2017-09-18 US US15/708,008 patent/US10002878B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050186734A1 (en) * | 2003-02-24 | 2005-08-25 | In-Wook Cho | Method of manufacturing a non-volatile semiconductor memory device |
| CN101421839A (zh) * | 2005-04-21 | 2009-04-29 | 国际商业机器公司 | 使用金属/金属氮化物双层结构作为自对准强按比例缩放cmos器件中的栅电极 |
| CN101606236A (zh) * | 2007-05-25 | 2009-12-16 | 赛普拉斯半导体公司 | 非易失性电荷俘获存储器件和逻辑cmos器件的集成器件 |
| CN101548331A (zh) * | 2007-09-20 | 2009-09-30 | 赛普拉斯半导体公司 | 可编程的csonos逻辑单元 |
| CN102263131A (zh) * | 2010-05-25 | 2011-11-30 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| US8546226B2 (en) * | 2011-07-25 | 2013-10-01 | United Microelectronics Corp. | SONOS non-volatile memory cell and fabricating method thereof |
| CN103258798A (zh) * | 2012-02-15 | 2013-08-21 | 赛普拉斯半导体公司 | 将电荷捕获栅层叠集成到cmos流程的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201535486A (zh) | 2015-09-16 |
| CN105531828B (zh) | 2019-12-06 |
| US10002878B2 (en) | 2018-06-19 |
| WO2015088731A1 (en) | 2015-06-18 |
| US9997528B2 (en) | 2018-06-12 |
| US20150171104A1 (en) | 2015-06-18 |
| US20160204120A1 (en) | 2016-07-14 |
| US20180040625A1 (en) | 2018-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101606236B (zh) | 非易失性电荷俘获存储器件和逻辑cmos器件的集成器件 | |
| CN105531828A (zh) | 互补的sonos集成到cmos中的流程 | |
| US9911613B2 (en) | Method of fabricating a charge-trapping gate stack using a CMOS process flow | |
| US9922988B2 (en) | Embedded SONOS based memory cells | |
| US10418373B2 (en) | Method of ONO stack formation | |
| US11641745B2 (en) | Embedded sonos with a high-K metal gate and manufacturing methods of the same | |
| CN105340068A (zh) | 存储器晶体管到高k、金属栅极cmos工艺流程中的集成 | |
| CN105981158A (zh) | 将sonos集成到cmos流程中的方法 | |
| TWI582854B (zh) | 用於整合非揮發性電荷捕獲記憶體元件和邏輯ｃｍｏｓ元件的方法 | |
| TW200404339A (en) | Method for forming a protective buffer layer for high temperature oxide processing | |
| TW201913880A (zh) | 具有三閘極氧化物的嵌入式矽氧氮氧矽半導體及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20190529 Address after: Dublin, Ireland Applicant after: Longitudinal Flash Storage Solutions Co., Ltd. Address before: American California Applicant before: Cypress Semiconductor Corp. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |