JP4531090B2 - ジッタ抑圧回路 - Google Patents
ジッタ抑圧回路 Download PDFInfo
- Publication number
- JP4531090B2 JP4531090B2 JP2007509099A JP2007509099A JP4531090B2 JP 4531090 B2 JP4531090 B2 JP 4531090B2 JP 2007509099 A JP2007509099 A JP 2007509099A JP 2007509099 A JP2007509099 A JP 2007509099A JP 4531090 B2 JP4531090 B2 JP 4531090B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- phase deviation
- signal
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0091—Transmitter details
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Description
パターン検出回路2
まず、パターン検出回路2は、大略、1.5UI(Unit Interval)遅延回路21と、2つのD-FF22及び23と、2つのローパスフィルタ(LPF)24及び25と、2つの3値識別回路26及び27と、2つのANDゲート28及び29とで構成されている。
逆位相偏差発生回路3
逆位相偏差発生回路3においては、SONET又はSDHにおけるA1部に対応した位相偏差を打ち消す逆位相偏差を予め設定した逆位相偏差設定値31と、同じくA2部に対応した逆位相偏差設定値32と、同じくZ0部に対応した逆位相偏差設定値33とが設けられている。
以下、このような実施例の動作を図3に示したタイムチャート並びに図4に示した動作波形図を参照して説明する。
A1入力時
A2入力時
ヘッダのA2部を入力した場合には、図3(b)において同図(1)に示すように、“00101000”の繰り返しパターンになっている。1.5UI遅延回路21においては、同図(2)に示すように1.5UI分だけ遅延させてD-FF22においてはそのままのクロック信号とし、D-FF23においては反転させたクロック信号として与えられる。
Z0入力時
ヘッダのZ0部を入力した時には、図3(c)において同図(1)に示すように“11001100”の繰り返しパターンになるので、1.5UI遅延回路25を経由して遅延される信号は、同図(2)に示すようになり、これがD-FF22においてそのままクロック信号として与えられ、D-FF23においては反転したクロック信号として与えられる。従って、同図(3)に示すようにD-FF22からは常に“H”レベルの信号が発生され、D-FF23からは、同図(4)に示すように常に“L”レベルの信号が発生されることになる。
2 パターン検出回路
21 1.5UI遅延回路
22,23 D-FF(D型フリップフロップ)
24,25,37 ローパスフィルタ(LPF)
26,27 3値識別回路
28,29 ANDゲート
3 逆位相偏差発生回路
31 A1部逆位相設定値
32 A2部逆位相偏差設定値
33 Z0部逆位相偏差設定値
34〜36 スイッチ
4 位相偏差補正回路
5 駆動回路
6 光変調器
図中、同一符号は同一又は相当部分を示す。
Claims (8)
- 入力データを再生するデータ再生回路と、
該データ再生回路で再生されたデータから、規定値を超える位相偏差を発生する固定パターンの繰り返しを検出するパターン検出回路と、
該固定パターンの繰り返しが検出された時、該固定パターンの繰り返しに対応した位相偏差の逆位相偏差を有する逆位相偏差信号を発生する逆位相偏差発生回路と、
該逆位相偏差信号と該データ再生回路の出力信号とを加算する位相偏差補正回路と、
を備えたことを特徴とするジッタ抑制回路。 - 請求項1において、
該固定パターンが、SONET又はSDHヘッダのA1, A2, 及びZ0部における同期パターンであることを特徴としたジッタ抑圧回路。 - 請求項2において、
該パターン検出回路が、該データ再生回路で再生されたデータを、このデータを所定時間だけ遅延させたデータ及びその反転データをクロックとして判定することにより2種類の判定データを求め、該判定データに基づいて該A1, A2, 及びZ0部における同期パターンを検出するものであることを特徴としたジッタ抑圧回路。 - 請求項3において、
該データ再生回路が該入力データの位相偏差成分に対して広帯域のローパスフィルタを有し、該パターン検出回路が、該判定データを求めるに際して該データ再生回路より高い周波数をカットオフ周波数としたローパスフィルタで平均化することを特徴とするジッタ抑圧回路。 - 請求項1において、
該入力データが、送信用入力データ又は受信用入力データであることを特徴としたジッタ抑圧回路。 - 請求項4において、
該パターン検出回路が、該2種類の判定データを3値識別しかつ組み合わせることにより該A1, A2, 及びZ0部における同期パターンを検出することを特徴としたジッタ抑圧回路。 - 請求項1から6のいずれか一つにおいて、
該逆位相偏差発生回路が、該逆位相偏差信号を、該データ再生回路と同等のカットオフ周波数としたローパスフィルタを通してから該位相偏差補正回路に与えることを特徴としたジッタ抑圧回路。 - 請求項1から7のいずれか一つにおいて、
該位相偏差補正回路に、さらに光信号に変換する回路を接続したことを特徴としたジッタ抑圧回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2005/005029 WO2006100745A1 (ja) | 2005-03-18 | 2005-03-18 | ジッタ抑圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006100745A1 JPWO2006100745A1 (ja) | 2008-08-28 |
JP4531090B2 true JP4531090B2 (ja) | 2010-08-25 |
Family
ID=37023442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007509099A Expired - Fee Related JP4531090B2 (ja) | 2005-03-18 | 2005-03-18 | ジッタ抑圧回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7831005B2 (ja) |
JP (1) | JP4531090B2 (ja) |
WO (1) | WO2006100745A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7394277B2 (en) | 2006-04-20 | 2008-07-01 | Advantest Corporation | Testing apparatus, testing method, jitter filtering circuit, and jitter filtering method |
US8055137B2 (en) * | 2007-03-27 | 2011-11-08 | Tongqing Wang | Phase coded non-return-to-zero optical transmitter |
US8040984B2 (en) * | 2007-12-31 | 2011-10-18 | Agere System Inc. | Methods and apparatus for improved jitter tolerance in an SFP limit amplified signal |
US8369713B2 (en) * | 2010-03-18 | 2013-02-05 | Nippon Telegraph And Telephone Corporation | Bit-rate discrimination method and its apparatus |
US8422891B2 (en) | 2010-09-24 | 2013-04-16 | Intel Corporation | Jitter reduction of electrical signals from limiting optical modules |
US8675714B2 (en) | 2010-10-12 | 2014-03-18 | Pericom Semiconductor Corporation | Trace canceller with equalizer adjusted for trace length driving variable-gain amplifier with automatic gain control loop |
US10305671B2 (en) * | 2015-05-21 | 2019-05-28 | Cirrus Logic, Inc. | Synchronous differential signaling protocol |
CA167808S (en) | 2016-04-05 | 2018-06-13 | Dasz Instr Inc | Music production centre |
CA3019162A1 (en) | 2016-04-06 | 2017-10-12 | Dariusz Bartlomiej GARNCARZ | Music control device and method of operating same |
US9742549B1 (en) * | 2016-09-29 | 2017-08-22 | Analog Devices Global | Apparatus and methods for asynchronous clock mapping |
US10547475B1 (en) * | 2019-02-22 | 2020-01-28 | Cadence Design Systems, Inc. | System and method for measurement and adaptation of pulse response cursors to non zero values |
TWI773966B (zh) * | 2020-02-20 | 2022-08-11 | 瑞昱半導體股份有限公司 | 運作方法以及接收裝置 |
KR20220022398A (ko) * | 2020-08-18 | 2022-02-25 | 삼성전자주식회사 | 적응적 등화를 수행하는 수신 회로 및 이를 포함하는 시스템 |
US11177986B1 (en) * | 2020-11-24 | 2021-11-16 | Texas Instruments Incorporated | Lane adaptation in high-speed serial links |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07143111A (ja) * | 1990-07-11 | 1995-06-02 | Bull Sa | データのサンプリング装置及びデジタルデータ伝送システム |
JP2004172742A (ja) * | 2002-11-18 | 2004-06-17 | Fujitsu Ltd | クロック再生回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5956624A (en) * | 1994-07-12 | 1999-09-21 | Usa Digital Radio Partners Lp | Method and system for simultaneously broadcasting and receiving digital and analog signals |
JP2000286922A (ja) | 1999-03-31 | 2000-10-13 | Nec Corp | 伝送速度検出回路 |
WO2001041351A1 (fr) * | 1999-12-03 | 2001-06-07 | Fujitsu Limited | Boucle de remise en phase et repeteur optique pourvu de cette boucle, dispositif de station terminale optique et systeme de communications optiques |
JP4310036B2 (ja) * | 2000-09-07 | 2009-08-05 | 株式会社アドバンテスト | タイミング信号発生回路、及び、それを備えた半導体検査装置 |
JP2003060732A (ja) | 2001-08-20 | 2003-02-28 | Nec Corp | データ伝送速度判別装置、データ受信機及びマルチレート伝送システム |
US7352777B2 (en) * | 2001-10-31 | 2008-04-01 | Intel Corporation | Data framer |
US6717789B2 (en) * | 2001-12-05 | 2004-04-06 | Honeywell International Inc. | Power supply rejection circuit for capacitively-stored reference voltages |
JP2003134178A (ja) | 2002-08-12 | 2003-05-09 | Fujitsu Ltd | 位相ジッタ抽出回路及び位相ジッタキャンセル回路 |
US20040087321A1 (en) * | 2002-11-06 | 2004-05-06 | Ernie Lin | Circuitry to establish a wireless communication link |
US7194025B2 (en) * | 2003-06-16 | 2007-03-20 | Harris Corporation | Updating adaptive equalizer coefficients using known or predictable bit patterns distributed among unknown data |
-
2005
- 2005-03-18 JP JP2007509099A patent/JP4531090B2/ja not_active Expired - Fee Related
- 2005-03-18 WO PCT/JP2005/005029 patent/WO2006100745A1/ja not_active Application Discontinuation
-
2007
- 2007-09-18 US US11/898,983 patent/US7831005B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07143111A (ja) * | 1990-07-11 | 1995-06-02 | Bull Sa | データのサンプリング装置及びデジタルデータ伝送システム |
JP2004172742A (ja) * | 2002-11-18 | 2004-06-17 | Fujitsu Ltd | クロック再生回路 |
Also Published As
Publication number | Publication date |
---|---|
US20080069282A1 (en) | 2008-03-20 |
JPWO2006100745A1 (ja) | 2008-08-28 |
WO2006100745A1 (ja) | 2006-09-28 |
US7831005B2 (en) | 2010-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4531090B2 (ja) | ジッタ抑圧回路 | |
US6545507B1 (en) | Fast locking CDR (clock and data recovery circuit) with high jitter tolerance and elimination of effects caused by metastability | |
EP1648128B1 (en) | Selective scrambler for use in a communication system and method to minimize bit error at the receiver | |
EP1183781B1 (en) | Data clock recovery circuit | |
US8344769B2 (en) | Jitter suppression circuit and jitter suppression method | |
US7515656B2 (en) | Clock recovery circuit and data receiving circuit | |
JP2008011173A (ja) | Cdr回路 | |
US7200782B2 (en) | Clock recovery system for encoded serial data with simplified logic and jitter tolerance | |
JP5067504B2 (ja) | データ受信回路 | |
JP2006523046A (ja) | 複数のパケットネットワークを通じたクロックの調整 | |
EP1547296B1 (en) | System and method for transferring data among transceivers substantially void of data dependent jitter | |
US8000429B2 (en) | Jitter correction method and circuit | |
JP5502785B2 (ja) | 光受信装置 | |
KR20080051662A (ko) | 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법 | |
JP7169781B2 (ja) | 信号処理装置および方法 | |
JP2007142860A (ja) | 送信器、受信器及びデータ伝送方法 | |
WO2003083623A2 (en) | Apparatus and method for aggregation and transportation for plesiosynchronous framing oriented data formats | |
JP4531667B2 (ja) | クロック再生回路 | |
JP2004242243A (ja) | データ受信装置 | |
JPH08102763A (ja) | ジッタ測定装置 | |
TW200423532A (en) | Techniques to monitor signal quality | |
JP4872351B2 (ja) | クロック再生装置 | |
JP2006101029A (ja) | データ受信装置 | |
JP2009159114A (ja) | ビット同期回路 | |
JP5515920B2 (ja) | Dpll回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100308 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100608 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |