JP4531090B2

JP4531090B2 - ジッタ抑圧回路

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Publication number: JP4531090B2
Application number: JP2007509099A
Authority: JP
Inventors: 直樹桑田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-03-18
Filing date: 2005-03-18
Publication date: 2010-08-25
Anticipated expiration: 2025-03-18
Also published as: US20080069282A1; JPWO2006100745A1; WO2006100745A1; US7831005B2

Description

本発明は、ジッタ抑圧回路に関し、特に光送信回路において電気入力データ信号から光出力信号を発生するときに発生するジッタ成分を抑圧するジッタ抑圧回路に関するものである。

光送信回路においては、電気入力データ信号の波形などに依存せずに高品質で安定した光信号を出力する必要があるが、この場合に問題となるのが電気入力データ信号のジッタ成分（以下、位相偏差と称することがある。）である。このジッタ成分について以下に簡単に説明する。

図5の(1)は、SONET(Synchronous Optical Network)、又はSDH(Synchronous Digital Hierarchy)に用いられるフォーマットを示しており、例えばSONETの場合、図示のようにSTS-Nフレームは、N×90Columns×9Rowsによって1フレームを構成しており、この内、左側のN×3Columns×9Rowsでトランスポートオーバーヘッドを構成し、その他の部分をSTS-Nのペイロードが占めている。

同図(2)には、同図(1)においてN=3とした時の、トランスポートオーバーヘッドが拡大して示されている。この内、セクションオーバーヘッド(SDH)におけるA1バイトとA2バイトでフレーム同期パターンを形成している。

このような同期パターンは、現在一般に普及しつつある10GbpsのSONET信号（又はSDH信号）の場合には、N=192であり、従ってこの固定した同期パターンの繰り返しが長時間（A１とA2の合計で約300ns）連続し、A1バイト及びA2バイトで発生した位相偏差は約3MHzの周波数成分を持つことになる。さらにZ0バイトも同様に固定パターンの繰り返しとなるため、合計で約460nsの間、固定パターンが連続することになる。

図6には、このような固定パターンが長時間連続することによる影響が示されている。

すなわち、同図（a）に示す電気入力データ信号波形は、同図(1)の通常時において、同図(b)に示す光出力信号のように、固定パターンに基づくヘッダ部（この場合はSONET信号(OC-192)のヘッダ部）の位相偏差（ジッタ成分）が大きくなる様子が示されている。また、同図(2)に示すように入力波形が劣化した時には、同図(a)に示す電気入力データ信号波形は、同図(b)に示すように、ヘッダ部の位相偏差がさらに増大する。

このような位相偏差は、SONETの場合、0.1UIpp以下であることがジッタ規格の規定値になっており、従って、0.1UIppを超えるような場合が問題とされる。

一方、このような固定パターンに基づくジッタ成分を含む入力データ信号に基づいて光信号を出力する場合、図7(a)に示すように、入力データ信号に同期した高品質な同期クロック信号CLKsをD-FF（フリップフロップ）7において受け渡しし、このD-FF7で再生されたデータ信号を駆動回路5及び光変調器6を経由して出力光信号Osを発生する構成が従来より知られている。これによれば、ジッタ成分の影響を受けずに入力データ信号Esから出力光信号Osを発生することができる。

しかしながら、近年の光通信用モジュールは、徹底した小型化や、インタフェースの簡素化などにより、同図(a)に示したような同期クロック信号CLKsの受け渡しが削除される傾向にある。従って、このような同期クロックが無い場合には、入力データ信号のジッタ成分が抑圧されずに光信号に伝達されてしまい、図6(b)に示したように出力光信号のジッタ成分が増大してしまう。

このような同期クロック信号を用いない例として、図7(b)に示す別の従来技術が知られている。この従来技術においては、まず、入力データ信号Esに含まれるジッタ成分を或る程度除去するため、入力データ信号Esを広帯域CDR(Clock & Data Recovery)回路1に通すことにより、内蔵するPLL回路（図示せず）で入力データ信号のビットレートのクロックCLKを抽出し且つジッタ成分に8MHz程度の広帯域のローパスフィルタ（図示せず）をPLL回路内で掛けてデータDATAを再生する。なお、この場合に狭帯域に設定できないのは、狭帯域のPLL回路で抽出したクロックにより、ジッタ成分のある入力データ信号Esを打ち抜いても再生されるデータが誤ってしまう可能性があるからである。

すなわち、符号誤りを発生させないために、入力信号の持つジッタ成分の抑圧に制限があり、SONET規格では、例えば周波数400kHzで1.5UIppのジッタを持つ信号が入力されても、符号誤りを発生してはならない。もし400kHzのジッタ成分を完全に抑圧したとすると、1UIを越えるジッタ成分を持つ信号に対しては必ず符号誤りが発生することになる。従って、ある程度のジッタは抑圧せずに透過させる必要があり、CDR回路1は通常は8MHz程度の広帯域を持つ。

一方、ジッタの透過帯域が8MHz程度であると、A1, A2バイトで発生する3MHz程度のジッタ成分は抑圧することができず、出力信号がジッタ成分を持つことになる。

そこで、このようにして広帯域CDR回路1から出力されたデータDATAとクロックCLKは複数段のシフトレジスタで構成されるFIFO8に送られると共に、クロックCLKは狭帯域PLL回路9にも送られる。

狭帯域PLL回路9においては、クロックCLKを受けて、ジッタ成分に例えば100KHzのローパスフィルタ（図示せず）を通して上記ビットレートの読出クロックを生成し、この読出クロックでFIFO8に格納されるデータDATAを打ち直すことにより、駆動回路5及び光変調器6を介してジッタ成分の少ない出力光信号Osを発生するようにしている。

一方、判別部で判別されたデータの伝送速度に従って他のデータ送受信機から送信されるデータの受信タイミングを同期回路で合わせ、この同期回路を用いて受信したデータを処理回路で処理するデータ伝送速度判別装置がある（例えば、特許文献1参照。）。

また、SDHに対応する同期転送モード(STM-M)の各伝送速度を検出する伝送速度検出回路がある（例えば、特許文献2参照。）。

さらには、正規化された位相ジッタを検出し、この検出された位相ジッタから以降に生じる位相ジッタを予測し、検出された位相ジッタについて加算平均を施すことにより以降に生じる位相ジッタを予測する回路がある（例えば、特許文献3参照。）。
特開2003-60732号公報特開2000-286922号公報特開2003-134178号公報

図7(a)に示した従来技術の場合には同期クロック信号が必要であり、これを用いずにジッタ成分を抑圧しようとする同図(b)に示す従来技術の場合には、狭帯域PLL回路やFIFOを使用しなければならない。

すなわち、後者の従来技術の場合には、狭帯域PLL回路9に用いるVCO（電圧制御発振器）が外付け部品にならざるを得ず、従って回路規模が増大してしまうという課題があった。

従って本発明は、同期クロック信号を用いず且つ回路規模を増大させることなくジッタを抑圧する回路を提供することを課題とする。

上記の課題を解決するため、本発明に係るジッタ抑圧回路は、入力データを再生するデータ再生回路と、該データ再生回路で再生されたデータから、規定値を超える位相偏差を発生する固定パターンの繰り返しを検出するパターン検出回路と、該固定パターンの繰り返しが検出された時、該固定パターンの繰り返しに対応した位相偏差の逆位相偏差を有する逆位相偏差信号を発生する逆位相偏差発生回路と、該逆位相偏差信号と該データ再生回路の出力信号とを加算する位相偏差補正回路とを備えたことを特徴としている。

すなわち本発明では、図1に概念的に示すように、データ再生回路である広帯域CDR回路1において、或る程度ジッタ成分が除去された再生データ信号がパターン検出回路2と位相偏差補正回路4とに与えられる。パターン検出回路2においては、広帯域CDR回路1で再生されたデータから、規定値を超える位相偏差を発生する所定信号パターン（例えば、前述したSONET又はSDHヘッダのA1,A2,及びZ0部における固定パターン）を検出する。

そして、逆位相偏差発生回路3は、パターン検出回路2で検出された固定パターンに基づき、広帯域CDR回路1から出力されたデータ信号における位相偏差成分（ジッタ成分）を打ち消すような逆位相偏差を有する逆位相偏差信号を発生する。そして、位相偏差補正回路4は、この逆位相偏差発生回路3から受けた逆位相偏差信号に基づき、広帯域CDR回路1から出力されたデータ信号における位相偏差成分を打ち消す。

このようにして、位相偏差補正回路4では、図1において矢印で示した位相偏差A〜Cが除去されることとなり、駆動回路5及び光変調器6を経由して出力される光信号Osにおいては固定パターンに基づくジッタ成分が除かれたものとなる。

ここで、上記の該パターン検出回路は、例えば、該データ再生回路で再生されたデータを、このデータを所定時間だけ遅延させたデータ及びその反転データをクロックとして判定することにより2種類の判定データを求め、該判定データに基づいて該A1, A2, 及びZ0部における固定パターンを同期パターンとして検出するものである。

また、該データ再生回路は、例えば、該入力データの位相偏差成分に対して広帯域のローパスフィルタを有し、該パターン検出回路が、該判定データを求めるに際して該データ再生回路より高い周波数をカットオフ周波数としたローパスフィルタで平均化するものである。

また、該入力データは、例えば、送信用入力データ又は受信用入力データである。

また、該パターン検出回路は、例えば、該2種類の判定データを3値識別し且つ組み合わせることにより該A1, A2, 及びZ0部におけるパターンを検出するものである。

また、該逆位相偏差発生回路は、例えば、該逆位相偏差信号を、該データ再生回路と同等のカットオフ周波数としたローパスフィルタを通してから該位相偏差補正回路に与えるものである。

本発明によれば、同期クロック信号を不要とし、広帯域CDR回路だけでは抑圧できなかったジッタトランスファ帯域内のジッタ成分を抑圧することが可能となる。また、SONETフレーマ回路などで用いられているフレーム同期回路によるヘッダ部検出に対して、回路規模が非常に小さく、十分な精度でジッタ抑圧を行うことができ、XFPモジュールなどの小型光トランシーバーへの搭載を可能としている。

図2は、図1に概念的に示した本発明に係るジッタ抑圧回路の一実施例を示したもので、特にパターン検出回路2と逆位相偏差発生回路3の具体的な構成例を示している。
パターン検出回路2
まず、パターン検出回路2は、大略、1.5UI(Unit Interval)遅延回路21と、2つのD-FF22及び23と、2つのローパスフィルタ(LPF)24及び25と、2つの3値識別回路26及び27と、2つのANDゲート28及び29とで構成されている。

このパターン検出回路2において、広帯域CDR回路1の出力データ(1)は、1.5UI遅延回路21とD-FF22及び23とに共通に与えられる。1.5UI遅延回路21は、クロック期間の1.5倍の期間だけ広帯域CDR回路1の出力データを遅延させた後、D-FF22においてはそのままクロック信号(2)として与え、またD-FF23に対してはそのクロック信号(2)を反転した形で与える。

D-FF22及び23はそれぞれ出力データ(3)及び（4）をローパスフィルタ24及び25（カットオフ周波数20MHz）に与え、ローパスフィルタ24は、その出力信号(5)を3値識別回路26に与え、ローパスフィルタ25はその出力信号を3値識別回路27に与える。

3値識別回路26及び27には、H側閾値(6)とL側閾値が共に与えられており、3値識別回路26のH側出力(High)(7)はANDゲート28及び29に共通に送られ、L側出力はA2検出信号D2として逆位相偏差発生回路3にそのまま送られる。また3値識別回路27のH側出力はANDゲート28に送られ、L側(Low)出力はANDゲート29に送られる。なお、中間出力(Mid)はH側出力とL側出力の中間のレベルを示し、ここでは特に使用しない。

そしてANDゲート28は3値識別回路26のH側出力(7)と3値識別回路27のH側出力との論理積(AND)をとってA1検出信号D1を発生し、逆位相偏差発生回路3に送る。また、ANDゲート29は、3値識別回路26のH側出力(7)と3値識別回路27のL側出力との論理積をとってZ0検出信号D0として逆位相偏差発生回路3に送るように接続されている。
逆位相偏差発生回路3
逆位相偏差発生回路3においては、SONET又はSDHにおけるA1部に対応した位相偏差を打ち消す逆位相偏差を予め設定した逆位相偏差設定値31と、同じくA2部に対応した逆位相偏差設定値32と、同じくZ0部に対応した逆位相偏差設定値33とが設けられている。

そしてこれらの設定値31〜33は、それぞれスイッチ34〜36に送られる。スイッチ34はパターン検出回路2のANDゲート28からのA1検出信号D1を受けた時に閉じるようになっており、スイッチ35は同様にしてパターン検出回路2の3値識別回路26のL側出力があった時に閉じ、さらにスイッチ36はパターン検出回路2のANDゲート29からZ0検出信号D0が発生した時に閉じるように構成されている。

これらのスイッチ34〜36のいずれかから発生された逆位相偏差信号はローパスフィルタ（カットオフ周波数8MHz）37を経由して位相偏差補正回路4に送られるように接続されている。
以下、このような実施例の動作を図3に示したタイムチャート並びに図4に示した動作波形図を参照して説明する。
A1入力時

まず、入力データ信号EsのヘッダがA1部である時、図3(a)に示すように、広帯域CDR1の出力信号(1)は同図(1)に示す如く、“11110110”の繰り返しパターンとなっており、これを受けて1.5UI遅延回路21は、同図(2)に示すように1.5UIだけ遅らせたデータを発生し、D-FF22に対してはそのまま与え、D-FF23に対しては反転した形で与える。

1.5UI遅延回路21からの出力信号(2)を受けたD-FF22においては、同図(3)に示すように、1.5UI遅延回路21の出力信号(2)の立ち上がりで出力信号（1）を叩くので、D-FF22の出力信号は、同図(3)に示すように常に“H”レベルの信号がローパスフィルタ24に与えられる。また、D-FF23においては、同図(2)に示す1.5UI遅延回路21からの出力信号の立ち下がりによって同図(1)に示すデータ信号が叩かれるので、同図(4)に示すように、常にやはり“H”レベルの信号が出力されてローパスフィルタ25に与えられることとなる。

従って、3値識別回路26においては、H側閾値(6)及びL側閾値に基づき、ローパスフィルタ24の出力(5)を“H”レベル、“M”（中間）レベル、または“L”レベルのいずれかに識別し、図3(a)に示す場合には、“H”レベルの信号(7)がANDゲート28に与えられる。また、3値識別回路27においても同様に、D-FF23から出力された“H”レベルの信号がローパスフィルタ25を経由して3値識別回路27においてH側閾値とL側閾値との比較が行なわれた後、やはり3値識別回路26と同様に“H”レベルの信号がANDゲート28に送られる。

従って、ANDゲート28からのみ、A1検出信号D1が出力されて逆位相偏差発生回路3のスイッチ34に送られる。
A2入力時
ヘッダのA2部を入力した場合には、図3(b)において同図(1)に示すように、“00101000”の繰り返しパターンになっている。1.5UI遅延回路21においては、同図(2)に示すように1.5UI分だけ遅延させてD-FF22においてはそのままのクロック信号とし、D-FF23においては反転させたクロック信号として与えられる。

この結果、同図(3)に示すように、D-FF22の出力信号は、常に“L”レベルとなり、D-FF23の出力信号は同図(4)に示すように、一部だけ“H”になる出力信号が発生される。

従って、ローパスフィルタ24においては、同図(3)に示す“L”レベルの信号がそのまま3値識別回路26に与えられてH側閾値及びL側閾値と比較される結果、“L”レベルの信号、即ちA2検出信号D2が発生されることになる。なお、3値識別回路27に対しては、D-FF23から同図(4)に示す信号がローパスフィルタ25を経由して与えられる結果、ローパスフィルタ25で平均化されることにより、“M”レベルの信号が出力され、この出力信号はどのANDゲート28及び29にも送られないので、このA2検出信号D2に関しては、3値識別回路のL側出力のみが判定結果となって逆位相偏差発生回路3におけるスイッチ35に与えられることになる。
Z0入力時
ヘッダのZ0部を入力した時には、図3(c)において同図(1)に示すように“11001100”の繰り返しパターンになるので、1.5UI遅延回路25を経由して遅延される信号は、同図(2)に示すようになり、これがD-FF22においてそのままクロック信号として与えられ、D-FF23においては反転したクロック信号として与えられる。従って、同図(3)に示すようにD-FF22からは常に“H”レベルの信号が発生され、D-FF23からは、同図(4)に示すように常に“L”レベルの信号が発生されることになる。

従って、これらの信号をそれぞれローパスフィルタ24及び25を経由して受けた3値識別回路26及び27においては、3値識別回路26が“H”出力(7)を示すが、3値識別回路27は、“L”レベルを示すので、ANDゲート29のみが論理積条件を満たし、以ってZ0検出信号D0が発生されて逆位相偏差発生回路3のスイッチ36に与えられることになる。

図4(a)には、パターン検出回路2において、A1信号が検出された場合の動作波形図が示されている。すなわち、ローパスフィルタ24から出力された信号(5)が、3値識別回路26に与えられているH側閾値(6)を超えた時点でH側出力(7)が“H”となることが示されている。なお、信号(5)がH側閾値(6)を超えるまでの時間が約13nsとして示されているが、この13nsは130ビットに相当し、A1を誤って検出する確率は100年に1回程度であり、誤検出の問題が発生しないように設定されている。

同図(b)は、逆位相偏差輸送回路3での動作と位相偏差補正回路4における動作とを組み合わせて示している。

この例の場合も、A1部について示しており、A1部逆位相偏差設定値31は、A1部での位相偏差補正量を予め記憶しており、パターン検出回路2からA1検出信号D1がスイッチ34に与えられた時点で、このA1部逆位相偏差設定値31が出力されることになる。この出力信号は、ローパスフィルタ37で平均化された後、同図(9)に示す点線波形が位相偏差補正回路4に与えられる。

位相偏差補正回路4は、広帯域CDR回路1から、出力信号(8)を受けるので、ローパスフィルタ37からの出力信号(9)と加算されることにより、位相偏差補正回路4からは、出力信号(10)に太線で示すような補正信号が出力されることになる。

このように、ジッタ成分を含む信号(8)は、逆位相偏差発生回路3からの補正信号(9)により、位相偏差(A1部最大位相偏差で正規化したもの)における0.5（A1部スタート時点から約13nsだけ遅れた時点）を最大値として徐々に低下して行くので、A1部によるジッタ成分の影響を極めて低く抑えることが可能となる。

図4の例では、ジッタ補正をすることによって、ジッタを半分に低減している。例えば、補正無しで0.15UIppのジッタ成分が発生していた場合、補正することにより0.075UIppにジッタ成分を抑圧することができ、上記のSONETの規格である0.1UIpp以下を満足することができる。

なお、ローパスフィルタ24及び25におけるカットオフ周波数は、広帯域CDR回路におけるCDR帯域の3倍程度の帯域でジッタ成分を半分に低減可能なものに設定している。また、広帯域CDR回路1のカットオフ周波数に合わせて、ローパスフィルタ37のカットオフ周波数も設定されている。

ローパスフィルタ24及び25の帯域を拡げることにより短時間でジッタ成分を検出できるようになるが、逆に誤検出確率が高くなり、ジッタ成分が発生していないにもかかわらず過剰補正してしまう可能性がある。また、ローパスフィルタ37の帯域で過渡的な補正量を制御することができるが、これも帯域が広過ぎると過剰補正し、狭いと補正が追いつかず、やはりジッタ成分の低減が困難になる。

このようにジッタ補正の動作基準を変化させるとジッタ補正量に変化を与えるが、上記の実施例では、図4の作用効果を与える最適なものとして、各ローパスフィルタの上記カットオフ周波数を用いている。

上記の説明では、ジッタ又は位相偏差という表現を用いているが、時間的な「遅延」という表現を用いても等価であることは言うまでもない。

さらには、上記の実施例で送信回路を例にとって説明したが、受信回路においても適用可能である。

本発明に係るジッタ抑圧回路の概念を示したブロック図である。図2は、本発明に係るジッタ抑圧回路の一実施例を示したブロック図である。図2に示した本発明に係るジッタ抑圧回路の実施例の動作タイムチャート図である。図2に示した本発明に係るジッタ抑圧回路の実施例の動作波形図である。一般的に知られているSONET又はSDHのフレームフォーマット図である。同期パターン信号によって発生するジッタ成分を説明するための図である。従来技術を示したブロック図である。

1 広帯域CDR回路
2 パターン検出回路
21 1.5UI遅延回路
22,23 D-FF（D型フリップフロップ）
24,25,37 ローパスフィルタ(LPF)
26,27 3値識別回路
28,29 ANDゲート
3 逆位相偏差発生回路
31 A1部逆位相設定値
32 A2部逆位相偏差設定値
33 Z0部逆位相偏差設定値
34〜36 スイッチ
4 位相偏差補正回路
5 駆動回路
6 光変調器
図中、同一符号は同一又は相当部分を示す。

Claims

入力データを再生するデータ再生回路と、
該データ再生回路で再生されたデータから、規定値を超える位相偏差を発生する固定パターンの繰り返しを検出するパターン検出回路と、
該固定パターンの繰り返しが検出された時、該固定パターンの繰り返しに対応した位相偏差の逆位相偏差を有する逆位相偏差信号を発生する逆位相偏差発生回路と、
該逆位相偏差信号と該データ再生回路の出力信号とを加算する位相偏差補正回路と、
を備えたことを特徴とするジッタ抑制回路。
請求項１において、
該固定パターンが、SONET又はSDHヘッダのA1, A2, 及びZ0部における同期パターンであることを特徴としたジッタ抑圧回路。
請求項２において、
該パターン検出回路が、該データ再生回路で再生されたデータを、このデータを所定時間だけ遅延させたデータ及びその反転データをクロックとして判定することにより2種類の判定データを求め、該判定データに基づいて該A1, A2, 及びZ0部における同期パターンを検出するものであることを特徴としたジッタ抑圧回路。
請求項３において、
該データ再生回路が該入力データの位相偏差成分に対して広帯域のローパスフィルタを有し、該パターン検出回路が、該判定データを求めるに際して該データ再生回路より高い周波数をカットオフ周波数としたローパスフィルタで平均化することを特徴とするジッタ抑圧回路。
請求項１において、
該入力データが、送信用入力データ又は受信用入力データであることを特徴としたジッタ抑圧回路。
請求項４において、
該パターン検出回路が、該２種類の判定データを３値識別しかつ組み合わせることにより該A1, A2, 及びZ0部における同期パターンを検出することを特徴としたジッタ抑圧回路。
請求項１から６のいずれか一つにおいて、
該逆位相偏差発生回路が、該逆位相偏差信号を、該データ再生回路と同等のカットオフ周波数としたローパスフィルタを通してから該位相偏差補正回路に与えることを特徴としたジッタ抑圧回路。
請求項１から７のいずれか一つにおいて、
該位相偏差補正回路に、さらに光信号に変換する回路を接続したことを特徴としたジッタ抑圧回路。