JP4531667B2 - クロック再生回路 - Google Patents
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Description
本発明は、入力データ信号に同期したクロック信号を再生するクロック再生回路に関するものである。
図３は、従来のクロック再生回路を示す回路図である（例えば、非特許文献１参照）。このクロック再生回路では、電圧制御発振回路VCO(Voltage Controlled Oscillator)と、位相比較回路PFD(Phase Frequency Detector)と、チャージポンプ＆フィルタからなるPLL（Phase Locked Loop）により、リファレンスクロックに同期した周波数の信号を発信する。そして、この信号を用いて入力データ信号Data_inを２つの電圧制御発振回路VCOに通し、そのＯＲを取ることで、入力データ信号Data_inに同期した再生クロック信号Clock_outを生成する。さらに、この再生クロック信号Clock_outによりＤ型フリップフロップ回路DFFを用いて、入力データ信号Data_inを識別再生して再生データ信号Data_outを生成する。
High-Speed Burst-Mode Packet-Capable Optical Receiver and Instataneous Clock Recovery for Optical Bus Operation (1994.2 IEEE J of LIGHTWAVE TECHNOLOGY), Fig. 4
しかし、従来のクロック再生回路は、周波数同期及び位相同期の機能を別々にしていたため、高速応答（高速同期）に適しているものの、回路規模が大きく高速動作には適さないという問題があった。また、入力データ信号Data_inの同符号ビット数が増加すると、再生クロック信号Clock_outは、位相同期状態から電圧制御発振回路の自動発振状態となるため、ビット誤りを起こしやすいという問題もあった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、高速応答（高速同期）を損なうことなく、回路規模が小さく高速動作可能であり、ビット誤りを起こしにくいクロック再生回路を得るものである。
本発明に係るクロック再生回路は、入力データ信号のパルスのエッジを検出するゲート回路と、ゲート回路で検出したエッジを基にしたリングオシレータ機能を有する電圧制御発振回路と、電圧制御発振回路の出力信号の位相雑音を抑圧する帯域通過フィルタとを有する。本発明のその他の特徴は以下に明らかにする。
本発明により、高速応答（高速同期）を損なうことなく、回路規模が小さく高速動作可能であり、ビット誤りを起こし難いクロック再生回路を得ることができる。
図１は、本発明の実施の形態に係るクロック再生回路を示す回路図である。このクロック再生回路は、入力データ信号Data_inのパルスのエッジを検出するゲート回路Gatingと、ゲート回路Gatingで検出したエッジを基にしたリングオシレータ機能を有する電圧制御発振回路VCOと、電圧制御発振回路VCOの出力信号の位相雑音を抑圧する帯域通過フィルタBPF(band-pass filter)と、再生クロック信号Clock_outにより入力データ信号Data_inを識別再生して再生データ信号Data_outを生成するＤ型フリップフロップ回路DFFとを有する。即ち、電圧制御発振回路VCOの前段にゲート回路Gating、後段に帯域通過フィルタBPFを挿入している。
帯域通過フィルタBPFの挿入により、高速応答性をほとんど失うことなく、周波数ロックレンジが拡大するので、周波数同期用の電圧制御発振回路VCOが必要なくなり、回路規模を小さくでき、しかも、高速動作に適している。また、リファレンスクロックの供給も不要となる。そして、従来のクロック再生回路では、電圧制御発振回路VCOを２個使用し、そのＯＲをとっていたが、本実施の形態ではゲート回路Gatingを採用したため、電圧制御発振回路VCOは１個だけでよい。
図２は、図１に示すクロック再生回路のタイミングチャートである。入力データ信号Data_inで同符号ビットが続くと、ゲート回路Gatingの出力（ポイントＡ）ではＨｉｇｈの状態が続く。このため、電圧制御発振回路VCOの出力（ポイントＢ）ではクロックジッタが徐々に増加する。しかし、帯域通過フィルタBPFを設けたことにより、同符号ビット数の増加に対しても、再生クロック信号Clock_outの位相状態を維持することができ、ビット誤りを起こしにくく、再生クロック信号Clock_outのジッタを低減することができる。
また、帯域通過フィルタBPFのパラメータの一つにＱ値がある。Ｑ値が高いほど、クロック再生回路の同期時間が長くなるが、同符号連続耐性は高くなる。そこで、帯域通過フィルタBPFのＱ値は、所望の同期時間及び所望の同符号連続耐性を満たすように設定する。例えば、入力信号が１０Ｇｂ／ｓで、「高速同期」の要求が１ｎｓ（１０ビット）以下であり、「許容同符号連続ビット長」の要求値が７ｎｓ（７０ビット）以上の場合、Ｑ値を１０と設定する。
BPF 帯域通過フィルタ
Gating ゲート回路
VCO 電圧制御発振回路
Gating ゲート回路
VCO 電圧制御発振回路
Claims (2)
- 入力データ信号のパルスのエッジを検出するゲート回路と、
ゲート回路で検出したエッジを基にしたリングオシレータ機能を有する電圧制御発振回路と、
電圧制御発振回路の出力信号の位相雑音を抑圧する帯域通過フィルタとを有することを特徴とするクロック再生回路。 - 前記帯域通過フィルタは、所望の同期時間及び所望の同符号連続耐性を満たすＱ値を有することを特徴とする請求項１に記載のクロック再生回路。
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| JP2007081982A JP2007081982A (ja) | 2007-03-29 |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149934A (ja) * | 1986-12-13 | 1988-06-22 | Nec Corp | クロツク抽出回路 |
| JPS63246020A (ja) * | 1987-03-31 | 1988-10-13 | Citizen Watch Co Ltd | チユ−ナ− |
| JPH08139597A (ja) * | 1994-11-11 | 1996-05-31 | Hitachi Ltd | クロック発生回路 |
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2005
- 2005-09-15 JP JP2005268873A patent/JP4531667B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149934A (ja) * | 1986-12-13 | 1988-06-22 | Nec Corp | クロツク抽出回路 |
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| JPH08139597A (ja) * | 1994-11-11 | 1996-05-31 | Hitachi Ltd | クロック発生回路 |
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|---|---|
| JP2007081982A (ja) | 2007-03-29 |
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