JPH07143111A - データのサンプリング装置及びデジタルデータ伝送システム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】主としてデジタルデータ伝送ネットワークシス
テムにおいて、信頼性の高いデータサンプリングを行
う。 【構成】データ信号ＴＳにおける周期Ｒで反復するデー
タのサンプリング装置に係り、ｎを正の整数又はゼロ、
αを１未満の正の整数として、データ信号のエッジに対
するクロック信号の遅延を値（ｎ＋α）に合わせる調整
回路４３を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルサンプリング
装置とその結果得られたデータを伝送するデジタル伝送
システムとに係わる。

【０００２】本発明は一般的には、直列データ信号にお
いて周期Ｒで反復するデータをサンプリングし、クロッ
ク信号をそのデータ信号のエッジに対して調整する回路
を含む総てのデータサンプリング装置に適用される。本
発明は、あらゆる直列データデジタル伝送システムに適
用し得る。同期システムでは、クロック信号が直列デー
タ信号と別に伝送される。タイミングが自動的に行われ
るシステムでは、クロック信号が直列データ信号に合体
され、次いで受信時に取り出される。これら２種類のシ
ステムでは、クロック情報がデータのサンプリング後で
バイトのフレームを形成すべく同期情報とも協働する。
本発明はより特定的には、例えば１Ｇｂｐｓ（１ギガビ
ット／秒）以上の高速直列伝送システムに適用すると有
利である。本発明を最も有効に利用するシステムは特
に、ネットワークのタイミングが自動的行われる伝送シ
ステム、例えばローカルネットワーク又はデジタルテレ
ビジョンネットワーク、特にビデオ分野のものである。
具体的な用途例としては、情報システムのプロセッサネ
ットワークが挙げられる。この用途の目的は、プロセッ
サをメモリ、別のプロセッサ又は外部もしくは内部周辺
装置に接続することにある。

【０００３】

【従来の技術及び発明が解決しようとする課題】周期Ｒ
で反復するデータのサンプリング装置は色々知られてい
る。この種の装置では、クロック信号が各周期Ｒにおい
てデータ信号の安定ゾーンに対応するように直列データ
信号のエッジに対して調整される。このような調整は、
サンプリングされた各データの論理値の決定を最適化す
る。クロック信号は通常、データ信号のエッジからＲ／
２経過した時点に合わせて調整される。このような調整
には２つの大きな問題がある。第１の問題は時間Ｒ／２
の実現である。これまではこの時間を固定遅延によって
予め決定するのが普通であった。このようにすると、サ
ンプリング装置を周期Ｒ又はこれに極めて近い周期で反
復するデータにしか使用できないことになる。これと異
なる周期のサンプリングには異なる調整回路を使用する
か又は前記調整回路を手動で調節しなければならない。
この第１の問題は、伝送速度の高いデータのサンプリン
グの場合には解決不可能になる。この場合は周期Ｒが極
めて短く、半周期が１つの構成要素におけるクロック信
号の通過時間より大きくなる。種々の半導体チップの構
成要素の特性の間には大きな偏差があるため、このよう
なわずかな遅延を十分に制御することは現在の技術では
不可能である。第２の問題は、データ信号中にエッジが
存在しないこともあるため、存在しないエッジを複雑で
特定の機能にしか使用できない装置により復元しなけれ
ばならないことにある。この問題は、公知のシステムに
関する以下の説明で明らかにされよう。

【０００４】最近の自動的にタイミングされるシステム
には、集積回路で構成され且つＦＤＤＩ（Ｆｉｂｅｒ
Ｄｉｓｔｒｉｂｕｔｅｄ Ｄａｔａ Ｉｎｔｅｒｆａｃ
ｅ）を介する高速標準化伝送に適合するように設計され
たものがある。送信器では、約２５ＭＨｚのクロック信
号がデータの各バイトを２つの４ビットグループに分割
する動作を制御する。データの各４ビットグループはオ
ーバーコーディング（ｓｕｒｃｏｄａｇｅ）によって、
連続したゼロを既知のコードＲＬＬｎに従う所定数ｎ、
即ちコードＲＬＬ３の場合には３より多く含まない５ビ
ットグループに変換される。伝送信号はオーバーコード
された総てのグループを直列に配置することによって作
成される。従ってこのオーバーコーディングは、クロッ
ク情報をデータ直列伝送信号に合体させる方法の１つと
いえる。また、元のグループとコードされたグループと
が一対一で対応するため、多くのコードされたグループ
が対応しないまま残り、このようなグループの１つが同
期情報として選択される。この同期情報も直列伝送信号
に組込まれる。クロック信号の周波数を倍加すると伝送
周波数が得られる。この倍加を４０倍にすれば、伝送速
度は１Ｇｂｐｓに達し得る。伝送信号はＮＲＩＺ（ｎｏ
ｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ−ｉｎｖｅｒｔｅ
ｄ）モードでコードされる。このモードでは各論理値
「１」がコードされた信号のレベル変化エッジとして現
れ、論理値「０」がコードされた信号のレベルを維持す
る。この信号は伝送リンクを介して受信器に伝送され
る。受信器では、受信された伝送信号に含まれているク
ロック情報がまず回収される。この回収は、コードされ
た各グループを表すデジタル信号の選択的フーリエスペ
クトル解析によって実施される。復元したクロック信号
の周波数は伝送信号の周波数を復元して受信されたグル
ープを復号すべく倍増される。実際には、伝送信号中に
データのエッジが存在するとは限らないため、回収回路
は共振器を含む。エッジが存在しない場合には、基準見
掛けエッジを形成すべく回収回路が共振器の領域に入る
信号の高調波に合わせてセットされる。同期情報は受信
された伝送信号から取り出される。この情報は受信器の
出力信号のバイトのフレームを形成するために一度だけ
使用される。このデータサンプリング装置はクロック信
号を伝送信号の実際の又は見掛けのエッジに対して調整
する回路を使用する。この調整は共振器の半周器Ｒ／２
に等しい固定遅延によって行われる。これは、共振器の
限定された領域内でしか実施できない。この調整はま
た、伝送速度が大きい場合には極めて困難になり、信頼
性も殆どない。

【０００５】この伝送システムは前述の問題以外にも幾
つかの大きな欠点を有する。例えば、伝送される信号の
スペクトル解析を実施するのに必要なオーバーコーディ
ングはデータの伝送速度の損失につながる。半バイトを
５ビットグループにオーバーコードするコードＲＬＬ３
では、スペクトル解析にとって最も好ましい事態が論理
値「１」しか含まないグループに対応する。従って、伝
送信号はグループの各ビット毎に１つのエッジを有し、
且つ伝送ビットの反復周期Ｒの２倍に相当する基本成分
を有する。受信された伝送信号の選択的フーリエスペク
トル解析によって検出されたクロック成分は周波数１／
Ｒでフィルタリングによって抽出される。最も好ましく
ないのは、連続して３つ分の周期Ｒのあいだエッジが存
在しないという状態である。その場合は、基本成分の周
波数が１／３Ｒであり、第２のオーダの周波数が２／３
Ｒであり、第３のオーダの成分が前述の場合の基本成分
１／Ｒに対応する。しかしながら、オーダ３の高調波は
基本成分より明らかに小さい振幅を有する。そのため、
オーバーコーディングＲＬＬｎはｎの値が小さい場合に
限られる。例えば、フィルタリングにかけるべきオーダ
９の成分は極めて小さく、周波数８／９Ｒ及び１０／８
Ｒの隣接成分に極めて近くなる。これら３つの成分の小
さい振幅及び幅に起因して、特にこれらの成分の電気的
特性の偏差に起因して、このようなフィルタリングは実
際には実施できない。結論すれば、実際に必要とされる
オーバーコーディングは条件が極めて厳しく、データの
伝送速度を制限する。

【０００６】この先行技術の方法の別の欠点は、同期情
報を伝送信号中に挿入することにある。この情報は、デ
ータの半バイトのオーバーコーディングの形態で伝送信
号中に導入されたクロック情報に加えられる。また、こ
の情報はデータには対応せず且つ一回しか使用されない
コードされたグループからなる。このグループの使用に
際して同期が悪条件で行われると受信時にデータが復元
されない。

【０００７】本発明は、先行技術のサンプリング装置の
設計上及び製造上の問題を解決し、先行技術の伝送シス
テムの欠点を解消する。

【０００８】本発明の目的は、データのサンプリングを
各周期Ｒ毎に予め決定した位置に合わせて自動的な調整
が行われようにすることにある。本発明の別の目的は、
種々の集積回路の間の技術的偏差及びデータ伝送速度に
係わりなく、データのサンプリングに関して信頼性のあ
る自動調整を実現することにある。

【０００９】

【課題を解決するための手段】データ信号において周期
Ｒで反復するデータのサンプリングを行うのに適してお
り、クロック信号をデータ信号のエッジに合わせて位相
調整する回路を備えた本発明のデータサンプリング装置
は、ｎを正の整数又はゼロ、αを１より小さい正の数と
して、位相調整回路がクロック信号とデータ信号のエッ
ジとの間の遅延を値（ｎ＋α）Ｒに合わせることを特徴
とする。

【００１０】データ信号のエッジは、Ｎを１以上の整数
として、周期ＮＲで反復する同期エッジが有利である。

【００１１】従って本発明の伝送システムは、周期Ｒで
反復するデータの信号とクロック情報とを送信する送信
器、並びにクロック情報から得られるクロック信号をデ
ータ信号のエッジに対して調整する位相調整回路を備え
たサンプリング装置を含む受信器を有し、前記位相回路
が、ｎを正の整数又はゼロ、αを１より小さい整数とし
て、クロック信号とデータ信号のエッジとの間の遅延を
値（ｎ＋α）Ｒに合わせることを特徴とする。

【００１２】タイミングが自動的に行われるシステムの
クロック情報は、Ｎを１以上の整数として周期ＮＲで反
復する同期エッジからなるのが有利である。このエッジ
はクロック情報と同期情報とを同時に構成し得る。

【００１３】

【実施例】本発明の特徴及び利点は、添付図面に基づく
以下の非限定的実施例の説明でより明らかにされよう。

【００１４】図１は本発明の自動的にタイミングされる
デジタル伝送システム１０の電気回路の概要を示してい
る。システム１０は伝送線１１と、送信器１２と、受信
器１３とを含んでいる。送信器１２は、入力信号Ｄｉｎ
の並列データを受け取る入力端子１２ａ、クロック信号
ＣＬを受け取るクロック入力端子１２ｂ、リセット信号
ＲＳを受け取る入力端子１２ｃ、及び線１１に接続され
た出力端子１２ｄと、入力信号Ｄｉｎを受け取り且つク
ロック信号ＣＬの制御下で並列データ信号ＤＳを供給す
る入力バッファ１４と、クロック信号ＣＬ、並列データ
信号ＤＳ及びリセット信号ＲＳを受け取り直列伝送信号
ＴＳを送出する並直列変換エンコーダ１５と、伝送信号
ＴＳを送信器１２の出力端子１２ｄに送る出力増幅器１
６とを含む。受信器１３は、伝送信号ＴＳを受け取るべ
く線１１に接続された入力端子１３ａ及び出力信号Ｄｏ
ｕｔの並列データを供給する出力端子１３ｂと、入力端
子１３ａに接続されており線１１から受け取った伝送信
号ＴＳを整形する入力増幅器１７と、補助クロック信号
ＣＬＯ−ＣＬ９を復元すべく増幅器１７から伝送信号Ｔ
Ｓを受け取るクロック回収器１８と、伝送信号ＴＳ及び
補助クロック信号ＣＬＯ−ＣＬ９を受け取り復元した並
列データの信号ＲＤを発生させる直並列変換デコーダ１
９と、復元した並列データの信号ＲＤ及び補助クロック
信号ＣＬＯ−ＣＬ９の一部を受け取りデータ出力信号Ｄ
ｏｕｔを受信器１３の出力端子１３ｂに送る出力バッフ
ァ２０とを含む。

【００１５】このシステム１０では、入力信号Ｄｉｎが
１バイトのデータビットとパリティビットとからなる。
入力信号のこの９ビットグループは入力データの１ワー
ドを構成する。入力バッファ１４は一般的な素子であ
り、例えば入力信号Ｄｉｎのワードの９つの並列ビット
をそれぞれ受容しクロック信号ＣＬによって制御される
９つのエッジレジスタからなる。増幅器１６及び１７も
一般的なものを使用し得る。

【００１６】図２Ａ及び図２Ｂは並直列変換エンコーダ
１５の電気回路を簡単に示している。並直列変換エンコ
ーダ１５は図２Ａではクロック信号ＣＬを受け取る入力
１５ａを有し、図２Ｂではリセット信号ＲＳを受け取る
入力１５ｂと、データ入力信号ＤＳを受け取る入力１５
ｃと、伝送信号ＴＳを送出する出力１５ｄとを備えてい
る。この並直列変換エンコーダは、該並直列変換エンコ
ーダ１５の入力１５ａに接続されている図２Ａに示した
補助クロック信号発生器２１と、図２Ｂに示したバッフ
ァブロック２２、同期発生器２３及び並直列変換エンコ
ーダブロック２４とで構成されている。

【００１７】図２Ａに示した補助クロック発生器２１
は、本出願人の１９９０年２月６日付仏国特許出願第９
０ ０１３６６号に記載のような位相同期（以下、フェ
ーズロックと称する）回路を構成する。この発生器２１
は、入力端子１５ａと、入力端子１５ａに接続された第
１の入力端子２５ａ、第２の入力端子２５ｂ及び２つの
出力端子２５ｃ、２５ｄを有する位相比較器２５と、位
相比較器２５の出力端子２５ｃ、２５ｄにそれぞれ接続
された２つの入力端子２６ａ、２６ｂ及び出力端子２６
ｃを有するアップ／ダウンカウンタ２６と、位相比較器
２５の２つの入力端子２５ａ及び２５ｂの間に直列に接
続された１０個の遅延素子２７０〜２７９からなり各遅
延素子がアップ／ダウンカウンタ２６の出力端子２６ｃ
に接続された制御端子を１つずつ有する位相遅延回路２
７と、遅延素子２７０〜２７９のそれぞれの出力端子に
接続されたクロックバスを構成する出力２８とを含む。

【００１８】位相比較器２５は立上りエッジに感応する
２つのレジスタ２９及び３０で構成されている。レジス
タ２９はデータ入力が入力端子２５ａに接続されてお
り、クロック入力が入力端子２５ｂに接続されており、
出力が出力端子２５ｃに接続されている。同様にして、
レジスタ３０ａはデータ入力が入力端子２５ｂに接続さ
れており、クロック入力が入力端子２５ａに接続されて
おり、出力が出力端子２５ｄに接続されている。

【００１９】図３は位相遅延回路２７の遅延素子２７０
〜２７９の１０個の入力信号ＣＬＯ〜ＣＬ９の時間軸ｔ
に対する波形を示している。信号ＣＬＯ〜ＣＬ９はクロ
ックバス２８に送られる。信号ＣＬ０はクロック信号Ｃ
Ｌに対応する。この図に示したクロック信号ＣＬ０は周
期Ｔの矩形波信号である。最終遅延素子２７９の出力信
号はフィードバック信号ＦＢを構成し、位相比較器２５
のフィードバック端子２５ｂに与えられる。そこで比較
器２５はフィードバック信号ＦＢの位相をクロック信号
ＣＬ＝ＣＬ０の位相と比較する。位相比較２５の２つの
出力端子２５ｃ及び２５ｄはそれぞれインクリメンテー
ション信号ＩＮＣ及びデクリメンテーション信号ＤＥＣ
を送出する。これに応答して、アップ／ダウンカウンタ
１２は１０個の遅延素子２７０〜２７９のそれぞれの制
御端子に制御信号ＣＴＬを送る。各遅延素子は一般に見
られるように、所定数の遅延セルで構成される。制御信
号ＣＴＬは或る数値を表し、この数値は遅延時間を変化
させるために各遅延素子に送られる。クロック信号ＣＬ
の周期Ｔの間に生じ得る遅延素子の遅延時間変化の範囲
は、遅延素子の時間変化の最大範囲の１／Ｐ（Ｐは所定
の数）に対応する。換言すれば、或る素子の遅延の最大
変化範囲の２つの極限値の間を移動するにはＰ個分［Ｐ
は所与の整数］の周期Ｔが必要とされる。

【００２０】作動時には、クロック信号ＣＬが１０個の
遅延素子２７０〜２７９によって逐次遅延される。素子
２７０〜２７９によって生じるこの１０の逐次遅延は互
いに等しく、原則としてクロック信号ＣＬの周期Ｔを分
割する。実際にその通りのことが起これば、位相比較器
２５に入力され且つレジスタ２９及び３０に与えられる
信号ＣＬ及びＦＢは同じ位相及び同じ周波数を有する。
従って、レジスタ２９及び３０から送出される信号ＤＥ
Ｃ及びＩＮＣは同じ論理値を有する。そのためアップ／
ダウンカウンタ２６は起動せず、制御信号ＣＴＬは変化
しない。１０個のクロック信号ＣＬ０〜ＣＬ９は互いに
正確に同じ値Ｔ／１０の位相差を有する。実際には、ク
ロック信号ＣＬとフィードバック信号ＦＢとの間の位相
差の裕度マージンｍを決定する。このマージンｍ内の位
相差は信号ＩＮＣ及びＤＥＣを変化させず、従って補正
すべき位相差とはみなされない。マージンｍは例えば、
レジスタ２９及び３０の設定時間及び／又は各レジスタ
のデータ入力信号とクロック入力信号との間の相対的遅
延によって決定し得る。マージンｍの大きさは比較器２
５によって実行される位相比較の精度を決定する。この
大きさは、クロック信号ＣＬの周期Ｔが５ｎｓの場合に
は、通常約５０ｐｓである。

【００２１】フィードバック信号ＦＢがクロック信号に
対して進相状態にあれば、デクリメンテーション信号Ｄ
ＥＣは論理値０を有し、インクリメンテーション信号は
論理値１を有する。従って、アップ／ダウンカウンタ２
６は制御信号ＣＬが素子２７０〜２７９によって発生す
る遅延の時間を同等に増加するようにインクリメントさ
れる。逆に、フィードバック信号ＦＢが入力信号ＣＬよ
り遅れていれば、インクリメンテーション信号ＩＮＣが
値０を有し、デクリメンテーション信号が値１を有す
る。従って、アップ／ダウンカウンタ２６は制御信号Ｃ
Ｌが素子２７０〜２７９によって発生する遅延の時間を
同等に減少させるようにデクリメントされる。その結
果、裕度マージンｍを超える位相差が総ての遅延素子２
７０〜２７９のレベルで補正され、所望の位相差が得ら
れる。

【００２２】補助クロック発生器２１を構成するフェー
ズロック回路で使用されるデジタル位相制御は大きな利
点を有する。クロック信号ＣＬが遮断されると、原則に
従ってフィードバック信号ＦＢも遮断される。位相比較
器２５のレジスタ２９及び３０はクロック入力に信号を
受け取らなくなり、従って各々が伝送の最後の状態を保
持する。同様にして、アップ／ダウンカウンタ２６はそ
の最終状態を維持し、従って遅延素子２７０〜２７９の
状態を維持する。換言すれば、発生器２１は伝送の最後
の状態を保持する。その結果、クロック信号ＣＬの周波
数が変化していなければ、入力信号ＣＬの第１のエッジ
の再発生によって正確な出力信号ＣＬ０〜ＣＬ９が即座
に発生することになる。そうでなければ、所望の出力信
号ＣＬ０〜ＣＬ９を発生させるべく、クロック信号ＣＬ
の第２サイクルが始まると同時に、遅延がアップ／ダウ
ンカウンタ２６によって調整される。結論すれば、発生
器２１の正確な機能が樹立される時間はゼロであり得、
又は最悪の場合でも各遅延素子の時間変化範囲の両極限
値の間を通過するのに要する前述のＰ個分のクロック信
号周期Ｔと同じであり得る。従って、発生器２１の始動
又は伝送線の起動が極めて短時間で行われる。

【００２３】第２の利点は、補助クロック発生器２１の
作動周波数帯が広いことにある。周波数帯の広さは、後
述のように、主として各遅延素子２７０〜２７９の可変
遅延範囲に依存する。

【００２４】別の利点として、位相比較器２５で比較さ
れるクロック信号ＣＬ及びフィードバック信号ＦＢは原
則として同じ周波数を有する。比較器２５は図面に示す
ように極めて簡単な構造を有し得る。また、この比較器
は大きい作動周波数帯に適合し得る。要約すれば、補助
クロック発生器２１は、通常ＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）と呼ばれる一般的なフェーズロッ
ク回路の使用に伴う総ての問題を解決する。発生器２１
によって得られる更に別の利点は、この発生器が種々の
形態のクロック信号ＣＬに適応するという点にある。こ
の実施例では、クロック信号のサイクル比を任意に決定
し得る。

【００２５】図２Ｂでは、並直列変換エンコーダ１５の
バッファブロック２２が、リセット信号ＲＳを受け取る
入力端子１５ｂと、並列入力信号ＤＳを受け取る入力端
子１５ｃと、図２Ａに示した発生器２１のクロックバス
２８とに接続されている。図４Ａは並直列変換エンコー
ダ１５の端子１５ｃに与えられるデータ入力信号ＤＳの
１ワードの構造の一例を示している。このワードは８つ
のデータビットＤ０〜Ｄ７と、中間のデータビットＤ３
及びＤ４の間に配置された１つのパリティビットＰＡと
で構成されている。バッファブロック２２は立下りエッ
ジに感応する１０個のレジスタ３１と、各々がデータ入
力、クロック入力及び出力を有する５つのレベルレジス
タ３２とで構成されている。これらのレジスタ３１及び
３２は総て、補助クロック発生器２１のクロックバス２
８からクロック入力にクロック信号ＣＬ５を受け取る。
１０個のレジスタ３１はデータ入力に、リセット信号Ｒ
Ｓ、最初の４つのデータビットＤ０〜Ｄ３、パリティビ
ットＰＡ、入力信号ＤＳの最後の４つのデータビットＤ
４〜Ｄ７をそれぞれ受け取る。パリティビットＰＡ及び
最後の４つのデータビットＤ４〜Ｄ７に係わるレジスタ
３１の出力はレベルレジスタ３２のそれぞれの信号入力
に送られる。

【００２６】同期発生器２３は２つの２入力ＮＡＮＤゲ
ート３３、３４と、８つの２入力ＡＮＤゲート３５とを
含む。ゲート３３、３４及び３５の第１の入力はリセッ
ト信号ＲＳに係わるレジスタ３１の出力に接続されてい
る。発生器２３は更に、立下りエッジレジスタ３６も含
む。このレジスタは、クロック入力がクロックバス２８
からクロック信号ＣＬ０を受け取り、データ入力がＮＡ
ＮＤゲート３３の出力に接続されており、出力がＮＡＮ
Ｄゲート３３の第２の入力に与えられる。

【００２７】並直列変換エンコーダブロック２４は、９
つの２入力排他的ＯＲゲート３７を含む。これらのゲー
トは、第１の入力が最初の４つのデータビットＤ０〜Ｄ
３に関する４つのレジスタ３１の対応する出力と、５つ
のレジスタ３２のそれぞれの出力とに接続されている。
データビットＤ０〜Ｄ７に係わるゲート３７の出力はそ
れぞれＡＮＤゲート３５の第２の入力に接続されてお
り、パリティビットＰＡに係わるゲート３７の出力はＮ
ＡＮＤゲート３４の第２の入力に接続されている。並直
列変換エンコーダブロック２４は、データ入力がＮＡＮ
Ｄゲート３４の出力に接続された立下りエッジパリティ
レジスタ３８と、それぞれのデータ入力がＡＮＤゲート
３５の出力に接続された８つの立下りエッジデータレジ
スタ３９とを含む。パリティレジスタ３８はクロック信
号ＣＬ５によって制御され、８つのデータレジスタ３９
はバス２８からのクロック信号ＣＬ１〜ＣＬ９によって
制御される。レジスタ３８及び３９のそれぞれの出力は
対応する排他的ＯＲゲート３７の第２の入力に送られ
る。並直列変換エンコーダブロック２４は更に、２入力
排他的ＯＲゲート４１を４段含むツリーからなる論理加
算器４０も備えている。第１の段の第１のゲート４１の
２つの入力は、同期レジスタ３６及びデータＤ３のレジ
スタ３９のそれぞれの出力信号を受け取る。第１の段の
第２のゲート４１はパリティレジスタ３８及びデータＤ
０のレジスタ３９のそれぞれの出力信号を受け取る。第
１の段の残りの６つのゲート４１は、第１の入力がデー
タＤ１、Ｄ２、Ｄ４、Ｄ５、Ｄ６及びＤ７のレジスタ３
９の出力に接続されており、第２の入力が接地されてい
る。同期ビット及びデータビットＤ０〜Ｄ２に係わる第
１の段のゲート４１のそれぞれの出力、並びにデータビ
ットＤ７、Ｄ６、Ｄ５及びＤ４に係わる出力はそれぞれ
加算器４０の第２の段の４つのゲート４１の２つの入力
に与えられる。第２の段の第１及び第３のゲート４１の
出力並びに他の２つのゲート４１の出力はそれぞれ第３
の段の２つのゲート４１に送られ、この第３の段の２つ
のゲートの出力は最終段のゲート４１に送られる。最終
段のゲートの出力は、並直列変換エンコーダ１５の出力
端子１５ｄに伝送信号ＴＳを送る。

【００２８】ここで、図２Ｂ、図３及び図４Ａ〜図４Ｆ
を参照しながら、並直列変換エンコーダ１５の機能を説
明する。システム１０の初期化の前は、ゲート３３、３
４及び３５の出力が総て非活動状態にあるように、入力
１５ｂに与えられるリセット信号ＲＳが論理状態０にあ
る。前記ゲートの出力は、リセット信号ＲＳを論理レベ
ル１にすることによって初期化が行われると活動状態に
なる。クロック信号ＣＬは入力１５ａに送られ、クロッ
クバス２８は図３に示す１０個の補助クロック信号ＣＬ
０〜ＣＬ９を供給するものとする。レジスタ３１は、ク
ロック信号ＣＬ０に対して逆位相のクロック信号ＣＬ５
の立下りエッジにより時点ｔ＝０で制御される。リセッ
ト信号ＲＳ及び図４Ａに示すデータ入力信号ＤＳの９つ
のビットはそれぞれのレジスタ３１に入力される。同期
信号発生器２３では、ゲート３３の出力論理状態１がク
ロック信号の立下りエッジによって制御されるレジスタ
３６に記憶される。システム１０の機能は信号ＲＳの論
理状態１に支配されるため、ゲート３６はクロック信号
ＣＬ０の各立下りエッジで状態を変える。

【００２９】それぞれのレジスタ３１に記憶されたデー
タビットＤ０〜Ｄ３は対応するゲート３７に転送され
る。各ゲート３７はレジスタ３９と協働してＮＲＺＩ型
符号化セルを構成する。前述のように、ゲート３５はこ
のセルの機能を起動させる素子の１つにすぎない。例え
ばデータビットＤ０が論理状態１を有していれば、クロ
ック信号ＣＬ１の立下りエッジがレジスタ３９の出力の
論理状態を変化させることになる。逆にＤ０が論理状態
０の場合は、レジスタ３９の出力信号の論理状態がクロ
ック信号ＣＬ１の立下りエッジの通過によって変化する
ことはない。図３はＴ／１０の周期Ｒでその並直列変換
に対応するデータビットＤ０〜Ｄ３の一連の符号化を示
している。

【００３０】但し、図３から明らかなように、パリティ
ビットＰＡの符号化はレジスタ３１がデータ入力信号Ｄ
Ｓの次のワードのビットを記憶すべく制御される時点ｔ
＝Ｔで行われる。レジスタ３２は第１のワードのパリテ
ィビットＰＡ及びデータビットＤ４〜Ｄ７の損失を回避
せしめる。その結果、並直列変換は、アンチパリティビ
ットＯＰを構成すべくＮＡＮＤゲート３４によって反転
したパリティビットＰＡの符号化と、その後のデータビ
ットＤ４〜Ｄ７の符号化とによって続行される。同期ビ
ットと時点ｔ＝３Ｔ／２で登録された次のワードのデー
タとの符号化及び並直列変換は前述のように続けられ
る。

【００３１】符号化セルによって逐次供給される信号
は、直列伝送信号ＴＳを形成して並直列変換エンコーダ
１５の出力１５ｄに送る加算器４０で加算される。加算
器４０は補助クロック発生器２１のフェーズロック回路
と協働して、周波数を１周期中のクロック信号ＣＬの変
位数、例えば該実施例では１０に等しい数で逓倍する周
波数逓倍器を形成する。この種の周波数逓倍器は本出願
人の前出の仏国特許出願に詳述されている。

【００３２】本発明は論理加算器４０を集積回路で形成
する方法を利用する。同一集積回路のトランジスタの特
性が均一であれば、クロック信号ＣＬ０〜ＣＬ９の出力
と加算器の出力１５ｄとの間の伝搬時間を同等にするこ
とができ、その結果、高品質の多重周波数が形成される
からである。

【００３３】前述の周波数逓倍器はフェーズロック回路
２１の利点及び論理加算器の利点を総て利用する。これ
らの利点としては特に、構造が簡単であること、信頼性
があること、及び大きい作動周波数帯に適応することが
挙げられる。例えば、５ｎｓ〜１０ｎｓで変化する周期
Ｔのクロック信号ＣＬと、各々が５００〜１０００ｐｓ
の遅延を発生させ得る１０個の遅延素子を含む遅延回路
２７とを使用すれば、並直列変換エンコーダ１５の出力
１５ｄに１〜２Ｇｂｐｓの伝送速度を得ることができ
る。

【００３４】図４Ｂは直列伝送信号ＴＳの１ワードの構
造を示している。信号ＴＳの各ワードは、常に１に等し
い同期ビットＳＹＮＣの後に信号ＤＳのデータワードを
含む。図４Ｃはデータ信号ＤＳの１ワードの一例を示し
ている。このワードでは論理値１のデータビットの個数
が偶数であり、従ってアンチパリティビットＯＰは論理
値１を有する。このワードは図４Ｂに関連して図４Ｄに
示したような伝送信号ＴＳの波形を発生させる。この図
から明らかなように、同期ビットＳＹＮＣは伝送信号Ｔ
Ｓにおいて同期エッジＳＥを構成する立上りエッジとな
って現れる。図４Ｅはデータ入力信号ＤＳの１ワードを
示している。このワードではアンチパリティビットＯＰ
が奇数個の論理値１のデータビットに対応して論理値０
を有する。図４Ｂを参照しながら図４Ｆを見るとわかる
ように、同期ビットＳＹＮＣはここでも伝送信号ＴＳで
同期エッジＳＥを構成する立上りエッジとなって現れて
いる。要約すれば、アンチパリティビットＯＰを１つ含
む各データワードに論理値１の同期ビットＳＹＮＣを１
つ加えると、伝送信号ＴＳに同一の同期エッジＳＥ、該
実施例では立上りエッジが生じる。

【００３５】本発明のシステム１０の受信器１３では、
入力１３ａで受け取られた伝送信号ＴＳが再整形され増
幅器１７で増幅された後、クロック回収器１８及び直並
列変換デコーダ１９に送られる。

【００３６】図５はクロック回収器１８の電気回路を簡
単に示している。この電気回路は伝送信号１８ａを受け
取る入力１８ａと、伝送信号ＴＳで回収された１０個の
補助クロック信号ＣＬ０〜ＣＬ９を送出する出力バス１
８ｂとを備えている。この電気回路は、クロック回収回
路４２とクロック調整回路４３と妥当性検査回路４４と
を含む。

【００３７】クロック回収回路４２は立上りエッジ入力
レジスタ４５と、図２Ａを参照しながら説明した補助ク
ロック発生器２１と類似のフェーズロック回路４６と、
論理加算器４７とを含む。入力レジスタ４５はクロック
入力に伝送信号ＴＳを受け取る。このレジスタの出力
は、１０個の直列遅延素子４８０〜４８９、位相比較器
４９及びアップ／ダウンカウンタ５０（これらは総て回
路２１の場合と同じ構造を有する）と、インバータ５１
とで構成されたフェーズロック回路４６の入力に接続さ
れている。遅延素子４８０〜４８９の１０個の入力信号
は中間クロック信号ＣＫ０〜ＣＫ９を構成し、最終遅延
素子４８９から送出されるフィードバック信号ＦＢは位
相比較器４９のフィードバック入力に送られる。位相比
較器４９のもう１つの入力はインバータ５１を介してレ
ジスタ４５の出力信号を受け取る。遅延素子４８０〜４
８９は、位相比較器４９から供給されるインクリメンテ
ーション信号及びデクリメンテーション信号に応じてア
ップ／ダウンカウンタ５０の出力信号により制御され
る。その後で、中間クロック信号ＣＫ０〜ＣＫ９はクロ
ック信号ＣＬ０〜ＣＬ９の周波数の半分の周波数を有す
る。論理加算器４７はフェーズロック回路４６と協働し
て、クロック回収器１８の出力バス１８ｂを介してクロ
ック信号ＣＬ０〜ＣＬ９を供給するための倍数２の周波
数逓倍器を形成する。加算器４７は５つの２入力排他的
ＯＲゲート５２と５つのインバータ５３とを含む。ゲー
ト５２は第１の入力がそれぞれ中間クロック信号ＣＫ０
〜ＣＫ４を受け取り、第２の入力がそれぞれ別の信号Ｃ
Ｋ５〜ＣＫ９を受け取り、出力がそれぞれクロック信号
ＣＬ０〜ＣＬ４を送出する。これら５つのクロック信号
は、５つの別のクロック信号ＣＬ５〜ＣＬ９が供給され
るように、５つのインバータ５３によって反転される。

【００３８】クロック調整回路４３は、入力レジスタ４
５の出力信号を受け取ってインバータ５１の入力と中間
クロック信号ＣＫ０に対応するフェーズロック回路４６
の入力とに供給する第１遅延素子５４と、中間クロック
信号ＣＫ０を受け取る第２遅延素子５５と、第３遅延素
子５６とを含む。これら３つの遅延素子は遅延素子４８
０〜４８９と類似の構造を有する。これらの素子の遅延
は、位相比較器５８から供給されるインクリメンテーシ
ョン信号及びデクリメンテーション信号に応答して、ア
ップ／ダウンカウンタ５７の出力信号により制御され
る。比較器５８はクロック信号ＣＬ５と第３遅延素子５
６の出力信号とをフィードバック信号として受け取る。
第２遅延素子５５はクロック信号ＣＬ０を受け取って、
出力信号を第１遅延セル５９の入力に送る。この第１遅
延セルは、第３遅延素子５６の入力信号を送給する同型
の第２遅延セル６０に直列接続されている。各遅延セル
５９、６０は、立上りエッジレジスタ６１と、立下りエ
ッジレジスタ６２と、インバータ６３と、２入力排他的
ＯＲ出力ゲート６４とを含む。遅延素子５５の出力信号
はレジスタ６１及び６２のそれぞれのクロック入力に送
られる。レジスタ６２の出力はレジスタ６１のデータ入
力に接続されており、レジスタ６１の出力はインバータ
６３を介してレジスタ６２のデータ入力に接続されてい
る。レジスタ６１及び６２のそれぞれの出力信号はゲー
ト６４の２つの入力に送られる。

【００３９】妥当性検査回路４４はクロック回収回路の
入力レジスタ４５の妥当性検査を行う。この妥当性検査
回路は中間クロック信号ＣＫ４によって制御され、入力
レジスタ４５のデータ信号を供給する。この回路はセル
５９及び６０と類似の遅延セル６５と、排他的ＯＲゲー
ト６６と、遅延素子６７と、インバータ６８とを含む。
セル６５では、レジスタ６１及び６２のそれぞれのクロ
ック入力が中間クロック信号ＣＫ４を受け取り、出力ゲ
ート６４がゲート６６の入力に信号を送る。このゲート
の別の入力は接地されており、出力は遅延素子６７に入
力信号を供給する。遅延素子６７は他の遅延素子に類似
しており、インバータ６８を介して入力レジスタ４５の
データ信号を供給するクロック調整回路４３のアップ／
ダウンカウンタ５７の出力信号によって制御される。

【００４０】ここで、図６を参照しながら直並列変換デ
コーダ１９を説明する。この直並列変換デコーダは増幅
器１７から伝送信号ＴＳを受け取る入力１９ａと、クロ
ック回収器１８からのクロックバス１８ｂに接続された
クロック入力１９ｂと、回収データ信号ＲＤを送出する
出力バス１９ｃとを備えている。この直並列変換デコー
ダ１９は、バス１８ｂから採取された９つのクロック信
号ＣＬ０〜ＣＬ７及びＣＬ９によっそれぞれ制御され且
つ総ての伝送信号ＴＳを受け取る９つのエッジ入力レジ
スタ６９からなるサンプリング回路を含むと共に、８つ
の２入力排他的ＯＲゲート７０と２つのインバータ７
１、７２とからなる出力回路を含む。各ゲート７０の２
つの入力はそれぞれ対応するレジスタ６９の出力信号及
び先行レジスタ６９の出力信号を受け取る。例えば、図
面の上部に位置する第１ゲート７０はクロック信号ＣＬ
０及びＣＬ９によって制御されるレジスタ６９の出力信
号を受け取り、第２ゲート７０はクロック信号ＣＬ１及
びＣＬ０によって制御されるレジスタ６９の出力信号を
受け取り、以下同様にして第８ゲート７０はクロック信
号ＣＬ７及びＣＬ６によって制御されるレジスタ６９の
出力信号を受け取る。第４ゲート７０の出力はインバー
タ７１に接続されており、クロック信号ＣＬ９によって
制御されるレジスタ６９の出力はインバータ７２に接続
されている。第１ゲート〜最終ゲート７０のそれぞれの
出力はデータビットＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ
６、Ｄ７、アンチパリティビットＯＰを供給し、インバ
ータ７２の出力はデータビットＤ０を供給する。アンチ
パリティビットＯＰは反転されてパリティビットＰＡを
構成する。これらのデータビット及びパリティビットは
出力バス１９ｃに与えられる。

【００４１】図６は図１に示した出力バッファ２０の電
気回路も簡単に示している。出力バッファ２０はバス１
９ｃに接続された信号入力と、クロック信号ＣＬ２及び
ＣＬ６をそれぞれ受け取る２つのクロック入力２０ａ及
び２０ｂと、本発明のシステム１０の受信器１３の出力
信号Ｄｏｕｔを送出する出力バス２０ｃとを備えてい
る。このバッファ２０は、４つのレベルレジスタ７３
と、９つの立下りエッジ出力レジスタ７４とを含む。レ
ベルレジスタ７３はクロック信号ＣＬ２によって制御さ
れ、そのデータ入力がそれぞれ入力バス１９ｃからビッ
トＤ１〜Ｄ３及びＤ０を受け取る。出力レジスタ７４は
クロック信号ＣＬ６によって制御される。４つのレジス
タ７４はそれぞれのデータ入力が４つのレベルレジスタ
７３の出力に接続されている。残りのレジスタ７４はそ
れぞれの入力がバス１９ｃからパリティビットＰＡ及び
データビットＤ４〜Ｄ７を受け取る。総てのレジスタ７
４のそれぞれの出力は図４Ａに示した順序でデータビッ
トＤ０〜Ｄ７及びパリティビットＰＡを送出して、送信
器１２の入力信号ＤＳと同じ出力信号Ｄｏｕｔを復元す
る。

【００４２】図７は、図５のクロック回収器１８の機能
を簡単に説明すべく、図４Ｅの例を時間軸ｔに基づいて
且つ説明を分かりやすくするために図４Ｂも参照しなが
ら書き直したものである。回収器１８では信号ＴＳが立
上りエッジレジスタ４５のクロック入力に与えられる。
このレジスタは、時点ｔ＝０での同期エッジＳＥの通過
時に制御されるように妥当性検査回路４４によって妥当
性検査されるものとする。このレジスタ４５は、時点ｔ
＝０の直後には、後続のデータビット及びアンチパリテ
ィビットに対応するエッジに反応しないように、且つ時
点ｔ＝Ｔで次の同期エッジＳＥにしか反応しないよう
に、妥当性検査回路４４によって制御される。従って、
レジスタ４５に検出された同期エッジＳＥによって形成
されるクロック信号の周波数は１／２Ｔである。換言す
れば、レジスタ４５は送出されるクロック信号ＣＬＯの
周波数の半分の周波数をもつ中間クロック信号ＣＫ０を
供給する。フェーズロック回路４６では１０個の遅延素
子４８０〜４８９がクロック信号ＣＫ０の半周期Ｔを分
配する１０の同一遅延を逐次発生させ、１０個の中間ク
ロック信号ＣＫ０〜ＣＫ９とフィードバック信号ＦＢと
を送出する。信号ＣＫ０は周期が２Ｔであるためフィー
ドバック信号ＦＢに対して逆位相にあり、従ってこれら
２つの信号が比較器４９のそれぞれの入力で同位相にな
るようにインバータ５１を通る。同じ理由で、論理加算
器４７は回路４６と協働して、送信時に発生するクロッ
ク信号と同様に周期Ｔで互いに同等に遅延された１０個
のクロック信号ＣＬ０〜ＣＬ９を逐次送出すべく、倍数
２の周波数逓倍器を構成する。この実施例では、レジス
タ４５によって検出される同期エッジＳＥがこのレジス
タを通ることによって第１の遅延Θ１を受け且つ遅延素
子５４で第２の遅延Θ２を受けて、中間クロック信号Ｃ
Ｋ０のエッジを形成する。このエッジはゲート５２で第
３の遅延Θ３を受けて補助クロック信号ＣＬ０のエッジ
となる。

【００４３】図４Ｄ、図４Ｆ及び図７から明らかなよう
に、信号ＴＳに発生し得る最後のエッジは時点ｔ＝８Ｔ
／１０でデータビットＤ６に対応する。この時点を過ぎ
ると、妥当性検査回路４４が時点ｔ＝Ｔで次の同期エッ
ジＳＥを検出すべくレジスタ４５の信号入力の妥当性検
査を行い得る。この実施例では、レジスタ４５の妥当性
検査が、時点ｔ＝０から同期エッジの後続遅延の累積に
よって決定される時点ｔ＝９Ｔ／１０で行われる。この
エッジはまず信号ＣＫ０のエッジを構成すべく遅延Θ１
及びΘ２を受ける。各素子４８０〜４８９の遅延の時間
をΘ４で表せば、信号ＣＬ０に対する信号ＣＬ４の遅延
は４Θ４となる。信号ＣＫ４は妥当性検査回路４４の入
力信号として選択される。回路４４では、信号ＣＫ４が
遅延セル６５内でレジスタ６１もしくは６２（この信号
のエッジが立上りか立下りかによって決まる）とゲート
６４とを通り、次いで排他的ＯＲゲート６６、遅延素子
６７及びインバータ６８を通る。実際には、総てのレジ
スタが同一遅延Θ１を有し、総ての排他的ＯＲゲートが
同一遅延Θ３を有し、インバータが信号を遅延させず、
且つ遅延Θ２が遅延素子５４及び６７について同じであ
ると想定する。レジスタ４５から累加される遅延は９Ｔ
／１０になる。即ち、Θ１＋Θ２＋４Θ４＋Θ１＋２Θ
３＋Θ２＝２Θ１＋２Θ２＋２Θ３＋４Θ４＝９Ｔ／１
０となる。この時点では、この式の遅延はΘ２を除いて
総て既知である。遅延Θ２については、クロック回収器
１８のクロック調整回路４３の機能に関する以下の説明
で明らかにする。

【００４４】回路４３は、レジスタ４５によって検出さ
れる各同期エッジＳＥに基づいて伝送信号ＴＳのそれぞ
れのビットの幅の半分でクロック信号ＣＬ０〜ＣＬ９の
調整を同期する。１ビットを表す信号の幅の半分Ｒ／２
（０．５Ｔ／１）は実際には信号の最大安定範囲に対応
し、従って各ビットの論理値の決定を最適化する。図７
の例では、Θ１＋Θ２＋Θ３＝２．５Ｔ／１０となるよ
うに信号ＣＬ０が２．５Ｔ／１０で調整される。素子５
４によってもたらされる遅延は従ってΘ２＝２．５Ｔ／
１０−Θ１−Θ３である。クロック信号ＣＬＯの調整の
同期は、クロック信号ＣＬ５の位相を遅延素子５５と遅
延セル５９及び６０と遅延素子５６とで逐次遅延された
逆位相クロック信号ＣＬＯの位相と比較する位相比較器
５８によって行われる。遅延の合計はΘ２＋Θ１＋Θ３
＋Θ１＋Θ３＋Θ２＝２（Θ１＋Θ２＋Θ３）であり、
方程式２（Θ１＋Θ２＋Θ３）＝５Ｔ／１０を満たさな
ければならない。アップ／ダウンカウンタ５７はこの方
程式を満たすべく素子５４、５５、５６及び６７の遅延
Θ２の時間を調整する。従って、クロック信号ＣＬＯ〜
ＣＬ９の調整は、各クロック信号が各ビットを表す信号
の最大安定範囲に対応するように、同期エッジＳＥに対
して決定された各遅延２．５Ｒ〜１１．５Ｒに合わせて
行われる。またクロック調整回路は、レジスタ４５の妥
当性検査信号の遅延９Ｒをこのレジスタによって検出さ
れた各同期エッジに対して調整する。図７及び８は図６
に示した直並列変換デコーダ１９の機能を示している。
図８はクロック信号の立上りエッジに合致する各データ
ビットの回収を説明すべく、回収クロック信号ＣＬ０〜
ＣＬ９を図７に示した時間軸に基づいて表している。直
並列変換データ１９ではクロック信号ＣＬ８は使用され
ない。このクロック信号は、常に１に等しく且つ復元す
べきデータ信号には不用な同期ビットＳＹＮＣを回収す
るからである。図６、７及び８から明らかなように、ク
ロック信号ＣＬ０〜ＣＬ７及びＣＬ９はそれぞれデータ
ビットＤ１〜Ｄ３、アンチパリティビットＯＰ、並びに
データビットＤ４〜Ｄ７及びＤ０を回収する。先行ワー
ドに関して、図７及び８にしたクロック信号ＣＬ９が論
理値０をサンプリングすれば、この値は論理値１のデー
タビットＤ０と等価のエッジに対応する。従って、ビッ
トＤ０の値の決定にはインバータ７２だけで足りる。残
りのビットは対応するレジスタ６９によってサンプリン
グされたエッジの存在に反応する排他的ＯＲゲートによ
って決定される。このようにして回収されたアンチパリ
ティビットＯＰは７１で反転されてパリティ信号ＰＡを
復元する。ビットＤＯは先行ワードのクロック信号ＣＬ
９によって決定されるため、データ信号ＲＤの総てのビ
ットは送出されたデータ信号と同じデータ信号を構成す
るために再配列されることになる。

【００４５】復元信号ＲＤのビットの再配列は図６に示
した出力バッファ２０で図のように行われる。この再配
列はレジスタ７３に対するクロック信号ＣＬ２の作用に
よって開始される。データビットＤＯ〜Ｄ３が直並列変
換デコーダ１９から送出されると、信号ＣＬ２が論理状
態０をとりレベルレジスタ７３をブロックする。時点ｔ
＝４．５Ｔ／１０では、クロック信号ＣＬ２が論理状態
１をとり、レジスタ７３へのデータビットＤ０〜Ｄ３の
記憶を命令する。この間にビットＰＡ及びＤ４〜Ｄ７が
送出される。これらの条件では、同一ワードの総てのビ
ットＤ０〜Ｄ３、ＰＡ、Ｄ４〜Ｄ７がレジスタ７４のそ
れぞれの入力に存在する。時点ｔ＝Ｔ＋３．５Ｔ／１０
では、レジスタ７４がこのワードを記憶する。後続のデ
ータビットＤ０〜Ｄ３は既にサンプリングされている
が、出力バッファ２０の入力で次のクロック信号ＣＬ２
を待ってから入力される。要約すれば、伝送信号ＴＳに
おいて周期Ｒで反復するデータのサンプリングを行うた
めの本発明の装置は、下記の特徴及び利点を有する。こ
の装置は、１０個のクロック信号ＣＬ０〜ＣＬ９を伝送
信号の同期エッジに合わせて調整する位相調整回路４３
を含む。このエッジは伝送信号において周期１０Ｒ＝Ｔ
で反復する。調整回路４３は各クロック信号と各同期エ
ッジＳＥとの間の遅延を調整する。この位相調整回路
は、１０個のクロック信号について異なる遅延値を与え
る。信号ＣＬ０の遅延は２．５Ｒである。後続信号ＣＬ
１〜ＣＬ９の遅延は順に周期Ｒずつ長くなる。換言すれ
ば、信号ＣＬ０の遅延は２つの周期Ｒと、周期Ｒにおけ
るデータ信号の最大安定ゾーンに対応する半周期Ｒ／２
との和に等しい。より一般的に言えば、各クロック信号
ＣＬ０〜ＣＬ９の遅延はｎ個（ｎは２〜１１の整数であ
る）の周期Ｒと半周期Ｒ／２とを加算したものに等し
い。各遅延はフェーズロック回路５８及び遅延素子５
４、５５及び５６によって対応値（ｎ＋０．５）Ｒに調
整される。尚、信号ＣＬ０の最小遅延２．５Ｒは所期の
高伝送速度を考慮して選択してある。高伝送速度では、
構成部品内での信号の必要とされる一定の転送時間Θ１
及びΘ３がＲ／２に近く、この値を超過し得る。２．５
Ｒという遅延はこの転送時間を考慮して可変遅延Θ２を
簡単に加え調整できるという利点をもたらす。従って、
本発明のサンプリング装置は作動周波数のあらゆる変化
に適応し、伝送速度及び種々の半導体チップの間の構成
部品特性の技術的偏差に係わりなく、あらゆる遅延を制
御する。本発明はまた、伝送システムの送信器及び受信
器を集積回路で製造する方法も適切に活用する。同一集
積回路のトランジスタの特性が均一であれば、同一遅延
Θ１、Θ２、Θ３及びΘ４を簡単に得ることができ、信
号の伝搬時間、特にクロック調整回路４３内の信号伝搬
時間を同等にすることができるからである。

【００４６】以上説明してきた実施例は様々に変形し
得、例えば数ｎはゼロであってもよく、Ｒ／２という一
般的な遅延を決定し得る。この変形は、伝送速度が低い
ほど容易である。また、本発明では各周期毎の調整を実
際に頻用されている０．５とは異なる値αに合わせて行
うこともできる。値αＲのクロック信号が周期Ｒのデー
タ信号の安定ゾーンに対応しさえすればよい。また、デ
ータ信号ＴＳのエッジは同期エッジＳＥとは別のエッジ
であってもよい。このエッジは、実際の又は見掛けのデ
ータエッジ、例えば本明細書の序文で述べた先行技術の
伝送システムで使用されているエッジであり得る。一般
的に言えば、本発明のサンプリング装置は、位相調整回
路が、ｎを正の整数又はゼロ、αを１未満の正の数とし
て、クロック信号とデータ信号のエッジとの間の遅延を
値（ｎ＋α）Ｒ［ｎは正の整数又はゼロであり、αは１
未満の正の数である］に合わせることを特徴とする。

【図面の簡単な説明】

【図１】本発明の自動的にタイミングされるデジタル伝
送システムの概要を示す説明図である。

【図２Ａ】図１に示した伝送システムの送信器に含まれ
ている本発明の方法を使用する並直列変換エンコーダの
構造を示す説明図である。

【図２Ｂ】図１に示した伝送システムの送信器に含まれ
ている本発明の方法を使用する並直列変換エンコーダの
構造を示す別の説明図である。

【図３】図２Ａの回路によって送出される補助クロック
信号の波形を示し且つ図２Ｂの回路の機能を明らかにす
る説明図である。

【図４Ａ】データ信号の１ワードの全体的構造を示す説
明図である。

【図４Ｂ】伝送信号の１ワードの全体的構造を示す説明
図である。

【図４Ｃ】データ信号の１ワードの数値例を示す説明図
である。

【図４Ｄ】伝送信号の１ワードの数値例を示す説明図で
ある。

【図４Ｅ】データ信号の１ワードの数値例を示す説明図
である。

【図４Ｆ】伝送信号の１ワードの数値例を示す説明図で
ある。

【図５】図１の伝送システムの受信器に含まれた本発明
のクロック回収器の電気回路を示す説明図である。

【図６】図１の伝送システムの受信器に含まれた直並列
変換デコーダ及び出力バッファの電気回路を示す説明図
である。

【図７】図６の直並列変換デコーダの機能を簡単に示す
図４Ｂ及び４Ｆと類似の説明図である。

【図８】図６の直並列変換デコーダ及び出力バッファに
与えられる回収された補助クロック信号のクロノグラム
である。

【符号の説明】

１０ デジタルデータ伝送システム １２ 送信器 １３ 受信器 ４３ 位相調整回路 ４５，４６，４７ クロック信号発生器 ５７，５８ フェーズロック回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】データ信号において周期Ｒで反復するデー
   タのサンプリング装置であって、クロック信号をデータ
   信号のエッジに対して位相調整する位相調整回路を備え
   ており、ｎを正の整数又はゼロ、αを１より小さい正の
   数として、前記位相調整回路がクロック信号とデータ信
   号のエッジとの間の遅延を値（ｎ＋α）Ｒに合わせるこ
   とを特徴とするサンプリング装置。
2. 【請求項２】前記データ信号のエッジが、Ｎを１以上の
   整数として、周期ＮＲで反復する同期エッジであること
   を特徴とする請求項１に記載の装置。
3. 【請求項３】前記装置が周期Ｒずつ順に移相されたＮ個
   のクロック信号を発生させる発生器を含んでおり、前記
   位相調整回路が前記Ｎ個のクロック信号について数値ｎ
   に異なる値を与えることを特徴とする請求項１又は２に
   記載の装置。
4. 【請求項４】前記位相調整回路が位相同期回路を含んで
   いることを特徴とする請求項１から３のいずれか一項に
   記載の装置。
5. 【請求項５】遅延が前記位相調整回路における前記信号
   の経路遅延に対応する固定遅延を含むことを特徴とする
   請求項１から４のいずれか一項に記載の装置。
6. 【請求項６】周期Ｒで反復するデータ信号とクロック情
   報とを送信する送信器と、クロック情報から得られたク
   ロック信号をデータ信号のエッジに対して位相調整する
   回路を備えたサンプリング装置を含む受信器とを有し、
   前記位相調整回路が、ｎを正の整数又はゼロ、αを１よ
   り小さい正の数として、前記クロック信号と前記データ
   信号のエッジとの間の遅延を値（ｎ＋α）Ｒに合わせる
   ことを特徴とするデジタルデータ伝送システム。
7. 【請求項７】前記送信器が、Ｎを１以上の整数として、
   周期ＮＲ＝Ｔで反復する同期エッジを加える発生器を含
   んでいることを特徴とする請求項６に記載のシステム。
8. 【請求項８】前記受信器が周期Ｒずつ逐次遅延されたＮ
   個のクロック信号を発生させるクロック回収器を含んで
   おり、前記位相調整回路が前記Ｎ個のクロック信号につ
   いて数値ｎに異なる値を与えることを特徴とする請求項
   ６又は７に記載のシステム。
9. 【請求項９】前記位相調整回路が位相同期回路を含んで
   いることを特徴とする請求項６又は７に記載のシステ
   ム。
10. 【請求項１０】送信された信号と同じ出力信号を復元す
    べく、サンプリングの結果得られたビットを再配列する
    回路を備えていることを特徴とする請求項６から９のい
    ずれか一項に記載のシステム。