JP4510034B2 - Method for evaluating characteristics of semiconductor device - Google Patents

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Description

本発明は、実使用素子の外に特性評価用素子が設けられている半導体装置の特性評価方法に関する。   The present invention relates to a characteristic evaluation method for a semiconductor device in which a characteristic evaluation element is provided in addition to an actually used element.

従来より、半導体装置には、製造上の特性のバラツキ，プロセストラブル等による特性異常などを、製品のプローブ検査を行わずに簡単にチェックできるように、コンタクト抵抗，トランジスタのしきい値電圧，Ｉ−Ｖ特性などが測定できる特性チェック用素子が設けられている。   Conventionally, in semiconductor devices, contact resistance, transistor threshold voltage, I, and so on can be easily checked without performing product probe inspections, such as variations in manufacturing characteristics and process troubles. A characteristic check element capable of measuring −V characteristic and the like is provided.

図１１（ａ），（ｂ），（ｃ）は、それぞれ順に、従来の特性評価用素子の評価部の回路図，平面図及び断面図である。   11A, 11B, and 11C are a circuit diagram, a plan view, and a cross-sectional view, respectively, of an evaluation unit of a conventional characteristic evaluation element.

図１１（ａ），（ｂ）に示すように、評価部は、特性評価用素子であるＭＩＳトランジスタ１０１と、ＭＩＳトランジスタ１０１のソース領域１０５に接続されるソースパッド１０２と、ＭＩＳトランジスタ１０１のドレイン領域１０６に接続されるドレインパッド１０３と、ＭＩＳトランジスタのゲート電極１０７に接続されるゲートパッド１０４とを備えている。   As shown in FIGS. 11A and 11B, the evaluation unit includes a MIS transistor 101 which is a characteristic evaluation element, a source pad 102 connected to the source region 105 of the MIS transistor 101, and a drain of the MIS transistor 101. A drain pad 103 connected to the region 106 and a gate pad 104 connected to the gate electrode 107 of the MIS transistor are provided.

また、図１１（ｃ）に示すように、Ｓｉ基板である半導体基板１００には、活性領域を区画するトレンチ素子分離（ＳＴＩ）１１０と、各々不純物拡散領域であるソース領域１０５及びドレイン領域１０６とが設けられている。また、ＭＩＳトランジスタは、活性領域上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１０７と、ゲート電極１０７の側面上に設けられたサイドウォール１０９とを備えている。さらに、半導体基板１００上には、ゲート電極１０７やサイドウォール１０９などを覆う層間絶縁膜１１１と、層間絶縁膜１１１を貫通してソース領域１０５及びドレイン領域１０６に到達するプラグ１１２とが設けられている。そして、ソースパッド１０２，ドレインパッド１０３及びゲートパッド１０４は、層間絶縁膜１１１の上に設けられており、それぞれプラグ１１２により、ソース領域１０５，ドレイン領域１０６及びゲート電極１０７に接続されている。
特開２０００−２１４２２８号公報（要約書） Further, as shown in FIG. 11C, a semiconductor substrate 100 that is a Si substrate includes a trench element isolation (STI) 110 that partitions active regions, a source region 105 and a drain region 106 that are impurity diffusion regions, respectively. Is provided. In addition, the MIS transistor includes a gate insulating film 108 provided on the active region, a gate electrode 107 provided on the gate insulating film 108, and a sidewall 109 provided on a side surface of the gate electrode 107. Yes. Further, an interlayer insulating film 111 that covers the gate electrode 107, the sidewall 109, and the like, and a plug 112 that penetrates the interlayer insulating film 111 and reaches the source region 105 and the drain region 106 are provided on the semiconductor substrate 100. Yes. The source pad 102, the drain pad 103, and the gate pad 104 are provided on the interlayer insulating film 111, and are connected to the source region 105, the drain region 106, and the gate electrode 107 by plugs 112, respectively.
JP 2000-214228 A (Abstract)

ところで、半導体装置の微細化が進むにつれ、半導体装置中のＭＩＳトランジスタのゲート長，ゲート幅ともに小さくなるため、不純物濃度分布のばらつきや、加工精度のばらつき等による，ＭＩＳトランジスタの各種特性のランダムなばらつきがますます顕著になってきている。   By the way, as the miniaturization of the semiconductor device advances, both the gate length and the gate width of the MIS transistor in the semiconductor device become smaller. Therefore, random characteristics of various characteristics of the MIS transistor due to variations in impurity concentration distribution, variations in processing accuracy, and the like. Variations are becoming more pronounced.

一方、半導体集積回路全体のスタンバイ電流やゲート遅延を考えると、それらの特性に関与する素子（ＭＩＳトランジスタ）の数は数百万個程度の膨大な数であるため、ランダムなばらつきが相殺される。そして、その結果、半導体集積回路の各種特性は、比較的ばらつき（標準偏差）が小さい。   On the other hand, considering the standby current and gate delay of the entire semiconductor integrated circuit, the number of elements (MIS transistors) involved in these characteristics is a huge number of about several millions, so random variations are offset. . As a result, the various characteristics of the semiconductor integrated circuit have a relatively small variation (standard deviation).

したがって、上記従来のような特性評価部を用いて評価すると、実際の半導体集積回路の特性のばらつき以上の大きなばらつきを示す評価結果が得られる，つまり，半導体集積回路本体の特性分布を代表しないようになっていくので、製造条件を過剰に厳しく管理するおそれがある。   Therefore, when the evaluation using the conventional characteristic evaluation unit is performed, an evaluation result showing a large variation larger than the actual variation of the characteristics of the semiconductor integrated circuit is obtained, that is, the characteristic distribution of the semiconductor integrated circuit body is not represented. Therefore, there is a risk that the manufacturing conditions are excessively strictly controlled.

本発明の目的は、半導体装置全体の特性のばらつきに近い特性のばらつきを得るための評価部を設けることにより、半導体装置の評価精度の向上を図り、ひいては半導体装置の製造管理の容易化を図ることにある。   An object of the present invention is to provide an evaluation unit for obtaining a characteristic variation close to the characteristic variation of the entire semiconductor device, thereby improving the evaluation accuracy of the semiconductor device and thus facilitating the manufacturing management of the semiconductor device. There is.

本発明の半導体装置は、実使用ＭＩＳトランジスタと評価用ＭＩＳトランジスタを有し、複数の評価用ＭＩＳトランジスタを並列に配置して、各ゲート電極に電気的に接続されるゲート用共通導体部と、各ソース領域に電気的に接続されるソース用共通導体部と、各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備えている。   The semiconductor device of the present invention has an actual use MIS transistor and an evaluation MIS transistor, and a plurality of evaluation MIS transistors are arranged in parallel and electrically connected to each gate electrode; A source common conductor portion electrically connected to each source region and a drain common conductor portion electrically connected to each drain region are provided.

これにより、複数の評価用ＭＩＳトランジスタのゲート幅が実使用ＭＩＳトランジスタよりも長くなるので、特性のばらつきが低減されて、実使用の半導体装置における特性のばらつきに近づくことがわかった。   As a result, the gate widths of the plurality of evaluation MIS transistors are longer than those of the actually used MIS transistors, and thus it has been found that the variation in characteristics is reduced and approaches the variation in characteristics in the actually used semiconductor device.

ソース用共通導体部及びドレイン用共通導体部は、それぞれ分岐している先端部を有していることにより、電気的なショートを回避することができる。   The source common conductor portion and the drain common conductor portion each have a branched tip portion, so that an electrical short circuit can be avoided.

評価用ＭＩＳトランジスタのゲート電極の両側にダミー電極をさらに備えていることにより、ゲート電極の寸法精度が向上するので、評価される特性のばらつきが小さくなるなど、評価精度も向上する。   Since the dummy electrodes are further provided on both sides of the gate electrode of the evaluation MIS transistor, the dimensional accuracy of the gate electrode is improved, so that the evaluation accuracy is improved, for example, the variation in characteristics to be evaluated is reduced.

複数の評価用ＭＩＳトランジスタが配置されている活性領域の側方にダミー活性領域を設けることにより、活性領域が素子分離領域から受ける応力が各活性領域で均一化されるので、評価される特性のばらつきが低減され、評価精度が向上する。   By providing a dummy active region on the side of the active region where the plurality of evaluation MIS transistors are arranged, the stress that the active region receives from the element isolation region is made uniform in each active region. Variations are reduced and evaluation accuracy is improved.

評価用ＭＩＳトランジスタは、実使用ＭＩＳトランジスタと実質的に同じ構造を有していることが好ましい。   The evaluation MIS transistor preferably has substantially the same structure as the actually used MIS transistor.

評価用ＭＩＳトランジスタは、実使用ＭＩＳトランジスタの種類に応じて、各種類別に設けられていることが好ましい。   The evaluation MIS transistor is preferably provided for each type according to the type of the actually used MIS transistor.

本発明の半導体装置の特性評価方法は、ウェハを複数のブロックに区画して、各ブロックごとに評価用ＭＩＳトランジスタの特性を評価して、各ブロックごとに、記複数の評価用ＭＩＳトランジスタの特性の平均値を算出する方法である。   In the method for evaluating characteristics of a semiconductor device of the present invention, a wafer is divided into a plurality of blocks, the characteristics of the evaluation MIS transistor are evaluated for each block, and the characteristics of the plurality of evaluation MIS transistors are measured for each block. It is a method of calculating the average value of.

このようにして算出された平均値のばらつきは、実際の半導体装置を使用するときにＭＩＳトランジスタの特性のばらつきとして現れる値に近づいているので、評価精度の向上を図ることができる。   The variation in the average value calculated in this way approaches the value that appears as the variation in the characteristics of the MIS transistor when using an actual semiconductor device, so that the evaluation accuracy can be improved.

この場合にも、複数の評価用ＭＩＳトランジスタを並列に配置して、各ゲート電極に電気的に接続されるゲート用共通導体部と、各ソース領域に電気的に接続されるソース用共通導体部と、各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備えていることが好ましい。   Also in this case, a plurality of evaluation MIS transistors are arranged in parallel, and a gate common conductor portion electrically connected to each gate electrode and a source common conductor portion electrically connected to each source region And a drain common conductor portion electrically connected to each drain region.

また、評価用ＭＩＳトランジスタをウェハのスクライブ領域に配置することもできる。   Also, the evaluation MIS transistor can be arranged in the scribe region of the wafer.

（第１の実施形態）
−評価部の構造−
図１（ａ），（ｂ）は、それぞれ順に、第１の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのI-I 線における断面図である。 (First embodiment)
-Structure of evaluation part-
1A and 1B are a plan view showing an evaluation unit in the semiconductor device according to the first embodiment and a cross-sectional view taken along line II of one evaluation MIS transistor in the evaluation unit, respectively. is there.

図１（ａ），（ｂ）に示すように、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に共通に電気的に接続されるソースパッド１２（ソース用共通導体部）と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に共通に電気的に接続されるドレインパッド１３（ドレイン用共通導体部）と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４（ゲート用共通導体部）とを備えている。   As shown in FIGS. 1A and 1B, the evaluation unit includes evaluation MIS transistors TrA, TrB, which are characteristic evaluation elements, in three active regions RacA, RacB, RacC surrounded by the trench element isolation 11. TrC is arranged and configured. A common gate electrode 17 is provided for the three evaluation MIS transistors TrA to TrC. The evaluation unit includes a source pad 12 (source common conductor) commonly connected to the source regions 15 of the three evaluation MIS transistors TrA to TrC, and three evaluation MIS transistors TrA to TrC. The drain pad 13 (drain common conductor) commonly connected to each drain region 16 and the gate pad electrically connected to the gate electrode 17 common to the three evaluation MIS transistors TrA to TrC 14 (common conductor portion for gate).

各評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣは、それぞれ実使用のＭＩＳトランジスタと実質的に同じ構造を有している。図１（ｂ）は、１つの評価用ＭＩＳトランジスタＴｒＢの断面構造を示している。図１（ｂ）に示すように、Ｓｉ基板である半導体基板１０には、活性領域ＲacＢを囲むトレンチ素子分離（ＳＴＩ）１１が設けられており、活性領域ＲacＢには、各々不純物拡散領域であるソース領域１５及びドレイン領域１６（いずれも、エクステンション拡散領域（又はＬＤＤ領域）と高濃度拡散領域とを含んでいる）が設けられている。また、評価用ＭＩＳトランジスタＴｒＢは、活性領域ＲacＢの上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１７と、ゲート電極１７の側面上に設けられたサイドウォール１９とを備えている。さらに、半導体基板１０上には、ゲート電極１７やサイドウォール１９などを覆う層間絶縁膜２１と、層間絶縁膜２１を貫通してソース領域１５及びドレイン領域１６に到達するプラグ２２とが設けられている。そして、ソースパッド１２，ドレインパッド１３及びゲートパッド１４は、層間絶縁膜２１の上に設けられており、それぞれプラグ２２により、ソース領域１５，ドレイン領域１６及びゲート電極１７に電気的に接続されている。   Each evaluation MIS transistor TrA, TrB, TrC has substantially the same structure as an actually used MIS transistor. FIG. 1B shows a cross-sectional structure of one evaluation MIS transistor TrB. As shown in FIG. 1B, the semiconductor substrate 10 which is a Si substrate is provided with trench element isolation (STI) 11 surrounding the active region RacB, and each of the active regions RacB is an impurity diffusion region. A source region 15 and a drain region 16 (both including an extension diffusion region (or LDD region) and a high concentration diffusion region) are provided. The evaluation MIS transistor TrB includes a gate insulating film 18 provided on the active region RacB, a gate electrode 17 provided on the gate insulating film 18, and a sidewall provided on the side surface of the gate electrode 17. 19. Further, on the semiconductor substrate 10, an interlayer insulating film 21 that covers the gate electrode 17, the sidewall 19, and the like, and a plug 22 that penetrates the interlayer insulating film 21 and reaches the source region 15 and the drain region 16 are provided. Yes. The source pad 12, the drain pad 13, and the gate pad 14 are provided on the interlayer insulating film 21, and are electrically connected to the source region 15, the drain region 16, and the gate electrode 17 by plugs 22, respectively. Yes.

本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣのゲート長，ゲート幅，活性領域面積，ソース・ドレイン領域の不純物濃度は、実使用のロジック用ＭＩＳトランジスタと実質的に同じになるように設計されている。特に、ゲート幅は１．２μｍであり、ゲート長は０．１２μｍであり、活性領域の面積は、ゲート幅方向寸法が１．２μｍでゲート長方向寸法が０．８６μｍである。また、ソース・ドレイン領域の不純物濃度は、エクステンション拡散領域では１×１０１７〜１×１０２０・ｃｍ−３で、高濃度拡散領域では１×１０２０〜３×１０２０・ｃｍ−３である。実使用ＭＩＳトランジスタには、ｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタとがあるので、評価部には、３つのｎチャネル型ＭＩＳトランジスタを並列に配置したものと、３つのｐチャネル型ＭＩＳトランジスタを並列に配置したものとがある。 In the present embodiment, the gate length, gate width, active region area, and impurity concentration of the source / drain regions of the evaluation MIS transistors TrA to TrC are designed to be substantially the same as those of the actually used logic MIS transistors. Has been. In particular, the gate width is 1.2 μm, the gate length is 0.12 μm, and the area of the active region is 1.2 μm in the gate width direction and 0.86 μm in the gate length direction. The impurity concentration of the source and drain regions, the extension diffusion region 1 × 10 17 ~1 × 10 20 · cm -3, is 1 × 10 20 ~3 × 10 20 · cm -3 in the high concentration diffusion region . Since the actually used MIS transistors include an n-channel MIS transistor and a p-channel MIS transistor, the evaluation unit includes three n-channel MIS transistors arranged in parallel and three p-channel MIS transistors. Are arranged in parallel.

このように、１つの評価部が、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点が本実施形態の特徴である。   In this way, one evaluation unit is configured by arranging a plurality of evaluation MIS transistors having substantially the same structure as the actually used MIS transistors, and the source pad 12, the drain pad 13, and the gate pad 14 are used for each evaluation. A feature of this embodiment is that the MIS transistors TrA to TrC are electrically connected to the source region 15, the drain region 16, and the gate electrode 17 in common.

ここで、本実施形態及び後述する各実施形態において、評価用ＭＩＳトランジスタの構造が実使用ＭＩＳトランジスタの構造と実質的に同じとは、ゲート電極，ゲート絶縁膜，ソース・ドレイン領域などの構造が実質的に同じことを言う。ゲート電極の構造を規定するファクターとしては、ポリシリコン構造，ポリサイド構造，ポリメタル構造などの材質や、寸法（ゲート長，ゲート幅）や、ポリシリコン中の不純物の種類，濃度などがある。ゲート絶縁膜の構造としては、厚み，材質がある。ソース・ドレイン領域の構造としては、ＬＤＤ領域やエクステンション領域の有無，不純物濃度などがある。「実質的に同じ」とは、半導体装置の評価に際して、半導体装置の特性の相違が明確に検知し得るような相違がないことをいう。   Here, in this embodiment and each of the embodiments described later, the structure of the evaluation MIS transistor is substantially the same as the structure of the actual use MIS transistor. The structure of the gate electrode, the gate insulating film, the source / drain region, and the like. Say substantially the same thing. Factors that define the structure of the gate electrode include materials such as a polysilicon structure, a polycide structure, and a polymetal structure, dimensions (gate length, gate width), and types and concentrations of impurities in the polysilicon. The structure of the gate insulating film includes thickness and material. The structure of the source / drain region includes the presence / absence of an LDD region and an extension region, and the impurity concentration. “Substantially the same” means that there is no difference such that a difference in characteristics of the semiconductor device can be clearly detected when evaluating the semiconductor device.

−評価部を用いた評価方法−
図２（ａ），（ｂ）は、それぞれ順に、評価部の回路図及び評価手順を示すフローチャートである。 -Evaluation method using the evaluation section-
FIGS. 2A and 2B are a flowchart illustrating a circuit diagram of the evaluation unit and an evaluation procedure, respectively, in order.

図２（ａ）に示すように、実効ゲート幅が３μｍ以上となる複数（本実施形態では３つ）の評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣを有する評価部を設ける。そして、評価部には、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣ各ソース領域に電気的に接続されるソースパッド１２，ドレインパッド１３及びゲートパッド１４を設ける。つまり、３つの評価用ＭＩＳトランジスタを並列に配置する。そして、ソースパッド１２，ドレインパッド１３及びゲートパッド１４に電圧印加用端子や電流測定端子などを接触させて、Ｉ−Ｖ特性などの電気的特性を評価する。   As shown in FIG. 2A, an evaluation unit having a plurality (three in this embodiment) of evaluation MIS transistors TrA to TrC having an effective gate width of 3 μm or more is provided. The evaluation unit is provided with a source pad 12, a drain pad 13, and a gate pad 14 that are electrically connected to the source regions of the three evaluation MIS transistors TrA to TrC. That is, three evaluation MIS transistors are arranged in parallel. Then, a voltage application terminal, a current measurement terminal, or the like is brought into contact with the source pad 12, the drain pad 13, and the gate pad 14, and the electrical characteristics such as the IV characteristics are evaluated.

半導体装置の特性の評価の際には、図２（ｂ）に示すように、ステップＳＴ１０で、並列配置された複数個の評価用ＭＩＳトランジスタの特性を評価して、その結果をメモリ（図示せず）に保存する。次に、ステップＳＴ１１で、メモリからステップＳＴ１０における評価結果をメモリから取り出して、複数個の評価用ＭＩＳトランジスタの特性値の平均値，分散σを算出し、これを１つのＭＩＳトランジスタの特性値として、メモリに保存する。そして、このＭＩＳトランジスタの特性値の平均値，分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。   When evaluating the characteristics of the semiconductor device, as shown in FIG. 2B, in step ST10, the characteristics of a plurality of evaluation MIS transistors arranged in parallel are evaluated, and the results are stored in a memory (not shown). To save). Next, in step ST11, the evaluation result in step ST10 is extracted from the memory, and the average value and variance σ of the characteristic values of the plurality of evaluation MIS transistors are calculated, and this is used as the characteristic value of one MIS transistor. Save to memory. The average value and variance of the characteristic values of the MIS transistor are used for simulation of the characteristics of the semiconductor device, design of the semiconductor device, management of the manufacturing process of the semiconductor device, and the like.

本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性，ＭＩＳトランジスタのしきい値電圧，オン電流等の特性のばらつきがある。   The characteristics of the semiconductor device required using the evaluation unit of this embodiment include variations in characteristics such as off-leak characteristics, threshold voltages of MIS transistors, and on-currents.

図３は、評価用ＭＩＳトランジスタの実効ゲート幅（合計ゲート幅）に対する，ＭＩＳトランジスタのしきい値電圧Ｖｔ及びそのばらつき３σを示す図である。同図において、横軸は並列に配置された３つの評価用ＭＩＳトランジスタのゲート幅の合計値を表し、縦軸はしきい値電圧Ｖｔの標準偏差の３倍である３σ（左側）及びしきい値電圧Ｖｔ（右側）を表している。また、同図において、▲はゲート幅が０．２６μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧の３σ、□はゲート幅が１．２μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧の３σ、●はゲート幅が１０．０μｍの評価用ＭＩＳトランジスタを１，３，５個配置した評価部から得られるしきい値電圧の３σをそれぞれ示している。また、×はゲート幅が０．２６μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧、＊はゲート幅が１．２μｍの評価用ＭＩＳトランジスタを１，３，９個配置した評価部から得られるしきい値電圧、＋はゲート幅が１０．０μｍの評価用ＭＩＳトランジスタを１，３，５個配置した評価部から得られるしきい値電圧のデータをそれぞれ示している。   FIG. 3 is a diagram showing the threshold voltage Vt of the MIS transistor and its variation 3σ with respect to the effective gate width (total gate width) of the evaluation MIS transistor. In the figure, the horizontal axis represents the total gate width of three evaluation MIS transistors arranged in parallel, and the vertical axis represents 3σ (left side), which is three times the standard deviation of the threshold voltage Vt, and the threshold. The value voltage Vt (right side) is shown. In the figure, ▲ is a threshold voltage of 3σ obtained from an evaluation unit in which 1, 3 and 9 evaluation MIS transistors having a gate width of 0.26 μm are arranged, and □ is an evaluation of a gate width of 1.2 μm. The threshold voltage of 3σ obtained from the evaluation unit in which 1, 3 and 9 MIS transistors are arranged is obtained from the evaluation unit in which 1, 3 and 5 evaluation MIS transistors having a gate width of 10.0 μm are arranged. 3σ of the threshold voltage is shown. Further, x represents a threshold voltage obtained from an evaluation unit in which 1, 3 and 9 evaluation MIS transistors having a gate width of 0.26 μm are arranged, and * represents an evaluation MIS transistor having a gate width of 1.2 μm. Threshold voltage data obtained from 3, 9 evaluation units, + represents threshold voltage data obtained from evaluation units, 1, 3, 5 evaluation MIS transistors having a gate width of 10.0 μm Each is shown.

図３の破線Ｌ３σは、各種サンプルの３σの平均的な値を示しており、この破線Ｌ３σから以下のことがわかる。合計ゲート幅が３μｍ以上の範囲では、３σが一定の値を示しており、実使用ＭＩＳトランジスタの平均的なばらつきを表している。つまり、半導体装置全体としてみると、局所的なＭＩＳトランジスタの特性のばらつきが相殺されて、図３に示す合計ゲート幅が３μｍ以上の領域における３σ値にほぼ一致することがわかった。   A broken line L3σ in FIG. 3 indicates an average value of 3σ of various samples, and the following can be understood from the broken line L3σ. In the range where the total gate width is 3 μm or more, 3σ shows a constant value, which represents an average variation of the actually used MIS transistors. That is, it has been found that, as a whole semiconductor device, local MIS transistor characteristic variations are canceled out and the total gate width shown in FIG. 3 substantially matches the 3σ value in the region of 3 μm or more.

一方、合計ゲート幅が３μｍ未満になると、しきい値電圧のばらつきを表す３σの値が大きくなっている。特に、合計ゲート幅が１．０μｍ未満になると、３σ値が合計ゲート幅が３μｍのときの３σ値の２倍近くになっている。したがって、従来の半導体装置のごとく、１つの評価用ＭＩＳトランジスタのみを配置した評価部を用いて、１つの実使用ＭＩＳトランジスタの特性のばらつきを求め、このときの特性値の３σ（ばらつき）に基づいて、半導体装置の設計，製造工程の管理などを行なったのでは、実際の半導体装置の特性のばらつきよりも大きな特性のばらつきが存在すると誤って判断することになる。   On the other hand, when the total gate width is less than 3 μm, the value of 3σ representing the variation in threshold voltage increases. In particular, when the total gate width is less than 1.0 μm, the 3σ value is nearly twice the 3σ value when the total gate width is 3 μm. Therefore, as in the conventional semiconductor device, using an evaluation unit in which only one evaluation MIS transistor is arranged, the characteristic variation of one actual use MIS transistor is obtained, and based on 3σ (variation) of the characteristic value at this time Thus, if semiconductor device design, manufacturing process management, or the like is performed, it is erroneously determined that there is a characteristic variation larger than the actual characteristic variation of the semiconductor device.

それに対し、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なうことにより、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。   On the other hand, by evaluating the characteristics of the MIS transistor using the evaluation unit of this embodiment as shown in FIG. 2, accurate characteristic simulation, design, Management of the manufacturing process can be performed.

（第２の実施形態）
図４（ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのIV-IV 線における断面図である。 (Second Embodiment)
4A and 4B are a plan view showing an evaluation unit in the semiconductor device according to the second embodiment, respectively, and a cross section taken along line IV-IV of one evaluation MIS transistor in the evaluation unit. FIG.

図４（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４とを備えている。   As shown in FIGS. 4A and 4B, also in the present embodiment, the evaluation unit uses the three active regions RacA, RacB, and RacC surrounded by the trench element isolation 11 for evaluation that is a characteristic evaluation element. MIS transistors TrA, TrB, TrC are arranged. A common gate electrode 17 is provided for the three evaluation MIS transistors TrA to TrC. The evaluation unit is electrically connected to the source pad 12 electrically connected to the source regions 15 of the three evaluation MIS transistors TrA to TrC and to the drain regions 16 of the three evaluation MIS transistors TrA to TrC. A drain pad 13 to be connected and a gate pad 14 electrically connected to a gate electrode 17 common to the three evaluation MIS transistors TrA to TrC are provided.

ここで、本実施形態においては、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐している点が、第１の実施形態とは異なっている。   Here, in the present embodiment, the tips of the source pad 12 and the drain pad 13 are branched into three portions 12a to 12c and 13a to 13c extending toward the active regions RacA to RacC, respectively. This is different from the first embodiment.

なお、図４（ｂ）に示す断面構造は、基本的には図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、説明を省略する。   Note that the cross-sectional structure shown in FIG. 4B is basically the same as the structure of one evaluation MIS transistor TrB in the first embodiment shown in FIG.

また、本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用ＭＩＳトランジスタと実質的に同じに設計されている。   Also in this embodiment, the structure of the evaluation MIS transistors TrA to TrC is designed to be substantially the same as that of the actually used MIS transistor.

このように、１つの評価部が、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。   In this way, one evaluation unit is configured by arranging a plurality of evaluation MIS transistors having substantially the same structure as the actually used MIS transistors, and the source pad 12, the drain pad 13, and the gate pad 14 are used for each evaluation. It is the same as in the first embodiment in that it is electrically connected to the source region 15, the drain region 16 and the gate electrode 17 of the MIS transistors TrA to TrC in common.

また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。   Also in this embodiment, the characteristics of the MIS transistor are evaluated using the evaluation unit of this embodiment as shown in FIG.

よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。   Therefore, according to the present embodiment, similar to the first embodiment, it is possible to perform accurate characteristic simulation, design, manufacturing process management, and the like based on characteristic variations substantially equal to the semiconductor device of the product.

特に、本実施形態においては、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐しているので、ソースパッド１２とドレインパッド１３とが近接して相対向する部分の面積が小さくなる。したがって、第１の実施形態に比べ、ソースパッド１２とドレインパッド１３との間の電気的なショートの発生を効果的に抑制することができる。   In particular, in the present embodiment, the tip portions of the source pad 12 and the drain pad 13 are branched into three portions 12a to 12c and 13a to 13c extending toward the active regions RacA to RacC, respectively. The area of the portion where 12 and the drain pad 13 are close to each other and face each other is reduced. Therefore, compared with the first embodiment, it is possible to effectively suppress the occurrence of an electrical short between the source pad 12 and the drain pad 13.

（第３の実施形態）
図５（ａ），（ｂ）は、それぞれ順に、第３の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのV-V 線における断面図である。 (Third embodiment)
FIGS. 5A and 5B are a plan view showing an evaluation unit in the semiconductor device according to the third embodiment and a cross-sectional view taken along the line VV of one evaluation MIS transistor in the evaluation unit, respectively. is there.

図５（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４とを備えている。   As shown in FIGS. 5A and 5B, also in this embodiment, the evaluation unit includes the three active regions RacA, RacB, and RacC surrounded by the trench element isolation 11 in an evaluation element that is a characteristic evaluation element. MIS transistors TrA, TrB, TrC are arranged. A common gate electrode 17 is provided for the three evaluation MIS transistors TrA to TrC. The evaluation unit is electrically connected to the source pad 12 electrically connected to the source regions 15 of the three evaluation MIS transistors TrA to TrC and to the drain regions 16 of the three evaluation MIS transistors TrA to TrC. A drain pad 13 to be connected and a gate pad 14 electrically connected to a gate electrode 17 common to the three evaluation MIS transistors TrA to TrC are provided.

ここで、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣを挟んで、ＭＩＳトランジスタが配置されない２つのダミー活性領域ＲacD1，ＲacD2が設けられている。また、ゲート電極１７を挟んで、ゲート電極１７に実質的に平行に並ぶ２つのダミーゲート１７D1，１７D2が設けられている。この２つの点が、第１の実施形態とは異なっている。   Here, in the present embodiment, two dummy active regions RacD1 and RacD2 in which no MIS transistors are arranged are provided across the active regions RacA to RacC in which the evaluation MIS transistors TrA to TrC are arranged. In addition, two dummy gates 17D1 and 17D2 arranged substantially parallel to the gate electrode 17 are provided with the gate electrode 17 interposed therebetween. These two points are different from the first embodiment.

なお、図５（ｂ）に示す断面構造は、２つのダミーゲート１７D1，１７D2がゲート電極１７を挟んで設けられている点を除くと、図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、第１の実施形態と同じ部分についての説明を省略する。   The cross-sectional structure shown in FIG. 5B is the same as that in the first embodiment shown in FIG. 1B except that two dummy gates 17D1 and 17D2 are provided with the gate electrode 17 interposed therebetween. Since the structure is the same as that of the two evaluation MIS transistors TrB, the description of the same parts as those in the first embodiment is omitted.

また、本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用のロジック用ＭＩＳトランジスタと実質的に同じになるように設計されている。   Also in this embodiment, the structure of the evaluation MIS transistors TrA to TrC is designed to be substantially the same as that of the actually used logic MIS transistor.

１つの評価部が、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。   One evaluation unit is configured by arranging a plurality of evaluation MIS transistors having substantially the same structure as the actually used MIS transistors, and the source pad 12, the drain pad 13, and the gate pad 14 are formed by the evaluation MIS transistors TrA to TrA. The point of being electrically connected in common to each source region 15, the drain region 16 and the gate electrode 17 of TrC is the same as in the first embodiment.

また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。   Also in this embodiment, the characteristics of the MIS transistor are evaluated using the evaluation unit of this embodiment as shown in FIG.

よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。   Therefore, according to the present embodiment, similar to the first embodiment, it is possible to perform accurate characteristic simulation, design, manufacturing process management, and the like based on characteristic variations substantially equal to the semiconductor device of the product.

特に、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣを挟んで、２つのダミー活性領域ＲacD1，ＲacD2が設けられているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力がほぼ均一化される。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。   In particular, in the present embodiment, since the two dummy active regions RacD1 and RacD2 are provided across the active regions RacA to RacC in which the evaluation MIS transistors TrA to TrC are provided, the active regions RacA to The stress applied to each active region RacA to RacC from the trench type element isolation surrounding RacC is made substantially uniform. Therefore, variations in characteristics of the evaluation MIS transistors TrA to TrC are reduced, and the characteristics of the actually used MIS transistors can be estimated more accurately.

また、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７を挟んで、２つのダミーゲート１７D1，１７D2が設けられているので、３つのゲート１７，１７D1，１７D2がいわゆるラインアンドスペースパターンを構成している。したがって、ゲート電極１７の寸法精度が向上し、これによっても、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減されるので、各評価用ＭＩＳトランジスタの特性をより正確に推定することができる。   In this embodiment, since the two dummy gates 17D1 and 17D2 are provided with the common gate electrode 17 sandwiched between the evaluation MIS transistors TrA to TrC, the three gates 17, 17D1 and 17D2 are so-called line. It constitutes an andspace pattern. Therefore, the dimensional accuracy of the gate electrode 17 is improved, and this also reduces variations in the characteristics of the evaluation MIS transistors TrA to TrC, so that the characteristics of the evaluation MIS transistors can be estimated more accurately. .

（第４の実施形態）
図６（ａ），（ｂ）は、それぞれ順に、第４の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVI-VI 線における断面図である。 (Fourth embodiment)
6A and 6B are a plan view showing an evaluation unit in the semiconductor device according to the fourth embodiment, respectively, and a cross section taken along line VI-VI of one evaluation MIS transistor in the evaluation unit. FIG.

図６（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３とを備えている。   As shown in FIGS. 6A and 6B, also in the present embodiment, the evaluation unit uses the three active regions RacA, RacB, and RacC surrounded by the trench element isolation 11 for evaluation that is a characteristic evaluation element. MIS transistors TrA, TrB, TrC are arranged. A common gate electrode 17 is provided for the three evaluation MIS transistors TrA to TrC. The evaluation unit is electrically connected to the source pad 12 electrically connected to the source regions 15 of the three evaluation MIS transistors TrA to TrC and to the drain regions 16 of the three evaluation MIS transistors TrA to TrC. And a drain pad 13 to be connected.

ここで、本実施形態においては、各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法が、実使用ＭＩＳトランジスタが配置される活性領域のゲート長方向の寸法よりも大きい点が、第１の実施形態とは異なっている。たとえば、実使用のＭＩＳトランジスタの活性領域のゲート長方向の寸法が、０．８６μｍであるのに対し、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法は、１０μｍ（２μｍ以上）である。ただし、各活性領域ＲacＡ〜ＲacＣのゲート幅方向の寸法は、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣのゲート幅の寸法と同じであるので、実使用のＭＩＳトランジスタが配置される活性領域のゲート幅方向の寸法と実質的に同じである。   Here, in this embodiment, the dimension in the gate length direction of each active region RacA to RacC is larger than the dimension in the gate length direction of the active region where the actual use MIS transistor is arranged. Is different. For example, the dimension in the gate length direction of the active region of the actually used MIS transistor is 0.86 μm, whereas the dimension in the gate length direction of each active region RacA to RacC in which the evaluation MIS transistors TrA to TrC are arranged. Is 10 μm (2 μm or more). However, since the dimension in the gate width direction of each active region RacA to RacC is the same as the dimension of the gate width of each evaluation MIS transistor TrA to TrC, the gate width direction of the active region where the actually used MIS transistor is arranged The dimensions are substantially the same.

なお、図６（ｂ）に示す断面構造は、活性領域ＲacＢのゲート長方向の寸法が大きい点を除くと、図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、第１の実施形態と同じ部分についての説明を省略する。   Note that the cross-sectional structure shown in FIG. 6B has one evaluation MIS transistor TrB in the first embodiment shown in FIG. 1B except that the active region RacB has a large dimension in the gate length direction. Since the structure is the same, the description of the same parts as those in the first embodiment is omitted.

本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用ＭＩＳトランジスタと実質的に同じに設計されている。   Also in this embodiment, the structures of the evaluation MIS transistors TrA to TrC are designed to be substantially the same as the actual use MIS transistors.

このように、１つの評価部が、ソース・ドレイン領域のゲート長方向寸法を除き、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。   In this way, one evaluation unit is configured by arranging a plurality of evaluation MIS transistors having substantially the same structure as the actual use MIS transistor except for the dimension in the gate length direction of the source / drain regions. , The drain pad 13 and the gate pad 14 are electrically connected in common to the source region 15, the drain region 16 and the gate electrode 17 of each of the evaluation MIS transistors TrA to TrC, as in the first embodiment. It is.

また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。   Also in this embodiment, the characteristics of the MIS transistor are evaluated using the evaluation unit of this embodiment as shown in FIG.

よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。   Therefore, according to the present embodiment, similar to the first embodiment, it is possible to perform accurate characteristic simulation, design, manufacturing process management, and the like based on characteristic variations substantially equal to the semiconductor device of the product.

特に、本実施形態においては、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣのゲート長方向寸法が実使用ＭＩＳトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力が小さくなる。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。   In particular, in this embodiment, the gate length direction dimension of each active region RacA to RacC in which the evaluation MIS transistors TrA to TrC are provided is larger than the gate length direction dimension of the active region in which the actual MIS transistor is disposed. Since the structure is large, the stress applied to each active region RacA to RacC from the trench type element isolation surrounding each active region RacA to RacC is reduced. Therefore, variations in characteristics of the evaluation MIS transistors TrA to TrC are reduced, and the characteristics of the actually used MIS transistors can be estimated more accurately. Further, since it is possible to avoid an increase in contact resistance between the contact member and the source / drain regions due to mask alignment deviation, it is possible to improve estimation accuracy.

（第５の実施形態）
図７（ａ），（ｂ）は、それぞれ順に、第５の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVII-VII 線における断面図である。 (Fifth embodiment)
7A and 7B are a plan view showing an evaluation unit in the semiconductor device according to the fifth embodiment, respectively, and a cross section taken along line VII-VII of one evaluation MIS transistor in the evaluation unit. FIG.

図７（ａ），（ｂ）に示すように、本実施形態においても、評価部は、トレンチ素子分離１１によって囲まれる３つの活性領域ＲacＡ，ＲacＢ，ＲacＣに、特性評価用素子である評価用ＭＩＳトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを配置して構成されている。そして、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７が設けられている。そして、評価部は、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５に電気的に接続されるソースパッド１２と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ドレイン領域１６に電気的に接続されるドレインパッド１３と、３つの評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣに共通のゲート電極１７に電気的に接続されるゲートパッド１４とを備えている。   As shown in FIGS. 7A and 7B, also in the present embodiment, the evaluation unit uses the three active regions RacA, RacB, and RacC surrounded by the trench element isolation 11 for evaluation that is a characteristic evaluation element. MIS transistors TrA, TrB, TrC are arranged. A common gate electrode 17 is provided for the three evaluation MIS transistors TrA to TrC. The evaluation unit is electrically connected to the source pad 12 electrically connected to the source regions 15 of the three evaluation MIS transistors TrA to TrC and to the drain regions 16 of the three evaluation MIS transistors TrA to TrC. A drain pad 13 to be connected and a gate pad 14 electrically connected to a gate electrode 17 common to the three evaluation MIS transistors TrA to TrC are provided.

ここで、本実施形態においては、第１〜第３の実施形態の特徴を全て備えている点が特徴である。   Here, the present embodiment is characterized in that all the features of the first to third embodiments are provided.

まず、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐している。また、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣを挟んで、ＭＩＳトランジスタが配置されない２つのダミー活性領域ＲacD1，ＲacD2が設けられている。また、ゲート電極１７を挟んで、ゲート電極１７に実質的に平行に並ぶ２つのダミーゲート１７D1，１７D2が設けられている。さらに、各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法が、実使用ＭＩＳトランジスタが配置される活性領域のゲート長方向の寸法よりも大きい。たとえば、実使用のＭＩＳトランジスタの活性領域のゲート長方向の寸法が、０．８６μｍであるのに対し、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが配置される各活性領域ＲacＡ〜ＲacＣのゲート長方向の寸法は、１０μｍ（２μｍ以上）である。ただし、各活性領域ＲacＡ〜ＲacＣのゲート幅方向の寸法は、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣのゲート幅の寸法と同じであるので、実使用のＭＩＳトランジスタが配置される活性領域のゲート幅方向の寸法と実質的に同じである。   First, the tip portions of the source pad 12 and the drain pad 13 are branched into three portions 12a to 12c and 13a to 13c extending toward the active regions RacA to RacC, respectively. In addition, two dummy active regions RacD1 and RacD2 in which no MIS transistors are arranged are provided across the active regions RacA to RacC in which the evaluation MIS transistors TrA to TrC are arranged. In addition, two dummy gates 17D1 and 17D2 arranged substantially parallel to the gate electrode 17 are provided with the gate electrode 17 interposed therebetween. Further, the dimension in the gate length direction of each of the active regions RacA to RacC is larger than the dimension in the gate length direction of the active region where the actual use MIS transistor is arranged. For example, the dimension in the gate length direction of the active region of the actually used MIS transistor is 0.86 μm, whereas the dimension in the gate length direction of each active region RacA to RacC in which the evaluation MIS transistors TrA to TrC are arranged. Is 10 μm (2 μm or more). However, since the dimension in the gate width direction of each active region RacA to RacC is the same as the dimension of the gate width of each evaluation MIS transistor TrA to TrC, the gate width direction of the active region where the actually used MIS transistor is arranged The dimensions are substantially the same.

なお、図７（ｂ）に示す断面構造は、活性領域ＲacＢのゲート長方向の寸法が大きい点を除くと、図１（ｂ）に示す第１の実施形態における１つの評価用ＭＩＳトランジスタＴｒＢの構造と同じであるので、第１の実施形態と同じ部分についての説明を省略する。   Note that the cross-sectional structure shown in FIG. 7B has one evaluation MIS transistor TrB in the first embodiment shown in FIG. 1B except that the dimension of the active region RacB in the gate length direction is large. Since the structure is the same, the description of the same parts as those in the first embodiment is omitted.

また、本実施形態においても、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの構造は、実使用ＭＩＳトランジスタと実質的に同じに設計されている。   Also in this embodiment, the structure of the evaluation MIS transistors TrA to TrC is designed to be substantially the same as that of the actually used MIS transistor.

このように、１つの評価部が、ソース・ドレイン領域のゲート長方向寸法を除き、実使用ＭＩＳトランジスタと実質的に同じ構造を有する複数の評価用ＭＩＳトランジスタを配置して構成され、ソースパッド１２，ドレインパッド１３及びゲートパッド１４が各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの各ソース領域１５，ドレイン領域１６及びゲート電極１７に共通に電気的に接続されている点は、第１の実施形態と同じである。   In this way, one evaluation unit is configured by arranging a plurality of evaluation MIS transistors having substantially the same structure as the actual use MIS transistor except for the dimension in the gate length direction of the source / drain regions. , The drain pad 13 and the gate pad 14 are electrically connected in common to the source region 15, the drain region 16 and the gate electrode 17 of each of the evaluation MIS transistors TrA to TrC, as in the first embodiment. It is.

また、本実施形態においても、図２に示すような本実施形態の評価部を用いたＭＩＳトランジスタの特性の評価を行なう。   Also in this embodiment, the characteristics of the MIS transistor are evaluated using the evaluation unit of this embodiment as shown in FIG.

よって、本実施形態により、第１の実施形態と同様に、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。   Therefore, according to the present embodiment, similar to the first embodiment, it is possible to perform accurate characteristic simulation, design, manufacturing process management, and the like based on characteristic variations substantially equal to the semiconductor device of the product.

また、本実施形態においては、第２の実施形態と同様に、ソースパッド１２，ドレインパッド１３の先端部は、各活性領域ＲacＡ〜ＲacＣに向かって延びる３つの部分１２ａ〜１２ｃ及び１３ａ〜１３ｃにそれぞれ分岐しているので、ソースパッド１２とドレインパッド１３とが近接して相対向する部分の面積が小さくなる。したがって、第１の実施形態に比べ、ソースパッド１２とドレインパッド１３との間の電気的なショートの発生を効果的に抑制することができる。   Further, in the present embodiment, as in the second embodiment, the tip portions of the source pad 12 and the drain pad 13 are formed into three portions 12a to 12c and 13a to 13c extending toward the active regions RacA to RacC. Since they are branched, the area of the portion where the source pad 12 and the drain pad 13 are close to each other and face each other is reduced. Therefore, compared with the first embodiment, it is possible to effectively suppress the occurrence of an electrical short between the source pad 12 and the drain pad 13.

また、本実施形態においては、第３の実施形態と同様に、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣのゲート長方向寸法が実使用ＭＩＳトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力が小さくなる。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。   In the present embodiment, as in the third embodiment, the actual use MIS transistors are arranged in the gate length direction of the active regions RacA to RacC in which the evaluation MIS transistors TrA to TrC are provided. Since it is configured to be larger than the dimension of the active region in the gate length direction, the stress applied to each active region RacA to RacC from the trench type element isolation surrounding each active region RacA to RacC is reduced. Therefore, variations in characteristics of the evaluation MIS transistors TrA to TrC are reduced, and the characteristics of the actually used MIS transistors can be estimated more accurately. Further, since it is possible to avoid an increase in contact resistance between the contact member and the source / drain regions due to mask alignment deviation, it is possible to improve estimation accuracy.

さらに、本実施形態においては、第４の実施形態と同様に、評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣが設けられている各活性領域ＲacＡ〜ＲacＣのゲート長方向寸法が実使用ＭＩＳトランジスタが配置されている活性領域のゲート長方向寸法よりも大きく構成されているので、各活性領域ＲacＡ〜ＲacＣを囲むトレンチ型素子分離から各活性領域ＲacＡ〜ＲacＣが受ける応力が小さくなる。したがって、各評価用ＭＩＳトランジスタＴｒＡ〜ＴｒＣの特性のばらつきが低減され、実使用ＭＩＳトランジスタの特性をより正確に推定することができる。また、マスクアラインメントずれに起因するコンタクト部材とソース・ドレイン領域との間のコンタクト抵抗の増大を回避することができるので、推定精度の向上を図ることができる。   Further, in the present embodiment, as in the fourth embodiment, the actual use MIS transistors are arranged in the gate length direction dimensions of the active regions RacA to RacC in which the evaluation MIS transistors TrA to TrC are provided. Since it is configured to be larger than the dimension of the active region in the gate length direction, the stress applied to each active region RacA to RacC from the trench type element isolation surrounding each active region RacA to RacC is reduced. Therefore, variations in characteristics of the evaluation MIS transistors TrA to TrC are reduced, and the characteristics of the actually used MIS transistors can be estimated more accurately. Further, since it is possible to avoid an increase in contact resistance between the contact member and the source / drain regions due to mask alignment deviation, it is possible to improve estimation accuracy.

（第１〜第５の実施形態の特記事項）
第１〜第５の実施形態において、実使用のＭＩＳトランジスタが複数種類ある場合には、評価用ＭＩＳトランジスタは、全ての種類について、実使用ＭＩＳトランジスタを複数個配置した評価部を設けるのが原則である。たとえば、チャネル導電型にはｐチャネル型ＭＩＳトランジスタ，ｎチャネル型ＭＩＳトランジスタの２種類がある。高しきい値ＭＩＳトランジスタと低しきい値ＭＩＳトランジスタとでは、ゲート絶縁膜の厚みが相異なる。メモリセルトランジスタ，メモリの周辺回路用トランジスタなどでは、ゲート長，ゲート幅，ソース・ドレイン領域の構造や不純物濃度などが異なっている。したがって、これらの全ての種類について、実使用ＭＩＳトランジスタと同じ構造を有する評価用ＭＩＳトランジスタを複数個配置した評価部を設けている。 (Special notes for the first to fifth embodiments)
In the first to fifth embodiments, when there are a plurality of types of actually used MIS transistors, it is a general rule that the evaluation MIS transistor is provided with an evaluation unit in which a plurality of actually used MIS transistors are arranged for all types. It is. For example, there are two types of channel conductivity types, a p-channel MIS transistor and an n-channel MIS transistor. The gate insulating film has a different thickness between the high threshold MIS transistor and the low threshold MIS transistor. Memory cell transistors, memory peripheral transistors, and the like differ in gate length, gate width, source / drain region structure, impurity concentration, and the like. Therefore, for all these types, an evaluation unit is provided in which a plurality of evaluation MIS transistors having the same structure as the actually used MIS transistors are arranged.

ただし、たとえば、ｎチャネル型ＭＩＳトランジスタの特性の平均的なばらつきからｐチャネル型トランジスタの特性の平均的なばらつきが予測できる場合など、１つの種類のＭＩＳトランジスタのデータに基づいて他の種類のＭＩＳトランジスタの特性のばらつきがほぼわかる場合には、予測可能な種類に係る評価部は必ずしも設ける必要はない。   However, for example, when the average variation of the characteristics of the p-channel transistor can be predicted from the average variation of the characteristics of the n-channel MIS transistor, other types of MIS are based on the data of one type of MIS transistor. When variations in transistor characteristics are almost known, it is not always necessary to provide an evaluation unit related to a predictable type.

なお、第４の実施形態（図６参照），第５の実施形態（図７参照）においては、評価用ＭＩＳトランジスタの活性領域のゲート長方向寸法が、実使用ＭＩＳトランジスタの活性領域のゲート長方向寸法よりも大きいが、これによってＭＩＳトランジスタの特性が検知しうる程度には変わらないので、この場合にも、評価用ＭＩＳトランジスタと実使用ＭＩＳトランジスタとは実質的は同じ構造を有しているといえる。   In the fourth embodiment (see FIG. 6) and the fifth embodiment (see FIG. 7), the dimension in the gate length direction of the active region of the evaluation MIS transistor is the gate length of the active region of the actually used MIS transistor. Although the size is larger than the directional dimension, the characteristic of the MIS transistor is not changed to be detectable. Therefore, also in this case, the evaluation MIS transistor and the actually used MIS transistor have substantially the same structure. It can be said.

また、第１〜第５の実施形態において、後述するように、共通のゲートパッドに電気的に接続される複数の評価用ＭＩＳトランジスタのゲート幅が所定値以上であればよい。   In the first to fifth embodiments, as will be described later, the gate widths of the plurality of evaluation MIS transistors electrically connected to the common gate pad may be equal to or larger than a predetermined value.

また、第１〜第５の実施形態において、複数のＭＩＳトランジスタに共通のゲート電極が必ずしも必要ではなく、各ＭＩＳトランジスタ毎に独立に設けられた複数のゲート電極にそれぞれ電気的に接続される１つのゲートパッドが設けられていてもよい。   In the first to fifth embodiments, a gate electrode common to a plurality of MIS transistors is not necessarily required, and is electrically connected to a plurality of gate electrodes provided independently for each MIS transistor. Two gate pads may be provided.

特に、第１，第４の実施形態においては、各活性領域ＲacＡ〜ＲacＣが互いに隣接して評価部としてまとめられている必要はない。互いに離れた活性領域に配置された評価用ＭＩＳトランジスタの各ゲート電極，ソース領域，ドレイン領域がそれぞれ共通のパッドに電気的に接続されていれば、第１，第４の実施形態と同じ効果を発揮することができる。   In particular, in the first and fourth embodiments, it is not necessary that the active regions RacA to RacC are adjacent to each other and grouped as an evaluation unit. If the gate electrodes, source regions, and drain regions of the evaluation MIS transistors arranged in the active regions separated from each other are electrically connected to a common pad, the same effect as in the first and fourth embodiments is obtained. It can be demonstrated.

さらに、第１〜第５の実施形態において、ソースパッド１２，ドレインパッド１３及びゲートパッド１４は、半導体基板１０の直上の層間絶縁膜２１の上に設けられているとしている。しかし、一般的な半導体装置においては、多数の層間絶縁膜と多数の配線層とを順に積層してなる多層配線構造を有しているので、パッドは最上層に設けられている。各実施形態では、理解を容易にするために層間絶縁膜やプラグを１層分しか設けていないだけである。   Furthermore, in the first to fifth embodiments, the source pad 12, the drain pad 13, and the gate pad 14 are provided on the interlayer insulating film 21 immediately above the semiconductor substrate 10. However, since a general semiconductor device has a multilayer wiring structure in which a large number of interlayer insulating films and a large number of wiring layers are sequentially stacked, the pad is provided in the uppermost layer. In each embodiment, only one layer of interlayer insulating film or plug is provided for easy understanding.

（第６の実施形態）
図８（ａ），（ｂ）は、それぞれ順に、第６の実施形態に係る半導体装置の平面図、及び特性評価の手順を示すフローチャートである。図８（ａ）に示すように、ウェハの複数のブロックＲblＡ〜ＲblＥに、単体の評価用ＭＩＳトランジスタを有する評価部（図１１に示す従来の評価部と同じ構造を有している）を複数個設ける。このブロックＲblは、ウェハから製品として切り出されるチップが複数個含まれるように設定される。 (Sixth embodiment)
FIGS. 8A and 8B are a plan view of a semiconductor device according to the sixth embodiment and a flowchart showing a procedure for characteristic evaluation, respectively. As shown in FIG. 8A, a plurality of evaluation units (having the same structure as the conventional evaluation unit shown in FIG. 11) having a single evaluation MIS transistor are provided in a plurality of blocks RblA to RblE of the wafer. Provide one. This block Rbl is set so as to include a plurality of chips cut out as products from the wafer.

そして、半導体装置の特性を評価する際には、図８（ｂ）に示すように、ステップＳＴ２０で、単体の評価用ＭＩＳトランジスタの特性を各ブロックＲblごとに複数個評価して、その評価結果をメモリ（図示せず）に保存する。そして、ステップＳＴ２１で、メモリに保存された各ＭＩＳトランジスタの特性値を用いて、各ブロックＲblごとに複数の評価用ＭＩＳトランジスタの平均的な特性値を算出し、この算出結果をメモリ（図示せず）に保存する。つまり、単体の評価用ＭＩＳトランジスタを配置した評価部を用いて、各ブロックＲblごとに複数個の評価用ＭＩＳトランジスタの特性値の平均値を算出して、これを１つのＭＩＳトランジスタの特性値として、メモリに保存するのである。   Then, when evaluating the characteristics of the semiconductor device, as shown in FIG. 8B, in step ST20, a plurality of characteristics of the single evaluation MIS transistor are evaluated for each block Rbl, and the evaluation result is obtained. Is stored in a memory (not shown). In step ST21, using the characteristic values of the MIS transistors stored in the memory, average characteristic values of the plurality of evaluation MIS transistors are calculated for each block Rbl, and the calculation results are stored in the memory (not shown). To save). That is, an average value of the characteristic values of a plurality of evaluation MIS transistors is calculated for each block Rbl using an evaluation unit in which a single evaluation MIS transistor is arranged, and this is used as a characteristic value of one MIS transistor. And save it in memory.

そして、ステップＳＴ２２で、メモリから各ブロックＲblのＭＩＳトランジスタの平均的な特性値を取り出して、ウェハ内のＭＩＳトランジスタの特性値の平均値，分散を算出する。そして、ＭＩＳトランジスタの特性値の平均値，分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。   In step ST22, an average characteristic value of the MIS transistors in each block Rbl is extracted from the memory, and an average value and a variance of the characteristic values of the MIS transistors in the wafer are calculated. The average value and variance of the characteristic values of the MIS transistor are used for simulation of the characteristics of the semiconductor device, design of the semiconductor device, management of the manufacturing process of the semiconductor device, and the like.

本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性，ＭＩＳトランジスタのしきい値電圧，オン電流等の特性のばらつきがある。   The characteristics of the semiconductor device required using the evaluation unit of this embodiment include variations in characteristics such as off-leak characteristics, threshold voltages of MIS transistors, and on-currents.

本実施形態の半導体装置の特性の評価方法によっても、第１の実施形態と同様に、局所的なＭＩＳトランジスタの特性のばらつきが相殺されるので、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。   Also by the method for evaluating the characteristics of the semiconductor device of the present embodiment, as in the first embodiment, local variations in the characteristics of the MIS transistor are canceled out. In addition, accurate characteristic simulation, design, and manufacturing process management can be performed.

第７の実施形態においては、評価を行なうタイミングは、ウェハを個別のチップに分割する前であってもよいし、ウェハを個別のチップに切り出した後であってもよい。ウェハを個別のチップに切り出した後でも、評価用ＭＩＳトランジスタが配置されていたブロックが特定できれば、上述の効果を発揮することができるからである。   In the seventh embodiment, the evaluation may be performed before the wafer is divided into individual chips, or after the wafer is cut into individual chips. This is because even if the wafer is cut into individual chips, the above-described effects can be exhibited if the block in which the evaluation MIS transistor is arranged can be specified.

（第７の実施形態）
図９は、第７の実施形態に係る半導体装置の平面図である。図９に示すように、ウェハを複数のチップ（製品）に分割するためのスクライブライン（スクライブ領域）に、単体の評価用ＭＩＳトランジスタを配置した評価部（図１１に示す従来の評価部と同じ構造を有している）を複数個ずつ設ける。この評価部は、ウェハ全体にほぼ均一に分布するように設けられている。 (Seventh embodiment)
FIG. 9 is a plan view of the semiconductor device according to the seventh embodiment. As shown in FIG. 9, an evaluation unit (same as the conventional evaluation unit shown in FIG. 11) in which a single evaluation MIS transistor is arranged on a scribe line (scribe region) for dividing a wafer into a plurality of chips (products). A plurality of each having a structure). This evaluation unit is provided so as to be distributed substantially uniformly over the entire wafer.

そして、半導体装置の特性を評価する際には、図８（ｂ）に示す手順と同様の手順を行なう。すなわち、ウェハをいくつかの領域（たとえば図８（ａ）に示すような５カ所）にグループ分けしておいて、単体の評価用ＭＩＳトランジスタの特性を各領域ごとに複数個評価して、その評価結果をメモリ（図示せず）に保存する。そして、メモリに保存された各ＭＩＳトランジスタの特性値を用いて、各領域ごとに複数の評価用ＭＩＳトランジスタの平均的な特性値を算出し、この算出結果をメモリ（図示せず）に保存する。つまり、単体の評価用ＭＩＳトランジスタを配置した評価部を用いて、グループ分けされた各領域ごとに複数個の評価用ＭＩＳトランジスタの特性値の平均値を算出して、これを１つのＭＩＳトランジスタの特性値として、メモリに保存するのである。   Then, when evaluating the characteristics of the semiconductor device, the same procedure as shown in FIG. That is, the wafer is grouped into several regions (for example, five locations as shown in FIG. 8A), and a plurality of characteristics of a single evaluation MIS transistor are evaluated for each region. The evaluation result is stored in a memory (not shown). Then, using the characteristic value of each MIS transistor stored in the memory, an average characteristic value of a plurality of evaluation MIS transistors is calculated for each region, and the calculation result is stored in a memory (not shown). . In other words, the average value of the characteristic values of a plurality of evaluation MIS transistors is calculated for each grouped region using an evaluation unit in which a single evaluation MIS transistor is arranged, and this is calculated as one MIS transistor. It is stored in the memory as a characteristic value.

そして、メモリから各領域におけるＭＩＳトランジスタの平均的な特性値を取り出して、ウェハ内のＭＩＳトランジスタの特性値の平均値，分散を算出する。そして、ＭＩＳトランジスタの特性値の平均値，分散を、半導体装置の特性のシミュレーションや、半導体装置の設計や、半導体装置の製造工程の管理などに用いる。   Then, an average characteristic value of the MIS transistors in each region is extracted from the memory, and an average value and a variance of the characteristic values of the MIS transistors in the wafer are calculated. The average value and variance of the characteristic values of the MIS transistor are used for simulation of the characteristics of the semiconductor device, design of the semiconductor device, management of the manufacturing process of the semiconductor device, and the like.

本実施形態の評価部を用いて求められる半導体装置の特性としては、オフリーク特性，ＭＩＳトランジスタのしきい値電圧，オン電流等の特性のばらつきがある。   The characteristics of the semiconductor device required using the evaluation unit of this embodiment include variations in characteristics such as off-leak characteristics, threshold voltages of MIS transistors, and on-currents.

本実施形態によっても、第１の実施形態と同様に、局所的なＭＩＳトランジスタの特性のばらつきが相殺されるので、製品の半導体装置にほぼ等しい特性のばらつきに基づいた正確な特性のシミュレーション，設計，製造工程の管理などを行なうことができる。   Also in the present embodiment, as in the first embodiment, since local variations in the characteristics of the MIS transistor are canceled out, accurate characteristic simulation and design based on characteristic variations substantially equal to the semiconductor device of the product , Management of the manufacturing process can be performed.

図１０は、第６，第７の実施形態の効果を示すグラフである。同図において、横軸はグループ（ブロック，領域）内の評価用ＭＩＳトランジスタの個数を表し、縦軸は評価用ＭＩＳトランジスタのしきい値（しきい値電圧）の標準偏差を表している。この標準偏差は、各グループごとに算出された評価用ＭＩＳトランジスタの平均値を用いて、ウェハ全体のＭＩＳトランジスタのしきい値の平均値を算出することで求められたものである。同図に示すように、グループ内の評価用ＭＩＳトランジスタの個数を増やすに従って、しきい値の標準偏差が減少していくことがわかる。つまり、単体の評価用ＭＩＳトランジスタを配置した評価部を用いて、ウェハ全体の評価用ＭＩＳトランジスタの特性の平均値，分散（標準偏差）をそのまま算出すると、製品となる半導体装置中の実使用ＭＩＳトランジスタの特性値のばらつきより大きく見積もってしまうことがわかる。従って、第６，第７の実施形態により、半導体装置の特性評価の信頼性が向上することができることがわかる。   FIG. 10 is a graph showing the effects of the sixth and seventh embodiments. In the figure, the horizontal axis represents the number of evaluation MIS transistors in a group (block, region), and the vertical axis represents the standard deviation of the threshold value (threshold voltage) of the evaluation MIS transistor. This standard deviation is obtained by calculating the average value of the threshold values of the MIS transistors on the entire wafer using the average value of the evaluation MIS transistors calculated for each group. As shown in the figure, the standard deviation of the threshold value decreases as the number of evaluation MIS transistors in the group increases. That is, if the average value and variance (standard deviation) of the characteristics of the evaluation MIS transistors of the entire wafer are directly calculated using the evaluation unit in which a single evaluation MIS transistor is arranged, the actual use MIS in the semiconductor device as a product is calculated. It can be seen that the estimation is larger than the variation in the characteristic value of the transistor. Therefore, it can be understood that the reliability of the characteristic evaluation of the semiconductor device can be improved by the sixth and seventh embodiments.

（ａ），（ｂ）は、それぞれ順に、第１の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのI-I 線における断面図である。FIGS. 7A and 7B are a plan view showing an evaluation unit in the semiconductor device according to the first embodiment and a cross-sectional view taken along the line II of one evaluation MIS transistor in the evaluation unit, respectively. （ａ），（ｂ）は、それぞれ順に、評価部の回路図及び評価手順を示すフローチャートである。(A), (b) is a flowchart which shows the circuit diagram and evaluation procedure of an evaluation part in order, respectively. 評価用ＭＩＳトランジスタの実効ゲート幅（合計ゲート幅）に対する，ＭＩＳトランジスタのしきい値電圧Ｖｔ及びそのばらつき３σを示す図である。It is a figure which shows the threshold voltage Vt of a MIS transistor, and its dispersion | distribution 3 (sigma) with respect to the effective gate width (total gate width) of a MIS transistor for evaluation. （ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのIV-IV 線における断面図である。(A), (b) is the top view which shows the evaluation part in the semiconductor device based on 2nd Embodiment in order, respectively, and sectional drawing in the IV-IV line of one evaluation MIS transistor in an evaluation part. is there. （ａ），（ｂ）は、それぞれ順に、第３の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのV-V 線における断面図である。(A), (b) is the top view which shows the evaluation part in the semiconductor device which concerns on 3rd Embodiment, respectively, and sectional drawing in the VV line of one evaluation MIS transistor in an evaluation part in order. （ａ），（ｂ）は、それぞれ順に、第４の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVI-VI 線における断面図である。(A), (b) is the top view which shows the evaluation part in the semiconductor device which concerns on 4th Embodiment, respectively, and sectional drawing in the VI-VI line of one evaluation MIS transistor in an evaluation part in order, respectively. is there. （ａ），（ｂ）は、それぞれ順に、第５の実施形態に係る半導体装置中の評価部を示す平面図、及び評価部中の１つの評価用ＭＩＳトランジスタのVII-VII 線における断面図である。(A), (b) is the top view which shows the evaluation part in the semiconductor device based on 5th Embodiment, respectively, and sectional drawing in the VII-VII line of one evaluation MIS transistor in an evaluation part in order, respectively. is there. （ａ），（ｂ）は、それぞれ順に、第６の実施形態に係る半導体装置の平面図、及び特性評価の手順を示すフローチャートである。(A), (b) is the top view of the semiconductor device which concerns on 6th Embodiment, respectively, and the flowchart which shows the procedure of characteristic evaluation, respectively. 第７の実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 7th embodiment. 第６，第７の実施形態の効果を示すグラフである。It is a graph which shows the effect of the 6th and 7th embodiment. （ａ），（ｂ），（ｃ）は、それぞれ順に、従来の特性評価用素子の評価部の回路図，平面図及びXI-XI線における断面図である。(A), (b), (c) is the circuit diagram of the evaluation part of the conventional element for characteristic evaluation, a top view, and sectional drawing in the XI-XI line, respectively.

符号の説明Explanation of symbols

１０ 半導体基板
１１ トレンチ素子分離
１２ ソースパッド
１３ ドレインパッド
１４ ゲートパッド
１５ ソース領域
１６ ドレイン領域
１７ ゲート電極
１８ ゲート絶縁膜
１９ サイドウォール
２１ 層間絶縁膜
２２ プラグ
Ｒac 活性領域
Ｔｒ 評価用ＭＩＳトランジスタ DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 11 Trench element isolation | separation 12 Source pad 13 Drain pad 14 Gate pad 15 Source region 16 Drain region 17 Gate electrode 18 Gate insulating film 19 Side wall 21 Interlayer insulating film 22 Plug Rac Active region Tr Evaluation MIS transistor

Claims (3)

半導体基板と、上記半導体基板内の活性領域に配置される実使用ＭＩＳトランジスタと、上記半導体基板内の活性領域に配置される複数の評価用ＭＩＳトランジスタとを備えている半導体装置の特性評価方法であって、
ウェハを各々複数の評価用ＭＩＳトランジスタを有する複数のブロックに区画して、上記各ブロックごとに上記複数の評価用ＭＩＳトランジスタの特性を評価して、その評価結果をメモリに保存するステップ（ａ）と、
上記各ブロックごとに、上記メモリに保存されている上記ステップ（ａ）における評価結果から上記複数の評価用ＭＩＳトランジスタの特性の平均値を算出して、その算出結果をメモリに保存するステップ（ｂ）と、
上記メモリに保存されている上記ステップ（ｂ）における上記各ブロックごとに算出された平均値から、上記ウェハ内の上記評価用ＭＩＳトランジスタの特性値の平均値及びばらつきを算出するステップ（ｃ）と、
上記ステップ（ｃ）で得られた上記評価用ＭＩＳトランジスタの特性値の平均値及びばらつきに基づいて、上記半導体装置の特性のシミュレーション、上記半導体装置の設計、又は上記半導体装置の製造工程の管理を行なうステップ（ｄ）とを含む半導体装置の特性評価方法。 A characteristic evaluation method for a semiconductor device comprising a semiconductor substrate, an actual use MIS transistor disposed in an active region in the semiconductor substrate, and a plurality of evaluation MIS transistors disposed in an active region in the semiconductor substrate. There,
(A) dividing the wafer into a plurality of blocks each having a plurality of evaluation MIS transistors, evaluating the characteristics of the plurality of evaluation MIS transistors for each of the blocks, and storing the evaluation results in a memory When,
Calculating an average value of the characteristics of the plurality of evaluation MIS transistors from the evaluation result stored in the memory for each of the blocks, and storing the calculation result in the memory (b) )When,
(C) calculating an average value and variation of the characteristic value of the evaluation MIS transistor in the wafer from the average value calculated for each block in the step (b) stored in the memory; ,
Based on the average value and variation of the characteristic value of the evaluation MIS transistor obtained in the step (c), simulation of the characteristic of the semiconductor device, design of the semiconductor device, or management of the manufacturing process of the semiconductor device is performed. And (d) performing a semiconductor device characteristic evaluation method. 請求項１記載の半導体装置の特性評価方法において、
上記半導体装置は、
上記複数の評価用ＭＩＳトランジスタの各ゲート電極に電気的に接続されるゲート用共通導体部と、
上記複数の評価用ＭＩＳトランジスタの各ソース領域に電気的に接続されるソース用共通導体部と、
上記複数の評価用ＭＩＳトランジスタの各ドレイン領域に電気的に接続されるドレイン用共通導体部とを備えており、
上記ステップ（ｂ）では、上記ゲート共通導体部，ソース共通導体部及びドレイン用共通導体部に接続される複数の評価用ＭＩＳトランジスタの特性の平均値を算出する半導体装置の特性評価方法。 In the characteristic evaluation method of the semiconductor device according to claim 1,
The semiconductor device is
A gate common conductor portion electrically connected to each gate electrode of the plurality of evaluation MIS transistors;
A source common conductor portion electrically connected to each source region of the plurality of evaluation MIS transistors;
A drain common conductor portion electrically connected to each drain region of the plurality of evaluation MIS transistors,
In the step (b), a semiconductor device characteristic evaluation method for calculating an average value of characteristics of a plurality of evaluation MIS transistors connected to the gate common conductor portion, the source common conductor portion, and the drain common conductor portion. 請求項１記載の半導体装置の特性評価方法において、
上記ステップ（ａ）では、上記複数の評価用ＭＩＳトランジスタをウェハのスクライブ領域に配置する半導体装置の特性評価方法。 In the characteristic evaluation method of the semiconductor device according to claim 1,
In the step (a), a method for evaluating characteristics of a semiconductor device, wherein the plurality of evaluation MIS transistors are arranged in a scribe region of a wafer.
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