KR100949884B1 - Test pattern - Google Patents
Test patternInfo
- Publication number
- KR100949884B1 KR100949884B1 KR1020070109148A KR20070109148A KR100949884B1 KR 100949884 B1 KR100949884 B1 KR 100949884B1 KR 1020070109148 A KR1020070109148 A KR 1020070109148A KR 20070109148 A KR20070109148 A KR 20070109148A KR 100949884 B1 KR100949884 B1 KR 100949884B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate stack
- barrier metal
- recess channel
- conductive layer
- test pattern
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Automation & Control Theory (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 텅스텐 게이트의 동작 특성에 큰 영향을 미치는 베리어 메탈의 특성을 셀에서 사용하고 있는 리세스 채널을 이용하여 기존 공정을 그대로 진행하면서 평가할 수 있도록 구성한다. 따라서, 베리어 메탈의 계면 특성을 정확하게 측정할 수 있기 때문에 새로운 물질 도입 및 평가를 용이하게 수행하고, 측정하려는 테스트 패턴의 크기를 실제 사용하는 셀 트랜지스터의 구조에 맞추어 자유롭게 변경할 수 있기 때문에 크기에 따른 영향도 정확하게 측정할 수 있는 기술을 개시한다.The present invention is configured to evaluate the characteristics of the barrier metal, which has a great influence on the operating characteristics of the tungsten gate, while continuing the existing process using the recess channel used in the cell. Therefore, the interfacial properties of the barrier metal can be measured accurately, so that new materials can be easily introduced and evaluated, and the size of the test pattern to be measured can be freely changed to match the structure of the cell transistors in actual use. It also discloses a technique that can measure accurately.
테스트 패턴, 리세스 채널, 베리어 메탈, 계면 특성, 텅스텐 Test Pattern, Recess Channel, Barrier Metal, Interface Properties, Tungsten
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 텅스텐 게이트의 동작 특성에 큰 영향을 미치는 베리어 메탈의 특성을 셀에서 사용하고 있는 리세스 채널을 이용하여 기존 공정을 그대로 진행하면서 평가할 수 있는 테스트 패턴에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, a test pattern for evaluating a barrier metal, which has a great influence on the operation characteristics of a tungsten gate, by using a recess channel used in a cell while performing an existing process. It is about.
일반적으로, 반도체 제조 공정은 가공(fabrication), 전기적 다이 분류(electrical die sorting), 조립(assembly) 및 검사(test)로 구분된다. 여기서, 가공 공정은 웨이퍼에 확산, 사진, 식각, 박막 공정 등을 여러 차례 반복 진행하면서 전기 회로들을 형성하여 웨이퍼 상태에서 전기적으로 완전하게 동작하는 반제품이 만들어지는 모든 과정을 말한다.In general, semiconductor manufacturing processes are divided into fabrication, electrical die sorting, assembly, and testing. Herein, the machining process refers to all processes in which electrical circuits are formed by repeatedly performing diffusion, photography, etching, and thin film processes on the wafer to make semi-finished products that operate completely in a wafer state.
반도체 소자의 집적 공정에서 수율을 향상시키기 위한 방법은 전체 공정을 완료한 후 전기적 테스트를 통해 불량 현상을 파악하고 불량 층(layer)을 화학적 분석 기법으로 밝혀내는 과정으로 진행하였다.In order to improve the yield in the semiconductor device integration process, the process was performed after the entire process was completed to identify the defect phenomenon through the electrical test and to find the defective layer (chemical analysis).
따라서, 결함을 찾기까지의 과정과 피드백 시의 가부 판정 등을 수행하려면 최소 전체 공정 및 테스트 공정을 적어도 2회 이상 실시하여야 한다.Therefore, at least two or more whole processes and test processes should be performed in order to perform a process of finding a defect and whether or not to determine a feedback.
그러나, 반도체 소자의 제조 공정은 신속하고 정확하게 진행되어야 하기 때문에 실험을 통한 개선 여부를 알아보려 할 때 전체 공정을 통해서만 가능하므로 시간이 너무 많이 걸리기 때문에 근본적으로 결함을 개선하기 위해서는 몇 번의 전체 공정을 반복 실시해야 하는 문제점이 있다.However, since the manufacturing process of the semiconductor device must proceed quickly and accurately, it is possible only through the whole process when trying to find out whether it is improved through experiments. Since it takes too much time, it is necessary to repeat the whole process several times to fundamentally improve the defect. There is a problem that must be implemented.
이를 해결하기 위해 트랜지스터를 포함하는 반도체 소자에서 회로에 사용되는 트랜지스터의 특성을 측정하기 위해 동일한 기판에 크기와 특성이 같은 테스트용 트랜지스터를 만들어 측정한다.To solve this problem, test transistors having the same size and characteristics on the same substrate are measured to measure the characteristics of the transistors used in the circuit in the semiconductor device including the transistor.
즉, 대부분의 반도체 소자 설계 분야에서는 프로덕트 다이(product die)의 트랜지스터 특성을 간접 모니터링하기 위해 통상 스크라이브 레인(scribe lane) 등에 테스트 패턴을 형성한다.That is, in most semiconductor device design fields, a test pattern is usually formed in a scribe lane or the like to indirectly monitor transistor characteristics of a product die.
한편, 반도체 소자가 고집적화 및 저전압화됨에 따라 칩 상에 형성되는 패턴의 크기뿐만 아니라 패턴들 사이의 간격도 좁아지고 있다.Meanwhile, as semiconductor devices are highly integrated and low voltage, not only the size of the pattern formed on the chip but also the spacing between the patterns are narrowed.
일반적으로 트랜지스터의 게이트 전극 물질로 다결정 실리콘(poly silicon)을 사용하였다. In general, polysilicon is used as the gate electrode material of the transistor.
그러나 반도체 소자가 고집적화 및 저전압화됨에 따라 다결정 실리콘의 비저항이 상대적으로 크기 때문에 RC 시간 지연 및 IR 전압 강하 등의 문제점이 발생하였다. However, as semiconductor devices are highly integrated and low voltage, problems such as RC time delay and IR voltage drop have occurred because the specific resistance of polycrystalline silicon is relatively large.
이를 해결하기 위해 다결정 실리콘과 유사한 특성이 있지만 비저항은 다결정 실리콘보다 매우 작은 고융점 금속 실리사이드(refractory metal silicide)를 사용하게 되었다. 즉, 트랜지스터의 게이트 전극 물질로 다결정 실리콘과 고융점 금속 실리사이드의 복합층으로 구성된 폴리사이드(polycide)를 사용하게 되었다. 여기서, 고융점 금속 실리사이드에는 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄달륨(Ta) 등이 있다.In order to solve this problem, a high melting point metal silicide (refractory metal silicide), which has properties similar to those of polycrystalline silicon but is much smaller than polycrystalline silicon, has been used. That is, a polycide composed of a composite layer of polycrystalline silicon and a high melting point metal silicide is used as the gate electrode material of the transistor. Here, the high melting point metal silicide includes tungsten (W), molybdenum (Mo), titanium (Ti), tantalum (Ta), and the like.
일반적인 다층 게이트 전극은 도핑된 다결정 실리콘과 텅스텐 실리사이드로 이루어진 폴리사이드 게이트 전극으로 구현된다.A general multilayer gate electrode is implemented with a polyside gate electrode composed of doped polycrystalline silicon and tungsten silicide.
여기서, 도핑된 다결정 실리콘은 저압 화학 기상 증착 방법(LPCVD)으로 형성하고, 텅스텐 실리사이드 층은 WF6를 소스 가스(source gas)로 사용하는 저압 화학 기상 증착 방법(LPCVD)으로 다결정 실리콘 상부에 형성한다.Here, the doped polycrystalline silicon is formed by low pressure chemical vapor deposition (LPCVD), and the tungsten silicide layer is formed on top of the polycrystalline silicon by low pressure chemical vapor deposition (LPCVD) using WF6 as the source gas.
한편, 최근에는 다결정 실리콘층 상부에 텅스텐(W)을 적층하는 기술이 사용되고 있다. 또한, 다결정 실리콘층과 텅스텐 사이의 계면 특성을 향상시키기 위해 WN, WSi 등의 금속으로 다결정 실리콘층과 텅스텐 사이에 베리어 메탈(barrier metal)을 형성한다.On the other hand, in recent years, a technique for laminating tungsten (W) on the polycrystalline silicon layer has been used. In addition, a barrier metal is formed between the polycrystalline silicon layer and tungsten with a metal such as WN or WSi to improve the interfacial property between the polycrystalline silicon layer and tungsten.
일반적인 게이트 저항을 측정하기 위한 테스트 패턴은 다결정 실리콘 상부에 텅스텐에 콘택이 형성되어 텅스텐 저항만 나타날 뿐 텅스텐과 다결정 실리콘층의 계면 특성을 반영하지 못한다. 즉, 실제 다결정 실리콘층과 텅스텐 사이의 계면 특성을 전기적으로 측정하지 못하고, 단지 트랜지스터의 특성을 이용하여 상대적으로 평가하는 문제점이 있다.The test pattern for measuring a general gate resistance is a contact formed on the tungsten on the top of the polycrystalline silicon, only the tungsten resistance appears, and does not reflect the interfacial characteristics of the tungsten and the polycrystalline silicon layer. That is, there is a problem in that the interface property between the actual polycrystalline silicon layer and tungsten cannot be measured electrically, but only relatively evaluated using the characteristics of the transistor.
본 발명은 금속 게이트 전극의 동작 특성에 큰 영향을 미치는 베리어 메탈의 특성을 셀에서 사용하고 있는 리세스 채널을 이용하여 기존 공정을 그대로 진행하면서 평가할 수 있어 베리어 메탈의 계면 특성을 정확하게 측정할 수 있기 때문에 새로운 물질 도입 및 평가를 용이하게 수행할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.According to the present invention, the barrier metal, which has a great influence on the operating characteristics of the metal gate electrode, can be evaluated while the existing process is performed using the recess channel used in the cell, so that the interface property of the barrier metal can be accurately measured. Therefore, an object of the present invention is to provide a method for forming a semiconductor device that can easily perform introduction and evaluation of new materials.
또한, 본 발명은 측정하려는 테스트 패턴의 크기를 실제 사용하는 셀 트랜지스터에 맞추어 자유롭게 변경하여 크기에 따른 영향을 정확하게 측정할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a method of forming a semiconductor device that can freely change the size of the test pattern to be measured in accordance with the actual cell transistor to accurately measure the effect of the size.
본 발명에 따른 테스트 패턴은 The test pattern according to the present invention
반도체 기판에 소자분리막에 의해 정의되고, 다수의 리세스 채널을 포함하는 활성영역;An active region defined in the semiconductor substrate by an isolation layer and including a plurality of recess channels;
하부 도전층, 베리어 메탈 및 상부 도전층으로 구현된 적층 구조를 포함하고, 상기 활성영역 상부에 상기 리세스 채널의 길이 방향에 대해 수직 방향으로 형성된 게이트 스택 패턴;A gate stack pattern including a stacked structure formed of a lower conductive layer, a barrier metal, and an upper conductive layer, and formed on the active region in a direction perpendicular to a length direction of the recess channel;
상기 게이트 스택 패턴의 폭 방향으로 양측에 배치되고, 하부 도전층, 베리어 메탈 및 상부 도전층으로 구현된 적층 구조를 포함하고, 상기 활성영역 상부에 상기 리세스 채널의 길이 방향으로 형성된 제 1 프로빙 패드; 및A first probing pad disposed on both sides in the width direction of the gate stack pattern and including a stack structure formed of a lower conductive layer, a barrier metal, and an upper conductive layer, and formed in a length direction of the recess channel on the active region; ; And
하부 도전층, 베리어 메탈 및 상부 도전층으로 구현된 적층 구조를 포함하고, 상기 게이트 스택 패턴의 양측 단부에 형성된 제 2 프로빙 패드를 포함하는 것을 특징으로 한다.It includes a laminated structure implemented by a lower conductive layer, a barrier metal and an upper conductive layer, characterized in that it comprises a second probing pad formed on both ends of the gate stack pattern.
또한, 상기 리세스 채널은 셀 영역의 리세스 채널이 형성될 때 상기 셀 영역의 리세스 채널과 동일한 구조로 형성되고,The recess channel may have the same structure as the recess channel of the cell region when the recess channel of the cell region is formed.
상기 활성영역의 단부에 인접한 상기 소자분리막에 형성된 더미 리세스 채널을 더 포함하고,A dummy recess channel formed in the device isolation layer adjacent to an end of the active region;
상기 게이트 스택 패턴은 셀 영역의 채널 폭만큼의 폭을 갖고,The gate stack pattern has a width equal to the channel width of the cell region,
상기 게이트 스택 패턴 양측에 형성된 더미 게이트 스택을 더 포함하고,Further comprising a dummy gate stack formed on both sides of the gate stack pattern,
상기 제 1 프로빙 패드 및 상기 제 2 프로빙 패드는 각각 메탈 라인에 접속하는 콘택 플러그를 더 포함하고,Each of the first probing pad and the second probing pad further includes a contact plug connected to a metal line.
상기 프로빙 패드는 상기 게이트 스택보다 50 내지 100 배 크기를 갖고,The probing pad is 50 to 100 times larger than the gate stack,
상기 제 1 프로빙 패드 또는 상기 제 2 프로빙 패드의 한쪽에 전류원을 연결하고, 다른 한쪽에 전류 측정 장치를 연결하여 상기 전류 측정 장치의 측정값을 통해 상기 베리어 메탈의 계면 특성을 평가하는 것을 특징으로 한다.And connecting the current source to one side of the first probing pad or the second probing pad, and connecting the current measuring device to the other side to evaluate the interface property of the barrier metal through the measured value of the current measuring device. .
상기한 바와 같이, 본 발명은 텅스텐 게이트의 동작 특성에 큰 영향을 미치는 베리어 메탈의 특성을 셀에서 사용하고 있는 리세스 채널을 이용하여 기존 공정을 그대로 진행하면서 평가할 수 있도록 구성한다. 따라서, 베리어 메탈의 계면 특성을 정확하게 측정할 수 있기 때문에 새로운 물질 도입 및 평가를 용이하게 수행 할 수 있다.As described above, the present invention is configured to evaluate the characteristics of the barrier metal, which greatly affects the operation characteristics of the tungsten gate, by using the recess channel used in the cell while continuing the existing process. Therefore, since the interfacial properties of the barrier metal can be accurately measured, introduction and evaluation of new materials can be easily performed.
또한, 본 발명은 측정하려는 테스트 패턴의 크기를 실제 사용하는 셀 트랜지스터의 구조에 맞추어 자유롭게 변경할 수 있기 때문에 크기에 따른 영향도 정확하게 측정이 가능하다.In addition, the present invention can freely change the size of the test pattern to be measured in accordance with the structure of the cell transistor to actually use, it is possible to accurately measure the effect of the size.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the spirit of the present invention is thoroughly and completely disclosed, and the spirit of the present invention to those skilled in the art will be fully delivered. Also, like reference numerals denote like elements throughout the specification.
도 1은 본 발명에 따른 테스트 패턴을 나타낸 평면도이다.1 is a plan view showing a test pattern according to the present invention.
도 1을 참조하면, 셀 영역의 셀 트랜지스터를 형성하기 위한 동일한 공정을 테스트 패턴에 적용하여 테스트 패턴을 형성한다. 즉, 반도체 기판(10)의 스크라이브 레인(scribe lane)에 활성영역(12)을 정의하는 소자분리막(14)을 형성한다.Referring to FIG. 1, a test pattern is formed by applying the same process for forming a cell transistor in a cell region to a test pattern. That is, the
활성영역(12)에 리세스 채널(15a)을 형성하고, 게이트 산화막을 형성하고, 게이트 폴리, 베리어 메탈, 텅스텐 및 게이트 하드 마스크(22)를 순차적으로 적층한다.A
셀 영역의 채널 폭(width)과 동일한 채널 폭을 갖도록 게이트 스택(gate stack)(23a)을 형성한다. 여기서, 게이트 스택(23a)은 메탈 라인(26)에 연결하기 위한 콘택 플러그(24)를 형성하기 위해 리세스 채널(15a)의 길이방향에 대해 수직방향으로 연장하여 형성한다.A
또한, 활성영역(12) 경계 부근에 더미 리세스 채널(dummy recess channel)(15b)을 형성하고, 게이트 스택(23a) 양쪽 옆으로 더미 게이트 스택(dummy gate stack)(23b)을 형성한다.In addition, a
본 발명은 텅스텐 게이트의 동작 특성에 큰 영향을 미치는 베리어 메탈의 특성을 셀에서 사용하고 있는 리세스 채널을 이용하여 기존 공정을 그대로 진행하면서 평가할 수 있도록 구성한다. 따라서, 베리어 메탈의 계면 특성을 정확하게 측정할 수 있기 때문에 새로운 물질 도입 및 평가를 용이하게 수행할 수 있다.The present invention is configured to evaluate the characteristics of the barrier metal, which has a great influence on the operating characteristics of the tungsten gate, while continuing the existing process using the recess channel used in the cell. Therefore, since the interfacial properties of the barrier metal can be accurately measured, introduction and evaluation of new materials can be easily performed.
또한, 측정하려는 테스트 패턴의 크기를 실제 사용하는 셀 트랜지스터의 구조에 맞추어 자유롭게 변경할 수 있기 때문에 크기에 따른 영향도 정확하게 측정이 가능하다.In addition, since the size of the test pattern to be measured can be freely changed according to the structure of the cell transistor to be actually used, the influence of the size can be accurately measured.
도 2는 도 1에 도시된 평면도의 A-A' 부분을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line AA ′ of the plan view of FIG. 1.
도 2를 참조하면, 게이트 스택(23a)은 리세스 채널(15a)에 각각 게이트 스택을 형성하지 않고 제2 프로빙 패드(probing pad, 도 1의 25a)로 연결하기 위해 연장하여 메탈 라인(26)에 연결하기 위한 콘택 플러그(24)를 형성한다. 여기서, 콘택 플러그(24)는 게이트 텅스텐(20)에 연결된다.Referring to FIG. 2, the
또한, 활성영역(10)의 리세스 채널(15a)의 패터닝(patterning)에 도움을 주기 위해 소자 분리막(12) 상부에 더미 리세스 채널(15b)을 형성한다.In addition, a
상기와 같이 형성된 테스트 패턴의 한쪽 메탈 라인(26)을 통해 전류원에 연 결하고, 다른 한쪽 메탈 라인(26)을 통해 전류 측정 장치를 연결하고, 그 값을 측정하여 베리어 메탈(18)의 계면 특성을 평가할 수 있다. Interface property of the
도 3은 도 1에 도시된 평면도의 B-B' 부분을 따라 절단한 단면도이다.3 is a cross-sectional view taken along the line BB ′ of the plan view shown in FIG. 1.
도 3을 참조하면, 리세스 채널(15a)의 길이 방향으로 채널 스택을 연장하여 제1 프로빙 패드(도 1의 25b)로 연결하기 위한 메탈 라인(26)에 연결하기 위한 콘택 플러그(24)를 형성한다. 여기서, 콘택 플러그(24)는 게이트 폴리 실리콘(16)에 연결하는 경우 별도의 베리어 메탈을 사용하여야 하기 때문에, 측정하고자 하는 베리어 메탈(18)의 정확한 계면 특성을 측정할 수 없기 때문에, 게이트 텅스텐(20)에 연결된다.Referring to FIG. 3, a
본 발명의 측정하고자 하는 베리어 메탈(18)의 계면은 중앙 부분 게이트 스택(23a)의 채널 폭(width)의 계면이다. The interface of the
여기서, 게이트 스택(23a)은 셀 영역의 게이트 스택과 동일한 구조를 갖도록 형성하기 위해 중앙에 채널 폭만큼 독립적으로 형성한다.In this case, the
또한, 중앙에 형성된 게이트 스택(23a)의 패터닝(patterning)에 도움을 주기 위해 게이트 스택(23a) 양옆에 더미 게이트 스택(23b)을 형성한다.In addition, dummy gate stacks 23b are formed on both sides of the
한편, 프로빙 패드 역할을 하는 게이트 패턴의 베리어 메탈(18)의 계면 특성을 상쇄하기 위해 그 계면의 크기는 게이트 스택(23a)의 채널 폭의 베리어 메탈(18)의 계면 크기보다 수십 내지 수 백배 넓은 면적으로 구성하되, 50 내지 100배를 최적 조건으로 한다.Meanwhile, in order to offset the interfacial characteristics of the
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and modifications are the following patents It should be regarded as belonging to the claims.
도 1은 본 발명에 따른 테스트 패턴을 나타낸 평면도이다.1 is a plan view showing a test pattern according to the present invention.
도 2는 도 1에 도시된 평면도의 A-A' 부분을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line AA ′ of the plan view of FIG. 1.
도 3은 도 1에 도시된 평면도의 B-B' 부분을 따라 절단한 단면도이다.3 is a cross-sectional view taken along the line BB ′ of the plan view shown in FIG. 1.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
10: 반도체 기판 12: 소자분리막10: semiconductor substrate 12: device isolation film
14: 게이트 산화막 15a: 리세스 채널14
15b: 더미 리세스 채널 16: 게이트 폴리 실리콘15b: dummy recess channel 16: gate polysilicon
18: 베리어 메탈 20: 텅스텐18: barrier metal 20: tungsten
22: 게이트 하드 마스크 23a: 게이트 스택22: gate
23b: 더미 게이트 스택 24: 콘택 플러그23b: dummy gate stack 24: contact plug
26: 메탈 라인26: metal line
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070109148A KR100949884B1 (en) | 2007-10-29 | 2007-10-29 | Test pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070109148A KR100949884B1 (en) | 2007-10-29 | 2007-10-29 | Test pattern |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090043346A KR20090043346A (en) | 2009-05-06 |
| KR100949884B1 true KR100949884B1 (en) | 2010-03-25 |
Family
ID=40854202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070109148A KR100949884B1 (en) | 2007-10-29 | 2007-10-29 | Test pattern |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100949884B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045895A (en) * | 1998-12-30 | 2000-07-25 | 김영환 | Method for forming test pattern |
| KR20010107108A (en) * | 2000-05-25 | 2001-12-07 | 박종섭 | Test pattern for evaluating a process of silicide film fabrication |
| KR20020056291A (en) * | 2000-12-29 | 2002-07-10 | 박종섭 | Test pattern of semiconductor device |
| KR20070103203A (en) * | 2006-04-18 | 2007-10-23 | 주식회사 하이닉스반도체 | Method for forming test pattern for recess channel length evaluation thereof |
-
2007
- 2007-10-29 KR KR1020070109148A patent/KR100949884B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045895A (en) * | 1998-12-30 | 2000-07-25 | 김영환 | Method for forming test pattern |
| KR20010107108A (en) * | 2000-05-25 | 2001-12-07 | 박종섭 | Test pattern for evaluating a process of silicide film fabrication |
| KR20020056291A (en) * | 2000-12-29 | 2002-07-10 | 박종섭 | Test pattern of semiconductor device |
| KR20070103203A (en) * | 2006-04-18 | 2007-10-23 | 주식회사 하이닉스반도체 | Method for forming test pattern for recess channel length evaluation thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090043346A (en) | 2009-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5977558A (en) | Testchip design for process analysis in sub-micron DRAM fabrication | |
| US20110074459A1 (en) | Structure and method for semiconductor testing | |
| US8349665B2 (en) | Fuse devices and methods of operating the same | |
| US8686536B2 (en) | Electrical fuse structure and method of formation | |
| US20100164521A1 (en) | Parametric Testline with Increased Test Pattern Areas | |
| US6649986B1 (en) | Semiconductor device with structure for die or dice crack detection | |
| US20220139790A1 (en) | Semiconductor device with testing structure and method for fabricating the same | |
| US20040212016A1 (en) | Semiconductor device and method for evaluating characteristics of the same | |
| TWI449156B (en) | Semiconductor device and methods of forming the same | |
| US20080157800A1 (en) | TEG pattern and method for testing semiconductor device using the same | |
| US6734458B2 (en) | Test pattern for measuring contact resistance and method of manufacturing the same | |
| KR100684892B1 (en) | Analytic Structure For Failure Analysis Of Semiconductor Device | |
| TW202046376A (en) | Semiconductor device, associated method and layout | |
| US6790685B2 (en) | Method of forming a test pattern, method of measuring an etching characteristic using the same and a circuit for measuring the etching characteristic | |
| KR100362024B1 (en) | Characteristic-evaluating semiconductor device and evaluating method using the same | |
| US7888673B2 (en) | Monitoring semiconductor device and method of manufacturing the same | |
| KR100949884B1 (en) | Test pattern | |
| CN205723527U (en) | Reliability testing structure | |
| JP4510034B2 (en) | Method for evaluating characteristics of semiconductor device | |
| JP2006253363A (en) | Semiconductor device | |
| US9506965B2 (en) | Alternately arranged overlay marks having asymmetric spacing and measurement thereof | |
| US11309244B2 (en) | Electrical fuse structure and method of formation | |
| JP3175717B2 (en) | Semiconductor storage device and semiconductor manufacturing method | |
| KR20090022800A (en) | Test pattern and method for manufacturing | |
| KR20090088158A (en) | A test pattern of semiconductor device and method for forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |