JP2011151270A - Semiconductor device and semiconductor chip - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To prevent dicing precision in manufacture of a semiconductor chip from becoming worse, and to completely prevent execution of measurements using TEGs after circulation. <P>SOLUTION: A semiconductor device includes a plurality of product regions and a scribe region provided among those product regions. The plurality of product regions each have a TEG 30 having at least electrodes 34 and 40 for probing, and sense electrodes 36 and 38. The TEG 30 is provided with sense wirings 36a and 38a which have a current allowable amount set lower than those of other parts in the TEG. In the semiconductor device, characteristics of TEGs 30 can be measured in a state where a current less than a predetermined current is applied to the sense wirings 36a and 38a. When a current exceeding the predetermined current is applied to the sense wirings 36a and 38a, the sense wirings 36a and 38a are broken. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域を備える半導体装置に関する。また、その半導体装置をスクライブ領域で切断することで製造される半導体チップに関する。   The present invention relates to a semiconductor device including a plurality of product regions and a scribe region provided between the product regions. The present invention also relates to a semiconductor chip manufactured by cutting the semiconductor device at a scribe region.

例えば特許文献１に、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置が開示されている。この半導体装置では、スクライブ領域にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が設けられている。ＴＥＧとは、製品領域に形成される製品パターンと同一材料及び同一の製造条件で製造されるテストパターンである。この半導体装置では、半導体装置を製造した後にＴＥＧを用いての各種の測定を行うことで、製品パターンが正常に製造されたか否かを検査することができる。また、引用文献２には、テスト回路が製品領域に形成された集積回路が開示されている。   For example, Patent Document 1 discloses a semiconductor device including a plurality of product regions and a scribe region provided between the product regions. In this semiconductor device, a TEG (Test Element Group) is provided in the scribe region. The TEG is a test pattern manufactured with the same material and the same manufacturing conditions as the product pattern formed in the product region. In this semiconductor device, it is possible to inspect whether or not the product pattern is normally manufactured by performing various measurements using the TEG after the semiconductor device is manufactured. Reference 2 discloses an integrated circuit in which a test circuit is formed in a product area.

特開２００６−３３９５４９号公報JP 2006-339549 A 特開２０００−１７２５７３号公報JP 2000-172573 A

半導体装置の中には、製品パターンの電極に厚い金属層を使用することがあり、この場合、ＴＥＧを構成する電極も厚膜化することがある。特許文献１のようにスクライブ領域にＴＥＧが設けられている場合、半導体装置をスクライブ領域でダイシングして半導体チップを製造する際に、ＴＥＧ上をダイシングブレードが通過する。ＴＥＧを構成する電極が厚膜化していると、ＴＥＧ上をダイシングブレードが通過する際に、圧膜化した電極によってダイシングブレードが目詰まりしたり、半導体装置のチッピングやワレが生じたりして、半導体装置から半導体チップを精度よくダイシングすることができない。   In some semiconductor devices, a thick metal layer may be used for an electrode of a product pattern. In this case, the electrode constituting the TEG may also be thickened. When a TEG is provided in a scribe region as in Patent Document 1, a dicing blade passes over the TEG when a semiconductor chip is manufactured by dicing the semiconductor device in the scribe region. When the electrode constituting the TEG is thickened, when the dicing blade passes over the TEG, the dicing blade is clogged by the electrode formed into a pressure film, chipping or cracking of the semiconductor device occurs, The semiconductor chip cannot be accurately diced from the semiconductor device.

一方、特許文献２のように、ＴＥＧを製品領域に設ければ、ＴＥＧによってダイシング精度が悪化することはない。しかし、ＴＥＧを製品領域に形成すると、ＴＥＧが半導体チップとともに流通することとなり、半導体チップを取得した第３者がＴＥＧを用いて測定を実行することができてしまう。例えば、競合他社によってＴＥＧを用いた測定が実行された場合、ＴＥＧの内容や特性から半導体チップを製造したメーカーの生産能力や加工精度等の技術情報が競合他社に流出してしまう。   On the other hand, if the TEG is provided in the product area as in Patent Document 2, the dicing accuracy is not deteriorated by the TEG. However, when the TEG is formed in the product area, the TEG is distributed along with the semiconductor chip, and a third party who acquires the semiconductor chip can perform the measurement using the TEG. For example, when measurement using a TEG is performed by a competitor, technical information such as the production capacity and processing accuracy of the manufacturer that manufactured the semiconductor chip is leaked to the competitor from the contents and characteristics of the TEG.

特許文献２のテスト回路では、外部回路とＴＥＧとを接続する制御回路が破壊容易に設けられ、出荷前にこの制御回路を破壊しておくことで、外部回路からＴＥＧへのアクセスを困難にしている。しかし、この場合でも、ＴＥＧ自体が破壊されずに半導体チップに存在し続けるため、ＴＥＧを用いた測定の実行を完全に防止することはできない。   In the test circuit of Patent Document 2, a control circuit that connects an external circuit and the TEG is easily provided. By destroying the control circuit before shipping, it is difficult to access the TEG from the external circuit. Yes. However, even in this case, since the TEG itself continues to exist in the semiconductor chip without being destroyed, the execution of the measurement using the TEG cannot be completely prevented.

本発明は、上記課題に鑑みて創作された。本発明は、半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を防止する技術を提供することを目的としている。   The present invention has been created in view of the above problems. An object of the present invention is to provide a technique for preventing deterioration in dicing accuracy when manufacturing a semiconductor chip and preventing execution of measurement using a TEG after distribution.

本明細書が開示する半導体装置は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置に関する。この半導体装置では、複数の製品領域のそれぞれはテスト用電極を有するＴＥＧを有している。ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられている。この半導体装置では、特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっている。その一方、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊される。   The semiconductor device disclosed in this specification relates to a semiconductor device including a plurality of product regions and a scribe region provided between the product regions. In this semiconductor device, each of the plurality of product regions has a TEG having a test electrode. The TEG is provided with at least one singular part having a lower electrical resistance than the other parts in the TEG. In this semiconductor device, it is possible to measure the TEG characteristics using a test electrode in a state where a voltage lower than a predetermined voltage or a current lower than a predetermined current is applied to the singular part. On the other hand, when a voltage exceeding a predetermined voltage or a current exceeding a predetermined current is applied to the singular part using the test electrode, the singular part is destroyed.

この半導体装置は、製品領域内にＴＥＧが設けられており、スクライブ領域にＴＥＧが設けられていない。そのため、半導体装置をスクライブ領域でダイシングして半導体チップを製造する際に、ＴＥＧ上をダイシングブレードが通過することがない。ＴＥＧを構成する電極が厚膜化している場合でも、ダイシング精度が悪化することが防止される。また、ＴＥＧには、特異部が設けられており、破壊しやすく形成されている。そのため、半導体チップを製造してＴＥＧを用いた特性の測定を実行した後であって、半導体チップの出荷前に特異部を利用してＴＥＧを容易に破壊することができる。このため、流通後のＴＥＧを用いた測定の実行を防止することができる。   In this semiconductor device, a TEG is provided in the product area, and no TEG is provided in the scribe area. For this reason, when a semiconductor chip is manufactured by dicing the semiconductor device in the scribe region, the dicing blade does not pass over the TEG. Even when the electrodes constituting the TEG are thickened, the dicing accuracy is prevented from deteriorating. Further, the TEG is provided with a singular part and is easily broken. Therefore, the TEG can be easily destroyed by using the singular part after the semiconductor chip is manufactured and the measurement of the characteristics using the TEG is executed and before the semiconductor chip is shipped. For this reason, execution of measurement using TEG after distribution can be prevented.

本明細書が開示する１つの半導体装置では、ＴＥＧが、ＴＥＧ本体と、一対の第１テスト用電極と、一対の第２テスト用電極と、第１テスト用電極とＴＥＧ本体を接続する一対の第１配線と、第２テスト用電極とＴＥＧ本体を接続する一対の第２配線と、をさらに有している。ＴＥＧの特性を測定する際は、一対の第１テスト用電極の間にＴＥＧ本体を介して電流を流すと共に、その電流がＴＥＧ本体を流れることにより生じる第２テスト用電極間の電圧を測定するようになっている。そして、特異部は、第２配線の少なくとも一方に設けられており、第２配線の電流許容量は、第１配線の電流許容量よりも少なく、かつ、ＴＥＧ本体の電流許容量よりも少なくされている。
この半導体装置では、ＴＥＧの特性を測定する際は、ＴＥＧ本体を介して第１テスト用電極間に電流が流れ、第２テスト用電極間の電圧が測定される。第２テスト用電極は電圧測定に用いられるため、第２配線に流れる電流を小さくすることができる。このため、第２配線に特異部が設けられていても、第２配線が破壊されることはない。その一方、ＴＥＧ本体を介して第２テスト用電極間に特異部が設けられた配線の電流許容量よりも大きな電流を流すことで、特異部が設けられた配線を容易に破壊することができる。これによって、流通前のＴＥＧを用いた測定を実行可能とすると共に、流通後のＴＥＧを用いた測定の実行を防止することができる。 In one semiconductor device disclosed in this specification, a TEG includes a TEG body, a pair of first test electrodes, a pair of second test electrodes, and a pair of first test electrodes and the TEG body. It further has a first wiring and a pair of second wirings connecting the second test electrode and the TEG body. When measuring the characteristics of the TEG, a current is passed between the pair of first test electrodes via the TEG body, and a voltage between the second test electrodes generated by the current flowing through the TEG body is measured. It is like that. The singular part is provided in at least one of the second wirings, and the current allowable amount of the second wiring is smaller than the current allowable amount of the first wiring and smaller than the current allowable amount of the TEG body. ing.
In this semiconductor device, when measuring the characteristics of the TEG, a current flows between the first test electrodes via the TEG body, and the voltage between the second test electrodes is measured. Since the second test electrode is used for voltage measurement, the current flowing through the second wiring can be reduced. For this reason, even if the singular part is provided in the second wiring, the second wiring is not destroyed. On the other hand, the wiring provided with the singular part can be easily destroyed by flowing a current larger than the allowable current of the wiring provided with the singular part between the second test electrodes via the TEG body. . Accordingly, it is possible to perform measurement using the TEG before distribution, and to prevent measurement from being performed using the TEG after distribution.

本明細書が開示する他の半導体装置では、ＴＥＧが、第１テスト用電極と、第１テスト用電極に接する第１導電型の第１半導体領域と、第２テスト用電極と、第２テスト用電極に接する第１導電型の第２半導体領域と、第１半導体領域と第２半導体領域の間に設けられ、第１半導体領域と第２半導体領域とを分離する第２導電型の第３半導体領域と、第１半導体領域と第２半導体領域とを分離している範囲の第３半導体領域にゲート酸化膜を介して対向する第３テスト用電極と、をさらに有している。この半導体装置では、さらに、第３テスト用電極の少なくとも一部がゲート酸化膜を介して第１半導体領域にも対向している。そして、特異部は、第３テスト用電極が第１半導体領域に対向している範囲内のゲート酸化膜に設けられており、特異部の酸化膜の膜厚が周囲の酸化膜の膜厚に比べて薄く形成されている。
この半導体装置では、第１テスト用電極と第３テスト用電極の間に特異部の耐圧よりも小さな電圧を印加してＴＥＧの特性を測定する。その一方、第１テスト用電極と第３テスト用電極の間に特異部の耐圧よりも大きな電圧を印加することでゲート酸化膜を破壊し、ＴＥＧの特性を測定できなくすることができる。 In another semiconductor device disclosed in this specification, the TEG includes a first test electrode, a first semiconductor region of a first conductivity type in contact with the first test electrode, a second test electrode, and a second test. A second conductivity type second semiconductor region in contact with the electrode for use, and a second conductivity type third semiconductor layer provided between the first semiconductor region and the second semiconductor region and separating the first semiconductor region and the second semiconductor region. The semiconductor device further includes a third test electrode facing the third semiconductor region in a range separating the first semiconductor region and the second semiconductor region via a gate oxide film. In this semiconductor device, at least a part of the third test electrode is also opposed to the first semiconductor region via the gate oxide film. The singular part is provided on the gate oxide film in a range where the third test electrode is opposed to the first semiconductor region, and the thickness of the oxide film of the singular part is equal to the thickness of the surrounding oxide film. It is formed thinner than that.
In this semiconductor device, a voltage smaller than the withstand voltage of the singular part is applied between the first test electrode and the third test electrode to measure the TEG characteristics. On the other hand, by applying a voltage larger than the breakdown voltage of the singular part between the first test electrode and the third test electrode, the gate oxide film can be destroyed and the TEG characteristics cannot be measured.

本明細書は、上記の半導体装置から製造される新規で有用な半導体チップも開示する。すなわち、本明細書が開示する半導体チップは、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置をスクライブ領域で切断することで製造される半導体チップに関する。この半導体チップはテスト用電極を有するＴＥＧを有している。ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられている。この半導体チップでは、特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっている。その一方、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊される。   The present specification also discloses a new and useful semiconductor chip manufactured from the above semiconductor device. That is, the semiconductor chip disclosed in the present specification relates to a semiconductor chip manufactured by cutting a semiconductor device including a plurality of product regions and a scribe region provided between the product regions at the scribe region. This semiconductor chip has a TEG having a test electrode. The TEG is provided with at least one singular part having a lower electrical resistance than the other parts in the TEG. In this semiconductor chip, it is possible to measure the TEG characteristics using the test electrode in a state where a voltage lower than a predetermined voltage or a current lower than a predetermined current is applied to the singular part. On the other hand, when a voltage exceeding a predetermined voltage or a current exceeding a predetermined current is applied to the singular part using the test electrode, the singular part is destroyed.

この半導体チップによれば、ダイシング精度が悪化することを防止すると共に、流通後のＴＥＧを用いた測定の実行を防止することができる。   According to this semiconductor chip, it is possible to prevent the dicing accuracy from being deteriorated and to prevent the measurement using the TEG after distribution.

本発明によると、半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を防止することができる。   According to the present invention, it is possible to prevent deterioration of dicing accuracy when manufacturing a semiconductor chip and to prevent execution of measurement using a TEG after distribution.

半導体装置１０を示す。1 shows a semiconductor device 10. ＴＥＧ３０を示す。TEG30 is shown. ＴＥＧ１３０を示す。A TEG 130 is shown. ＴＥＧ１３０のＩＶ−ＩＶ断面図を示す。The IV-IV sectional view of TEG130 is shown. ＴＥＧ１３０のＶ−Ｖ断面図を示す。A VV sectional view of TEG130 is shown.

本実施例の半導体装置１０を図１に示す。半導体装置１０には、複数の製品領域１２（つまり、切断される前の半導体チップ２０）が設けられており、製品領域１２の間及び周辺にスクライブ領域１４が設けられている。半導体装置１０から半導体チップ２０を製造する際には、スクライブ領域１４に沿ってダイシングブレードを移動させ、製品領域１２毎に分離する。この分離した製品領域１２が、半導体チップ２０となる。   A semiconductor device 10 of this embodiment is shown in FIG. The semiconductor device 10 is provided with a plurality of product regions 12 (that is, the semiconductor chip 20 before being cut), and scribe regions 14 are provided between and around the product regions 12. When the semiconductor chip 20 is manufactured from the semiconductor device 10, the dicing blade is moved along the scribe region 14 to separate each product region 12. This separated product region 12 becomes a semiconductor chip 20.

製品領域１２では、終端耐圧領域２４が半導体チップ２０の外周に沿って一巡している。終端耐圧領域２４には、ＦＬＲ２５が形成されている。終端耐圧領域２４及びＦＬＲ２５を形成することで、製品領域１２の耐圧が高められている。終端耐圧領域２４の内側の有効領域２６には、半導体装置が機能するのに必要な製品パターン（例えば、パワー半導体素子）が形成されている。終端耐圧領域２４の外側の非有効領域２２には、製品パターンと同一材料及び同一の製造条件で製造されるＴＥＧ３０が形成されている。   In the product region 12, the termination withstand voltage region 24 circulates along the outer periphery of the semiconductor chip 20. An FLR 25 is formed in the termination withstand voltage region 24. By forming the termination breakdown voltage region 24 and the FLR 25, the breakdown voltage of the product region 12 is increased. A product pattern (for example, a power semiconductor element) necessary for the functioning of the semiconductor device is formed in the effective region 26 inside the termination withstand voltage region 24. In the non-effective region 22 outside the termination withstand voltage region 24, a TEG 30 manufactured with the same material and the same manufacturing conditions as the product pattern is formed.

図２に実施例１のＴＥＧ３０を拡大して示す。ＴＥＧ３０は、被測定物であるＴＥＧ本体３２の抵抗値を、４探針法を用いて測定するテストパターンであり、ＴＥＧ本体３２と、プロービング用電極３４、４０（第１テスト用電極に相当）と、プロービング用配線３４ａ、４０ａ（第１配線に相当）と、センス電極３６、３８（第２テスト用電極に相当）と、センス配線３６ａ、３８ａ（第２配線に相当）を備えている。ＴＥＧ本体３２は一様の幅及び厚さに形成された導電層であり、ゲートポリシリコン等、製品パターンにおいてその抵抗値を厳密に管理する必要がある層と同一材料及び同一層として形成される。そのため、ＴＥＧ本体３２は、製品パターンの該当する層と同一の抵抗値を有しており、ＴＥＧ本体３２の抵抗値を測定することで、製品パターンの該当する層の抵抗値を測定することができる。また、プロービング用電極３４、４０、プロービング用配線３４ａ、４０ａ、センス電極３６、３８、センス配線３６ａ、３８ａは、製品パターンの配線層と同一の層で形成される。そのため、半導体チップ２０がパワー半導体等、高電圧用の半導体チップである場合において、製品パターンに使用される配線層の膜厚が厚膜化すると、プロービング用電極３４、４０等の膜厚も厚膜化する。しかしながら、実施例１の半導体装置１０では、ＴＥＧ３０が製品領域１２に形成されており、スクライブ領域１４に形成されていない。そのため、半導体装置１０をスクライブ領域１４で切断して半導体チップ２０を製造する際に、厚膜化したＴＥＧ３０のプロービング用電極３４、４０等によって、ダイシングブレードが目詰まりしたり、製品領域１２（半導体チップ２０）のチッピングやワレが生じたりすることが抑制される。   FIG. 2 shows an enlarged view of the TEG 30 of the first embodiment. The TEG 30 is a test pattern for measuring the resistance value of the TEG main body 32, which is an object to be measured, using a four-probe method. The TEG main body 32 and probing electrodes 34 and 40 (corresponding to first test electrodes) And probing wires 34a and 40a (corresponding to the first wire), sense electrodes 36 and 38 (corresponding to the second test electrode), and sense wires 36a and 38a (corresponding to the second wire). The TEG main body 32 is a conductive layer formed to have a uniform width and thickness, and is formed as the same material and the same layer as the gate polysilicon, etc., whose resistance value needs to be strictly controlled in the product pattern. . Therefore, the TEG body 32 has the same resistance value as the corresponding layer of the product pattern, and by measuring the resistance value of the TEG body 32, the resistance value of the corresponding layer of the product pattern can be measured. it can. The probing electrodes 34 and 40, the probing wirings 34a and 40a, the sense electrodes 36 and 38, and the sense wirings 36a and 38a are formed of the same layer as the wiring layer of the product pattern. Therefore, in the case where the semiconductor chip 20 is a high-voltage semiconductor chip such as a power semiconductor, when the thickness of the wiring layer used for the product pattern is increased, the thickness of the probing electrodes 34, 40, etc. is also increased. Turn into a film. However, in the semiconductor device 10 of the first embodiment, the TEG 30 is formed in the product region 12 and is not formed in the scribe region 14. Therefore, when manufacturing the semiconductor chip 20 by cutting the semiconductor device 10 at the scribe region 14, the dicing blade is clogged by the probing electrodes 34 and 40 of the thick TEG 30, or the product region 12 (semiconductor Chipping and cracking of the chip 20) are suppressed.

プロービング用電極３４、４０は、プロービング用配線３４ａ、４０ａに接続されており、コンタクト３４ｂ、４０ｂによってＴＥＧ本体３２と接続されている。センス電極３６、３８は、センス配線３６ａ、３８ａに接続されており、コンタクト３６ｂ、３８ｂによってＴＥＧ本体３２と接続されている。センス配線３６ａ、３８ａの厚みとプロービング用配線３４ａ、４０ａの厚みは同一であり、センス配線３６ａ、３８ａの幅はプロービング用配線３４ａ、４０ａの幅よりも細く形成されている。そのため、センス配線３６ａ、３８ａの電流許容量は、プロービング用配線３４ａ、４０ａの電流許容量よりも小さくなる。また、ＴＥＧ本体３２の材料と幅と厚みは、ＴＥＧ本体３２の電流許容量がセンス配線３６ａ、３８ａの電流許容量より大きくなるように設定されている。したがって、センス配線３６ａ、３８ａの電流許容量は、プロービング用配線３４ａ、４０ａやＴＥＧ本体３２の電流許容量よりも小さくされている。   The probing electrodes 34 and 40 are connected to the probing wirings 34a and 40a, and are connected to the TEG body 32 by the contacts 34b and 40b. The sense electrodes 36 and 38 are connected to the sense wirings 36a and 38a, and are connected to the TEG body 32 by contacts 36b and 38b. The sense wirings 36a and 38a have the same thickness as the probing wirings 34a and 40a, and the widths of the sense wirings 36a and 38a are narrower than the widths of the probing wirings 34a and 40a. Therefore, the allowable current amount of the sense wirings 36a and 38a is smaller than the allowable current amount of the probing wirings 34a and 40a. The material, width, and thickness of the TEG body 32 are set such that the allowable current amount of the TEG body 32 is larger than the allowable current amount of the sense wirings 36a and 38a. Therefore, the allowable current amount of the sense wirings 36a and 38a is made smaller than the allowable current amount of the probing wirings 34a and 40a and the TEG body 32.

測定者がＴＥＧ３０を用いてＴＥＧ本体３２の抵抗値を測定する場合、測定装置（図示されていない）のプローブピンをプロービング用電極３４、４０に接続し、プロービング用電極３４、４０の間に一定の電流値Ｉ１を流す。これによって、ＴＥＧ本体３２に電流Ｉ１が流れ、センス電極３６、３８の間に電圧が発生する。次に、測定装置の別のプローブピンをセンス電極３６、３８に接続し、センス電極３６、３８間に発生する電位差Ｖ１を測定する。測定装置は、測定された電位差Ｖ１と電流値Ｉ１からＴＥＧ本体３２の抵抗値Ｒ＝Ｖ１／Ｉ１を算出する。測定者は、測定装置が算出した値が所定の範囲内に入っている場合に、ＴＥＧ本体３２が所定の規格内で製造されたことを確認する。   When the measurer measures the resistance value of the TEG body 32 using the TEG 30, the probe pin of the measuring device (not shown) is connected to the probing electrodes 34 and 40, and the constant is between the probing electrodes 34 and 40. Current value I1 is passed. As a result, a current I1 flows through the TEG body 32, and a voltage is generated between the sense electrodes 36 and 38. Next, another probe pin of the measuring device is connected to the sense electrodes 36 and 38, and the potential difference V1 generated between the sense electrodes 36 and 38 is measured. The measuring device calculates a resistance value R = V1 / I1 of the TEG body 32 from the measured potential difference V1 and current value I1. The measurer confirms that the TEG body 32 is manufactured within a predetermined standard when the value calculated by the measuring apparatus is within the predetermined range.

なお、ＴＥＧ本体３２の抵抗値を測定する場合、図２に示す４探針法に代えて、２探針法よる測定も可能である。２探針法によるＴＥＧ本体３２の抵抗値の測定では、例えばプロービング用電極３４、４０の間に一定の電流値Ｉ１を流すとともに、コンタクト３４ｂ、４０ｂの間に発生する電位差Ｖ２を測定する。これによって、ＴＥＧ本体３２の抵抗値Ｒ’＝Ｖ０／Ｉ１を得ることができる。２探針法による測定を用いると簡易にＴＥＧ本体３２の抵抗を測定することができ、４端針法による測定を用いるとＴＥＧ本体３２の抵抗値を正確に測定することができる。   When measuring the resistance value of the TEG main body 32, measurement by the two-probe method is possible instead of the four-probe method shown in FIG. In the measurement of the resistance value of the TEG body 32 by the two-probe method, for example, a constant current value I1 is passed between the probing electrodes 34 and 40, and the potential difference V2 generated between the contacts 34b and 40b is measured. As a result, the resistance value R ′ = V0 / I1 of the TEG body 32 can be obtained. When the measurement using the two-probe method is used, the resistance of the TEG body 32 can be easily measured, and when the measurement using the four-end needle method is used, the resistance value of the TEG body 32 can be accurately measured.

ここで、センス電極３６、３８は電圧を測定するために用いられ、センス電極３６，３８間に流れる電流が小さくてもセンス電極３６，３８間の電圧を測定することができる。このため、センス配線３６ａ、３８ａの電流許容量が少なくても、センス配線３６ａ，３８ａが破壊されないようにすることができる。すなわち、測定装置では、ＴＥＧ本体３２の抵抗値を測定する際にプロービング用電極３４、４０の間に印加する電位差Ｖ２が、センス配線３６ａ、３８ａに流れる電流がセンス配線３６ａ、３８ａの電流許容量を超えないような電位差に設定されている。そのため、測定装置がＴＥＧ本体３２の抵抗値を測定する際に、センス配線３６ａ、３８ａに流れる電流がセンス配線３６ａ、３８ａの電流許容量を超え、センス配線３６ａ、３８ａが破壊されることがない。   Here, the sense electrodes 36 and 38 are used to measure the voltage, and the voltage between the sense electrodes 36 and 38 can be measured even if the current flowing between the sense electrodes 36 and 38 is small. For this reason, it is possible to prevent the sense wirings 36a and 38a from being destroyed even if the allowable current amount of the sense wirings 36a and 38a is small. That is, in the measuring apparatus, the potential difference V2 applied between the probing electrodes 34 and 40 when the resistance value of the TEG body 32 is measured is such that the current flowing through the sense wirings 36a and 38a is the allowable current amount of the sense wirings 36a and 38a. The potential difference is set so as not to exceed. Therefore, when the measuring device measures the resistance value of the TEG body 32, the current flowing through the sense wirings 36a and 38a exceeds the allowable current of the sense wirings 36a and 38a, and the sense wirings 36a and 38a are not destroyed. .

その一方、ＴＥＧ本体３２の抵抗値を測定した後は、プロービング用電極３４とセンス電極３６の間、又は、プロービング用電極３４とセンス電極３８の間に、センス配線３６ａ、３８ａに流れる電流がセンス配線３６ａ、３８ａの電流許容量を超えるような電位差Ｖ３を印加する。これによって、センス配線３６ａ又は３８ａに流れる電流がその電流許容量を超え、センス配線３６ａ又は３８ａが破壊される。それと同時に、破壊されたセンス配線３６ａ又は３８ａとコンタクト３６ｂ又は３８ｂによって接続されているＴＥＧ本体３２自体も破壊される。そのため、プロービング用電極３４とセンス電極３６又は３８の間に電位差Ｖ３が印加された後は、ＴＥＧ３０を用いてＴＥＧ本体３２の抵抗値を測定することができない。   On the other hand, after the resistance value of the TEG body 32 is measured, the current flowing in the sense wirings 36a and 38a is sensed between the probing electrode 34 and the sense electrode 36 or between the probing electrode 34 and the sense electrode 38. A potential difference V3 that exceeds the current allowable amount of the wirings 36a and 38a is applied. As a result, the current flowing through the sense wiring 36a or 38a exceeds the current allowable amount, and the sense wiring 36a or 38a is destroyed. At the same time, the TEG body 32 itself connected to the destroyed sense wiring 36a or 38a by the contact 36b or 38b is also destroyed. Therefore, after the potential difference V3 is applied between the probing electrode 34 and the sense electrode 36 or 38, the resistance value of the TEG body 32 cannot be measured using the TEG 30.

本実施例の半導体チップ２０では、センス配線３６ａ、３８ａの電流許容量が、ＴＥＧ本体３２の抵抗値の測定時に必要とされる電流値よりは大きく設定されているとともに、プロービング用配線３４ａ、４０ａの電流許容量やＴＥＧ本体３２の電流許容量よりも少なく設定されている。このため、ＴＥＧ本体３２の抵抗値の測定する際は、センス配線３６ａ、３８ａは破壊されず、４探針法によってＴＥＧ本体３２の抵抗値を正確に測定することができる。ＴＥＧ本体３２の抵抗値を測定した後は、センス配線３６ａ、３８ａの電流許容量とプロービング用配線３４ａ、４０ａの電流許容量の差を利用して、センス配線３６ａ、３８ａ、しいてはＴＥＧ本体３２自体を容易に破壊することができる。これによって、ＴＥＧ３０が破壊されないまま出荷されることが防止され、流通後のＴＥＧ３０を用いた測定の実行を防止することができる。   In the semiconductor chip 20 of this embodiment, the allowable current amount of the sense wirings 36a and 38a is set larger than the current value required when measuring the resistance value of the TEG body 32, and the probing wirings 34a and 40a. Is set to be smaller than the allowable current amount and the allowable current amount of the TEG body 32. For this reason, when measuring the resistance value of the TEG body 32, the sense wirings 36a and 38a are not destroyed, and the resistance value of the TEG body 32 can be accurately measured by the four-probe method. After the resistance value of the TEG main body 32 is measured, the sense wirings 36a and 38a, or the TEG main body is obtained by utilizing the difference between the current allowable amount of the sense wirings 36a and 38a and the current allowable amount of the probing wirings 34a and 40a. 32 itself can be easily destroyed. As a result, the TEG 30 is prevented from being shipped without being destroyed, and the execution of measurement using the TEG 30 after distribution can be prevented.

図３に実施例２の半導体チップのＴＥＧ１３０を拡大して示す。ＴＥＧ１３０は、実施例１のＴＥＧ３０と同様に、半導体チップの非有効領域に形成されている。ＴＥＧ１３０は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であり、有効領域に２６に形成された製品パターン（ＭＯＳ）と同一構造を有している。そのため、ＴＥＧ１３０を用いてオン抵抗等の特性を測定することで、製品パターン中に形成されたＭＯＳの特性を測定することができる。また、製品パターンに使用される配線層の膜厚が厚膜化してＴＥＧ１３０の配線層の膜厚が厚膜化しても、ＴＥＧ１３０が半導体チップ内（スクライブ領域外）に形成されているため、ダイシング精度が悪化することがない。   FIG. 3 shows an enlarged view of the TEG 130 of the semiconductor chip of the second embodiment. The TEG 130 is formed in the ineffective area of the semiconductor chip, like the TEG 30 of the first embodiment. The TEG 130 is a MOS (Metal Oxide Semiconductor), and has the same structure as the product pattern (MOS) formed in the effective area 26. Therefore, by measuring the characteristics such as the on-resistance using the TEG 130, the characteristics of the MOS formed in the product pattern can be measured. Further, even if the thickness of the wiring layer used for the product pattern is increased and the thickness of the wiring layer of the TEG 130 is increased, the TEG 130 is formed in the semiconductor chip (outside the scribe region), so that the dicing is performed. The accuracy does not deteriorate.

次に、ＴＥＧ１３０の構造を説明する。ＴＥＧ１３０は、Ｐ型不純物を含んだ半導体基板１４０に形成されており、その表面にソース電極１４２（第１テスト用電極に相当）とドレイン電極１４４（第２テスト用電極に相当）とゲート電極１４６（第３テスト用電極に相当）が形成されている。ＴＥＧ１３０のＩＶ−ＩＶ断面を図４に示す。半導体基板１４０の表面には、フィールド酸化膜１４８が形成されており、フィールド酸化膜１４８が除去された領域１５０にＴＥＧ１３０が形成されている。領域１５０には、フィールド酸化膜１４８よりも薄いゲート酸化膜１５２が形成されており、フィールド酸化膜１４８とゲート酸化膜１５２の表面に絶縁膜１５４が形成されている。ソース電極１４２とドレイン電極１４４とゲート電極１４６は、絶縁膜１５４の表面に形成されている。   Next, the structure of the TEG 130 will be described. The TEG 130 is formed on a semiconductor substrate 140 containing a P-type impurity, and has a source electrode 142 (corresponding to a first test electrode), a drain electrode 144 (corresponding to a second test electrode), and a gate electrode 146 on its surface. (Corresponding to a third test electrode) is formed. The IV-IV cross section of TEG130 is shown in FIG. A field oxide film 148 is formed on the surface of the semiconductor substrate 140, and the TEG 130 is formed in the region 150 where the field oxide film 148 has been removed. A gate oxide film 152 thinner than the field oxide film 148 is formed in the region 150, and an insulating film 154 is formed on the surface of the field oxide film 148 and the gate oxide film 152. The source electrode 142, the drain electrode 144, and the gate electrode 146 are formed on the surface of the insulating film 154.

半導体基板１４０の表面に臨む位置には、Ｎ型不純物を含んだソース拡散層１６２（第１半導体領域に相当）とドレイン拡散層１６４（第２半導体領域に相当）、及びＰ型不純物を含んだウェル層１６８が形成されている。半導体基板１４０の加工されないで残った領域によって、Ｐ型不純物を含んだドリフト領域１７４（第３半導体領域に相当）が形成されている。ソース拡散層１６２は、ゲート酸化膜１５２と絶縁膜１５４を貫通する貫通孔１５６ａに充填されたコンタクト金属１５６によって、ソース電極１４２に接続している。ドレイン拡散層１６４は、ゲート酸化膜１５２と絶縁膜１５４を貫通する貫通孔１５８ａに充填されたコンタクト金属１５８によって、ドレイン電極１４４に接続している。ウェル層１６８は、半導体基板１４０よりも高濃度のＰ型不純物が含んでおり、ソース拡散層１６２と同様にコンタクト金属１５６によってソース電極１４２に接続している。ソース電極１４２は、コンタクト金属１５６及びウェル層１６８を介して半導体基板１４０に接続されており、その電位がグランド電位に固定される。ドリフト領域１７４は、ソース拡散層１６２とドレイン拡散層１６４の間に存在し、ソース拡散層１６２とドレイン拡散層１６４を分離している。ソース拡散層１６２とドレイン拡散層１６４の間に位置する中間領域１７０上には、プレーナゲート電極１６６が形成されている。プレーナゲート電極１６６は、ゲート酸化膜１５２を介してドリフト領域１７４に対向している。図５に示すように、プレーナゲート電極１６６は、絶縁膜１５４を貫通する貫通孔１６０ａに充填されたコンタクト金属１６０によってゲート電極１４６に接続されている。上記の構造によって、プレーナゲート電極１６６を備えたＭＯＳが構成されている。   The source diffusion layer 162 (corresponding to the first semiconductor region) and drain diffusion layer 164 (corresponding to the second semiconductor region) containing N-type impurities, and P-type impurities were included at the position facing the surface of the semiconductor substrate 140. A well layer 168 is formed. A drift region 174 (corresponding to a third semiconductor region) containing a P-type impurity is formed by a region left unprocessed of the semiconductor substrate 140. The source diffusion layer 162 is connected to the source electrode 142 by a contact metal 156 filled in a through hole 156 a that penetrates the gate oxide film 152 and the insulating film 154. The drain diffusion layer 164 is connected to the drain electrode 144 by a contact metal 158 filled in a through hole 158 a that penetrates the gate oxide film 152 and the insulating film 154. The well layer 168 contains a P-type impurity at a concentration higher than that of the semiconductor substrate 140 and is connected to the source electrode 142 by the contact metal 156 in the same manner as the source diffusion layer 162. The source electrode 142 is connected to the semiconductor substrate 140 via the contact metal 156 and the well layer 168, and the potential thereof is fixed to the ground potential. The drift region 174 exists between the source diffusion layer 162 and the drain diffusion layer 164 and separates the source diffusion layer 162 and the drain diffusion layer 164. A planar gate electrode 166 is formed on the intermediate region 170 located between the source diffusion layer 162 and the drain diffusion layer 164. The planar gate electrode 166 faces the drift region 174 with the gate oxide film 152 interposed therebetween. As shown in FIG. 5, the planar gate electrode 166 is connected to the gate electrode 146 by a contact metal 160 filled in a through hole 160 a that penetrates the insulating film 154. With the above structure, a MOS including the planar gate electrode 166 is configured.

ＴＥＧ１３０のＶ−Ｖ断面を図５に示す。この範囲では、プレーナゲート電極１６６がソース拡散層１６２側にまで拡張して形成されており、プレーナゲート電極１６６がゲート酸化膜１５２を介してソース拡散層１６２に対向している。ソース拡散層１６２とプレーナゲート電極１６６が対向する範囲のゲート酸化膜１５２には、他の部位に比べて薄膜化された薄膜部１７２が形成されている。   A VV cross section of the TEG 130 is shown in FIG. In this range, the planar gate electrode 166 is formed to extend to the source diffusion layer 162 side, and the planar gate electrode 166 faces the source diffusion layer 162 with the gate oxide film 152 interposed therebetween. In the gate oxide film 152 in a range where the source diffusion layer 162 and the planar gate electrode 166 face each other, a thin film portion 172 that is thinner than other portions is formed.

ＴＥＧ１３０でＭＯＳの特性を測定する場合には、測定装置（図示されていない）からソース電極１４２とドレイン電極１４４とゲート電極１４６にプロービングピンを接続し、ソース電極１４２をグランド電位に固定し、ドレイン電極１４４に正電位Ｖ４を印加する。この状態で、ゲート電極１４６に正電位Ｖ５を印加すると、中間領域１７０のドリフト領域１７４にチャネル（図示されていない）が形成され、このチャネルを介してソース電極１４２とドレイン電極１４４の間に電流が流れる。測定装置は、その電流値Ｉ２を計測し、計測された電流値Ｉ２と正電位Ｖ４と正電位Ｖ５からＴＥＧ１３０の特性を測定する。   When measuring the characteristics of the MOS with the TEG 130, probing pins are connected to the source electrode 142, the drain electrode 144, and the gate electrode 146 from a measuring device (not shown), the source electrode 142 is fixed to the ground potential, and the drain A positive potential V4 is applied to the electrode 144. In this state, when a positive potential V5 is applied to the gate electrode 146, a channel (not shown) is formed in the drift region 174 of the intermediate region 170, and current flows between the source electrode 142 and the drain electrode 144 via this channel. Flows. The measuring device measures the current value I2, and measures the characteristics of the TEG 130 from the measured current value I2, the positive potential V4, and the positive potential V5.

なお、ＴＥＧ１３０の特性を測定する際には、ゲート電極１４６に印加される正電位Ｖ５が、ゲート酸化膜１５２に形成された薄膜部１７２の耐圧を超えない正電位に設定されている。そのため、測定装置がＴＥＧ１３０の特性を測定する際に、薄膜部１７２に印加される電圧が薄膜部１７２の耐圧を超え、ゲート酸化膜１５２が破壊されることはない。   When measuring the characteristics of the TEG 130, the positive potential V5 applied to the gate electrode 146 is set to a positive potential that does not exceed the breakdown voltage of the thin film portion 172 formed in the gate oxide film 152. Therefore, when the measuring device measures the characteristics of the TEG 130, the voltage applied to the thin film portion 172 exceeds the breakdown voltage of the thin film portion 172, and the gate oxide film 152 is not destroyed.

その一方、ＴＥＧ１３０の特性を測定した後は、ゲート電極１４６に薄膜部１７２の耐圧を超える正電位Ｖ６を印加する。これによって、薄膜部１７２に印加される電圧が薄膜部１７２の耐圧を超え、薄膜部１７２が破壊されるとともに、破壊された薄膜部１７２を介してプレーナゲート電極１６６とソース拡散層１６２が導通する。そのため、ゲート電極１４６に正電位Ｖ６が印加された後は、ＴＥＧ１３０がＭＯＳとして機能することができず、ＴＥＧ１３０を用いてその特性を測定することができない。   On the other hand, after measuring the characteristics of the TEG 130, a positive potential V 6 exceeding the breakdown voltage of the thin film portion 172 is applied to the gate electrode 146. As a result, the voltage applied to the thin film portion 172 exceeds the breakdown voltage of the thin film portion 172, the thin film portion 172 is destroyed, and the planar gate electrode 166 and the source diffusion layer 162 are conducted through the destroyed thin film portion 172. . Therefore, after the positive potential V6 is applied to the gate electrode 146, the TEG 130 cannot function as a MOS, and its characteristics cannot be measured using the TEG 130.

本実施例の半導体チップでは、ゲート酸化膜１５２に形成される薄膜部１７２の耐圧を、ＴＥＧ１３０の特性の測定に必要とされる電位よりは大きく設定されている一方で、薄膜部１７２以外のゲート酸化膜１５２の耐圧よりも小さく設定されている。ＴＥＧ１３０の特性を測定する際には、ゲート酸化膜１５２がプレーナゲート電極１６６とソース拡散層１６２を絶縁し、ＴＥＧ１３０の特性を測定することができる。ＴＥＧ１３０の特性を測定した後には、薄膜部１７２の耐圧と薄膜部１７２以外のゲート酸化膜１５２の耐圧の差を利用して、ＴＥＧ１３０自体を容易に破壊することができる。これによって、ＴＥＧ１３０が破壊されないまま出荷されることが抑制され、流通後のＴＥＧ３０を用いた測定の実行を防止することができる。   In the semiconductor chip of the present embodiment, the breakdown voltage of the thin film portion 172 formed in the gate oxide film 152 is set to be higher than the potential required for measuring the characteristics of the TEG 130, while the gates other than the thin film portion 172 are set. It is set smaller than the breakdown voltage of the oxide film 152. When measuring the characteristics of the TEG 130, the gate oxide film 152 insulates the planar gate electrode 166 and the source diffusion layer 162, and the characteristics of the TEG 130 can be measured. After measuring the characteristics of the TEG 130, the TEG 130 itself can be easily destroyed by using the difference between the breakdown voltage of the thin film portion 172 and the breakdown voltage of the gate oxide film 152 other than the thin film portion 172. As a result, shipment of the TEG 130 without being destroyed is suppressed, and execution of measurement using the TEG 30 after distribution can be prevented.

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、ＰＮ接合を含むＴＥＧでは、そのＰＮ接合の少なくとも一部にＰＮ接合耐圧を低く設定した特異部を設けておいてもよい。ＴＥＧに所定電圧を超える電圧を印加することによって、過電圧によりアバランシェ降伏が起こり、ＴＥＧのＰＮ接合を容易に破壊することができる。 As mentioned above, although the Example of this invention was described in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
For example, in a TEG including a PN junction, a singular part with a low PN junction breakdown voltage may be provided in at least a part of the PN junction. By applying a voltage exceeding a predetermined voltage to the TEG, an avalanche breakdown occurs due to an overvoltage, and the PN junction of the TEG can be easily broken.

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１０ 半導体装置
１２ 製品領域
１４ スクライブ領域
２０、１２０ 半導体チップ
２２ 非有効領域
２４ 終端耐圧領域
２５ ＦＬＲ
２６ 有効領域
３０、１３０ ＴＥＧ
３２ ＴＥＧ本体
３４、４０ プロービング用電極
３４ａ、４０ａ プロービング用配線
３４ｂ、４０ｂ コンタクト
３６、３８ センス電極
３６ａ、３８ａ センス配線
３６ｂ、３８ｂ コンタクト
１４０ 半導体基板
１４２ ソース電極
１４４ ドレイン電極
１４６ ゲート電極
１５２ ゲート酸化膜
１５４ 絶縁膜
１６２ ソース拡散層
１６４ ドレイン拡散層
１６６ プレーナゲート電極
１６８ ウェル層
１７２ 薄膜部
１７４ ドリフト領域 DESCRIPTION OF SYMBOLS 10 Semiconductor device 12 Product area | region 14 Scribe area | region 20, 120 Semiconductor chip 22 Ineffective area | region 24 Termination pressure | voltage resistant area | region 25 FLR
26 Effective area 30, 130 TEG
32 TEG body 34, 40 Probing electrode 34a, 40a Probing wiring 34b, 40b Contact 36, 38 Sense electrode 36a, 38a Sense wiring 36b, 38b Contact 140 Semiconductor substrate 142 Source electrode 144 Drain electrode 146 Gate electrode 152 Gate oxide film 154 Insulating film 162 Source diffusion layer 164 Drain diffusion layer 166 Planar gate electrode 168 Well layer 172 Thin film portion 174 Drift region

Claims (4)

複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置であり、
複数の製品領域のそれぞれは、テスト用電極を有するＴＥＧを有しており、
ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられており、
特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっており、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊されることを特徴とする半導体装置。 A semiconductor device comprising a plurality of product regions and a scribe region provided between the product regions,
Each of the plurality of product areas has a TEG having a test electrode,
The TEG is provided with at least one singular part that is set to have low electrical resistance compared to other parts in the TEG.
It is possible to measure the characteristics of the TEG using a test electrode in a state where a voltage lower than a predetermined voltage or a current lower than a predetermined current is applied to the singular part. A semiconductor device, wherein a singular part is destroyed when a voltage exceeding a voltage or a current exceeding a predetermined current is applied. ＴＥＧは、
ＴＥＧ本体と、
一対の第１テスト用電極と、
一対の第２テスト用電極と、
第１テスト用電極とＴＥＧ本体を接続する一対の第１配線と、
第２テスト用電極とＴＥＧ本体を接続する一対の第２配線と、をさらに有しており、
ＴＥＧの特性を測定する際は、一対の第１テスト用電極の間にＴＥＧ本体を介して電流を流すと共に、その電流がＴＥＧ本体を流れることにより生じる第２テスト用電極間の電圧を測定するようになっており、
前記特異部は、第２配線の少なくとも一方に設けられており、第２配線の電流許容量は、第１配線の電流許容量よりも少なく、かつ、ＴＥＧ本体の電流許容量よりも少ないことを特徴とする請求項１に記載の半導体装置。 TEG
The TEG body,
A pair of first test electrodes;
A pair of second test electrodes;
A pair of first wires connecting the first test electrode and the TEG body;
A second test electrode and a pair of second wirings connecting the TEG body;
When measuring the characteristics of the TEG, a current is passed between the pair of first test electrodes via the TEG body, and a voltage between the second test electrodes generated by the current flowing through the TEG body is measured. And
The singular part is provided in at least one of the second wirings, and the current allowable amount of the second wiring is smaller than the current allowable amount of the first wiring and smaller than the current allowable amount of the TEG body. The semiconductor device according to claim 1. ＴＥＧは、
第１テスト用電極と、
第１テスト用電極に接する第１導電型の第１半導体領域と、
第２テスト用電極と、
第２テスト用電極に接する第１導電型の第２半導体領域と、
第１半導体領域と第２半導体領域の間に設けられ、第１半導体領域と第２半導体領域とを分離する第２導電型の第３半導体領域と、
第１半導体領域と第２半導体領域とを分離している範囲の第３半導体領域にゲート酸化膜を介して対向する第３テスト用電極と、をさらに有しており、
第３テスト用電極の少なくとも一部がゲート酸化膜を介して第１半導体領域にも対向しており、
前記特異部は、第３テスト用電極が第１半導体領域に対向している範囲内のゲート酸化膜に設けられており、特異部の酸化膜の膜厚が周囲の酸化膜の膜厚に比べて薄いことを特徴とする請求項１に記載の半導体装置。 TEG
A first test electrode;
A first semiconductor region of a first conductivity type in contact with the first test electrode;
A second test electrode;
A second semiconductor region of a first conductivity type in contact with the second test electrode;
A third semiconductor region of a second conductivity type provided between the first semiconductor region and the second semiconductor region and separating the first semiconductor region and the second semiconductor region;
A third test electrode facing the third semiconductor region in a range separating the first semiconductor region and the second semiconductor region via a gate oxide film;
At least a part of the third test electrode is also opposed to the first semiconductor region via the gate oxide film,
The singular part is provided in a gate oxide film in a range where the third test electrode faces the first semiconductor region, and the thickness of the singular part oxide film is larger than the thickness of the surrounding oxide film. The semiconductor device according to claim 1, wherein the semiconductor device is thin. 複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置をスクライブ領域で切断することで製造される半導体チップであり、
半導体チップはテスト用電極を有するＴＥＧを有しており、
ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられており、
特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっており、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊されることを特徴とする半導体チップ。 A semiconductor chip manufactured by cutting a semiconductor device having a plurality of product regions and a scribe region provided between the product regions at the scribe region,
The semiconductor chip has a TEG with test electrodes,
The TEG is provided with at least one singular part that is set to have low electrical resistance compared to other parts in the TEG.
It is possible to measure the characteristics of the TEG using a test electrode in a state where a voltage lower than a predetermined voltage or a current lower than a predetermined current is applied to the singular part. A semiconductor chip, wherein a singular part is destroyed when a voltage exceeding a voltage or a current exceeding a predetermined current is applied.

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