CN111294041B - 一种抗辐照加固的编解码器 - Google Patents

Abstract

一种抗辐照加固的编解码器，包括编码模块和解码模块，其中构成编码模块和解码模块的基础单元门中部分使用抗辐照加固结构的基础单元门，包括但不限于抗辐照加固结构的反相器和抗辐照加固结构的二输入与非门，在实现抗辐照加固的同时保持较快的速度；另外编码模块和解码模块中的寄存单元使用双向互锁存储单元的寄存器，在两级锁存结构中引入反相器以增大前级对后级锁存的驱动能力，提高触发器的速度，使得本发明既具有良好的抗辐照性能，又能达到电路的速度要求。

Description

一种抗辐照加固的编解码器

技术领域

本发明属于集成电路学领域，涉及一种抗辐照加固的编解码器，适用于SERDES电路。

背景技术

串并-并串转换收发器(SerDes，Serializer/Deserializer)是多种高速总线协议的接口电路，在军民领域被广泛使用。民品主要应用于USB、SATA、PCIe等协议；军工和航天产品主要应用FC-AE、以太网等协议。如图1所示是8B10B高速SerDes电路的一种电路结构，8B10B高速SerDes电路由接收通道和发送通道组成。发送模块由8B10B编码器、伪随机码生成器(PRBS)、并串转换电路、发送器以及锁相环(PLL)等模块构成；接收通道由时钟数据恢复电路(CDR)、串并转换电路、伪随机码检测器(PRBS_Veri)、8B10B解码器以及COMMA检测电路等模块构成。

在现代武器装备的发展中，电子***的重要性越来越大，串行接口作为各种电子***的关键器件，其在各种武器装备***中的作用也愈加凸显。从国内军用接口电路的应用情况来看，其发展特点有以下几个。

第一，军用电子元器件对可靠性和环境适应性等有着较高的要求。军用电子元器件应用环境复杂，对在高低温、辐射等极端环境下的性能要求较高，这极大增加了芯片的设计难度。

第二，军用接口电路的整体发展趋势是与民品相同的，随着通信技术的高速发展，对信号带宽的需求越来越大，要求传送的数据量越来越大。在武器装备的信息化建设中，信息沟通的方式愈发凸现其举足轻重的地位。

在这种背景下，高速SerDes技术及其产品在现代军事中得到了迅速地发展。包括美国、德国和俄罗斯在内的许多国家，都已将高速SerDes技术中的高速数据处理传输技术广泛应用于军队的信息化建设中，并呈现稳步、高速发展的趋势。随着我国军工及航天事业的发展，对抗辐照SerDes有大量需求，普遍使用了抗辐照SerDes芯片。而国内自主研发的抗辐照SerDes还是一个空白，完全依赖进口且价格昂贵，所以，研制抗辐照SerDes具有现实意义。目前国内尚无较好的抗辐照SerDes替代产品，因此发展我国自主研发的抗辐照SerDes产品迫在眉睫。整个SerDes通常包括输入/输出寄存器电路、8b/10b编解码电路、串并/并串转换电路、锁相环电路、时钟恢复电路、接收/发送电路、均衡电路。在SerDes电路中，片上的8B10B编解码器是其中的关键模块，对它的抗辐照设计比较关键。

常见的辐照主要有两种，分别来自空间宇宙射线和核辐射。根据作用机理不同，辐照效应可分为总剂量效应(TID，Total Ironize Doze)和单粒子效应(SEE，Single EventEffect)。

总剂量辐照，微电子器件受到辐射时，高能光子或粒子会射入器件内部，以不同的形式损失能量，从而在器件内部沉积能量，使材料发生电离产生电子-空穴对。材料中电子-空穴对的产生浓度正比于辐射在器件内部沉积的能量，而沉积能量的大小又与辐射产生的光子或粒子的质量和能量以及被辐射靶材料的原子序数和质量都有一定的关系。在受辐射期间内，单位质量材料中所沉积的累积能量称为总剂量，总剂量的单位为戈瑞(Gray，Gy)或拉德(radiation absorbed dose,rad)，其中戈瑞为总剂量的国际标准单位，但是拉德是总剂量研究领域中最常用的单位，大多数的文献中都以拉德作为单位。

单粒子效应，空间环境中存在着来自宇宙射线、太阳耀斑等辐射源的许多高能带电粒子。这些高能粒子入射到器件(例如随机存储器、微处理器、电压变换器等)后，经常会在器件内部敏感区形成电子空穴对。电子空穴对会形成能打开联结的信号，这些故障统称为单粒子效应(SEE)。

目前为止，针对集成电路的抗辐照加固大概有以下几种：工艺加固、设计加固、封装加固。工艺加固是通过工艺的优化来达到抗辐照的要求，目前在CMOS、SOI、SOS、砷化镓、铁电等工艺方面均有相关的研究，其中尤其以SOI的技术最为成熟、性价比最好。设计加固无疑是目前抗辐照技术的主流方法，电路方面可以使用更加可靠的电路设计。对敏感且重要的逻辑电路部分，可以采用看门狗电路、三模冗余设计、电路中抗单粒子翻转的双向互锁存储单元(DICE)结构设计等。对于敏感逻辑电路部分，从版图方面也可以采用抗辐照的方案，如抗总剂量效应的特殊栅结构设计、抗单粒子闩锁的隔离环设计等。设计加固的方式最大的优点是兼容商用工艺线，降低了工艺成本，在禁运限制严格的当下很适合国内发展。封装加固于1979年首次提出，80年代研究了其可行性。屏蔽式的封装技术可以使芯片抗辐照能力提高2-3个数量级。

抗辐照设计的难点在于所有抗辐照的设计加固措施都会在一定程度上降低电路的工作频率，使得SerDes接口无法达到设计要求，因此如何在电路工作速度和抗辐照性能上取得一个良好的折衷是SerDes接口电路中的研究难点。

发明内容

针对上述在SerDes接口电路中引入抗辐照加固时存在的难以在工作速度和抗辐照性能上进行平衡的不足之处，本发明提出一种抗辐照加固的编解码器，采用设计加固的方式进行抗辐照加固，能够应用于SerDes接口电路中，在保证了抗辐照能力的同时，达到了电路的速度要求。

本发明的技术方案为：

一种抗辐照加固的编解码器，包括编码模块和解码模块，所述编码模块包括8B10B编码器和编码寄存单元，所述解码模块包括COMMA检测单元、8B10B解码器和解码寄存单元，所述8B10B编码器、COMMA检测单元和8B10B解码器由基础单元门构成；

所述8B10B编码器、COMMA检测单元和8B10B解码器中的基础单元门部分使用抗辐照加固结构的基础单元门，所述抗辐照加固结构的基础单元门包括抗辐照加固结构的反相器，所述抗辐照加固结构的反相器包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，

第二PMOS管的栅极连接第一PMOS管、第一NMOS管和第二NMOS管的栅极并作为所述抗辐照加固结构的反相器的输入端，其源极连接第一PMOS管的源极和第三NMOS管的栅极并连接电源电压，其漏极连接第二NMOS管、第三NMOS管和第三PMOS管的漏极并作为所述抗辐照加固结构的反相器的输出端；

第三PMOS管的栅极连接第二NMOS管和第一NMOS管的源极并接地，其源极连接第一PMOS管的漏极；

第三NMOS管的源极连接第一NMOS管的漏极；

所述编码寄存单元和解码寄存单元中包括多个寄存器，所述寄存器包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管，

第九PMOS管的栅极连接第九NMOS管的栅极并作为所述寄存器的时钟输入端，其源极连接第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管和第十七PMOS管的源极并连接电源电压，其漏极连接第九NMOS管的漏极以及第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管的栅极；

第一反相器的输入端作为所述寄存器的数据输入端，其输出端连接第二反相器的输入端以及第十九NMOS管和第二十一NMOS管的源极；

第二反相器的输出端连接第十八NMOS管和第二十NMOS管的源极；

第十NMOS管的栅极连接第十PMOS管的栅极以及第十一NMOS管、第十三PMOS管和第十八NMOS管的漏极，其漏极连接第十二PMOS管和第二十一NMOS管的漏极、第十三PMOS管和第十三NMOS管的栅极以及第三反相器的输入端，其源极连接第九NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管和第十七NMOS管的源极并接地；

第十二NMOS管的栅极连接第十一PMOS管、第十三NMOS管和第二十NMOS管的漏极以及第十二PMOS管的栅极，其漏极连接第十一NMOS管和第十一PMOS管的栅极以及第十PMOS管和第十九NMOS管的漏极；

第四反相器的输入端连接第三反相器的输出端以及第二十二NMOS管和第二十四NMOS管的漏极，其输出端连接第二十三NMOS管和第二十五NMOS管的漏极；

第十四NMOS管的栅极连接第十四PMOS管的栅极、第二十二NMOS管的源极以及第十五NMOS管和第十七PMOS管的漏极，其漏极连接第十六PMOS管的漏极、第二十五NMOS管的源极、第十七NMOS管和第十七PMOS管的栅极以及第五反相器的输入端；

第五反相器的输出端作为所述寄存器的输出端；

第十六NMOS管的栅极连接第十六PMOS管的栅极、第二十四NMOS管的源极以及第十七NMOS管和第十五PMOS管的漏极，其漏极连接第十四PMOS管的漏极、第二十三NMOS管的源极以及第十五NMOS管和第十五PMOS管的栅极。

具体的，所述抗辐照加固结构的基础单元门还包括抗辐照加固结构的二输入与非门、抗辐照加固结构的三输入与非门和抗辐照加固结构的或非门。

具体的，所述抗辐照加固结构的二输入与非门包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，

第四PMOS管的栅极连接第四NMOS管、第七NMOS管和第六PMOS管的栅极并作为所述抗辐照加固结构的二输入与非门的第一输入端，其源极连接第五PMOS管、第六PMOS管和第七PMOS管的源极以及第六NMOS管的栅极并连接电源电压，其漏极连接第五PMOS管、第八PMOS管、第四NMOS管和第六NMOS管的漏极并作为所述抗辐照加固结构的二输入与非门的输出端；

第五PMOS管的栅极连接第五NMOS管、第八NMOS管和第七PMOS管的栅极并作为所述抗辐照加固结构的二输入与非门的第二输入端；

第五NMOS管的漏极连接第四NMOS管的源极，其源极连接第八PMOS管的栅极和第八NMOS管的源极并接地；

第八PMOS管的源极连接第六PMOS管和第七PMOS管的漏极；

第七NMOS管的漏极连接第六NMOS管的源极，其源极连接第八NMOS管的漏极。

本发明的有益效果为：本发明提出的编解码器引入两个抗辐照加固措施并结合提升速度的方案，在编解码器中部分使用抗辐照加固结构的基础单元门，使得实现抗辐照加固的同时保持较快的速度；在寄存单元中使用双向互锁存储单元的寄存器，且在两级锁存结构中引入反相器以增大前级对后级锁存的驱动能力，提高触发器的速度，使得本发明既具有良好的抗辐照性能，又能达到电路的速度要求。

附图说明

图1为SerDes的整体电路框架。

图2中(a)是本发明提出的一种抗辐照加固的编解码器中使用的抗辐照加固结构反相器的结构示意图；图2中(b)为抗辐照加固结构的二输入与非门的结构示意图。

图3为本发明提出的一种抗辐照加固的编解码器中使用的双向互锁存储单元(DICE)结构寄存器的结构示意图。

图4为本发明提出的一种抗辐照加固的编解码器中编码模块的电路结构图。

图5为本发明提出的一种抗辐照加固的编解码器中解码模块的电路结构图。

图6中(a)为本发明提出的一种抗辐照加固的编解码器中使用抗辐照加固结构三输入与非门的结构示意图，图6中(b)为本发明提出的一种抗辐照加固的编解码器中使用抗辐照加固结构三输入或非门的结构示意图。

图7为编码器仿真结果，输入的数据是8位，输出的是10位编码数据，输入数据是从00000000到11111111。其中out为网表电路结果，out_o为抗辐照加固后的编码器结果，经比对后完全一致。

图8为解码器仿真结果，可以看出解码器的输出从00000000到11111111，和编码器输入的数据一致，解码器工作正常。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。

如图1是SerDes电路的整体电路框架，SerDes电路包括编解码器以及周边电路，其中编解码器包括编码模块和解码模块，图4和图5分别是编码模块和解码模块的内部结构，编码模块包括编码寄存单元(如图1中的18位输入寄存器)、控制器、8B10B编码器、多路选择器和伪随机数生成器等，解码模块包括解码寄存单元(包括图1中的输出寄存器和图5中的移位寄存器、输入寄存器等)、8B10B解码器、COMMA检测器、伪随机码检测器、多路选择器等。

本发明基于SerDes电路中的编解码器引入抗辐照加固措施，本发明引入的抗辐照加固的措施主要分为两方面：一是对于基础单元门，本发明采用了大电容和正反馈两种措施进行设计加固，提高电路的抗单粒子瞬态脉冲的能力。编解码器中各个器件分别由不同的基础单元门构成，本发明提出将部分基础单元门选择为抗辐照加固结构的基础单元门，特别是将8B10B编码器、COMMA检测单元和8B10B解码器中的基础单元门部分替换为抗辐照加固结构的基础单元门。二是对于寄存器等存储单元，本发明使用了双向互锁存储单元(DICE)的寄存器，在两极锁存结构之间引入反相器，增大前级对后级锁存的驱动能力，来提高触发器的速度，提高存储节点的抗单粒子翻转的能力。下面详细说明本发明提出的两方面抗辐照加固措施。

第一种抗辐照加固措施：抗辐照加固结构的基础单元门包括但不限于抗辐照加固结构的反相器、抗辐照加固结构的二输入与非门、抗辐照加固结构的三输入与非门和抗辐照加固结构的或非门。下面以本发明使用抗辐照加固结构的反相器和抗辐照加固结构的二输入与非门为例进行说明。

如图2中(a)所示是本发明使用的一种抗辐照加固结构的反相器，包括第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第一NMOS管NM1、第二NMOS管NM2和第三NMOS管NM3，第二PMOS管PM2的栅极连接第一PMOS管PM1、第一NMOS管NM1和第二NMOS管NM2的栅极并作为抗辐照加固结构的反相器的输入端，其源极连接第一PMOS管PM1的源极和第三NMOS管NM3的栅极并连接电源电压vdd，其漏极连接第二NMOS管NM2、第三NMOS管NM3和第三PMOS管PM3的漏极并作为抗辐照加固结构的反相器的输出端；第三PMOS管PM3的栅极连接第二NMOS管NM2和第一NMOS管NM1的源极并接地gnd，其源极连接第一PMOS管PM1的漏极；第三NMOS管NM3的源极连接第一NMOS管NM1的漏极。第三PMOS管PM3的栅极节点vee接到地电平gnd，第三NMOS管NM3的栅极节点vcc接到全局电源即电源电压vdd。

整个反相器由六个MOS管组成，其中第二PMOS管PM2和第二NMOS管NM2组成了基本的反相器结构，实现了反相功能；第一PMOS管PM1和第一NMOS管NM1作为基础反相器的备份，是加强的上拉与下拉网络；第三PMOS管PM3和第三NMOS管NM3组成了较大的栅源电容，在受到辐照时起到纠错作用。

如图2中(b)所示是本发明使用的一种抗辐照加固结构的二输入与非门，包括第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7和第八NMOS管NM8，第四PMOS管PM4的栅极连接第四NMOS管NM4、第七NMOS管NM7和第六PMOS管PM6的栅极并作为抗辐照加固结构的二输入与非门的第一输入端，其源极连接第五PMOS管PM5、第六PMOS管PM6和第七PMOS管PM7的源极以及第六NMOS管NM6的栅极并连接电源电压vdd，其漏极连接第五PMOS管PM5、第八PMOS管PM8、第四NMOS管NM4和第六NMOS管NM6的漏极并作为抗辐照加固结构的二输入与非门的输出端；第五PMOS管PM5的栅极连接第五NMOS管NM5、第八NMOS管NM8和第七PMOS管PM7的栅极并作为抗辐照加固结构的二输入与非门的第二输入端；第五NMOS管NM5的漏极连接第四NMOS管NM4的源极，其源极连接第八PMOS管PM8的栅极和第八NMOS管NM8的源极并接地gnd；第八PMOS管PM8的源极连接第六PMOS管PM6和第七PMOS管PM7的漏极；第七NMOS管NM7的漏极连接第六NMOS管NM6的源极，其源极连接第八NMOS管NM8的漏极。

可以引入的抗辐照加固结构的基础单元门除上述反相器和二输入与门外，还包括三输入与非门或者或非门等，如图6中(a)和(b)分别是能够用于构成编解码器的抗辐照加固结构三输入与非门和抗辐照加固结构三输入或非门的具体内部结构。另外由于引入抗辐照加固结构的基础单元门时会降低工作速度，对于一些关键路径很长的组合逻辑，如果全部使用抗辐照加固的单元门，是不满足寄存器的建立时间的，因此本发明采用了减少抗单粒子瞬态脉冲(SET)的措施，为了达到更快的速度，可以通过修改管子尺寸，或者将传统基础单元门与抗辐照加固结构的基础单元门共同使用，因此本发明提出将部分基础单元门替换为抗辐照加固结构的基础单元门，而传统基础单元门和抗辐照加固结构的基础单元门的数量分配可以根据仿真确定，因此本发明实现了在保证逻辑功能不变的情况下对结构进行修改以加快速度并实现抗辐照。

第二种抗辐照加固措施：在编码模块和解码模块中包括多个寄存单元，分别由单个的寄存器构成，本发明提出抗辐照加固结构的寄存器，如图3所示，寄存器包括第一反相器inv1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16、第十七PMOS管PM17、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15、第十六NMOS管NM16、第十七NMOS管NM17、第十八NMOS管NM18、第十九NMOS管NM19、第二十NMOS管NM20、第二十一NMOS管NM21、第二十二NMOS管NM22、第二十三NMOS管NM23、第二十四NMOS管NM24和第二十五NMOS管NM25，第九PMOS管PM9的栅极连接第九NMOS管NM9的栅极并作为寄存器的时钟输入端，其源极连接第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16和第十七PMOS管PM17的源极并连接电源电压vdd，其漏极连接第九NMOS管NM9的漏极以及第十八NMOS管NM18、第十九NMOS管NM19、第二十NMOS管NM20、第二十一NMOS管NM21、第二十二NMOS管NM22、第二十三NMOS管NM23、第二十四NMOS管NM24和第二十五NMOS管NM25的栅极；第一反相器inv1的输入端作为寄存器的数据输入端，其输出端连接第二反相器inv2的输入端以及第十九NMOS管NM19和第二十一NMOS管NM21的源极；第二反相器inv2的输出端连接第十八NMOS管NM18和第二十NMOS管NM20的源极；第十NMOS管NM10的栅极连接第十PMOS管PM10的栅极以及第十一NMOS管NM11、第十三PMOS管PM13和第十八NMOS管NM18的漏极，其漏极连接第十二PMOS管PM12和第二十一NMOS管NM21的漏极、第十三PMOS管PM13和第十三NMOS管NM13的栅极以及第三反相器inv3的输入端，其源极连接第九NMOS管NM9、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15、第十六NMOS管NM16和第十七NMOS管NM17的源极并接地gnd；第十二NMOS管NM12的栅极连接第十一PMOS管PM11、第十三NMOS管NM13和第二十NMOS管NM20的漏极以及第十二PMOS管PM12的栅极，其漏极连接第十一NMOS管NM11和第十一PMOS管PM11的栅极以及第十PMOS管PM10和第十九NMOS管NM19的漏极；第四反相器inv4的输入端连接第三反相器inv3的输出端以及第二十二NMOS管NM22和第二十四NMOS管NM24的漏极，其输出端连接第二十三NMOS管NM23和第二十五NMOS管NM25的漏极；第十四NMOS管NM14的栅极连接第十四PMOS管PM14的栅极、第二十二NMOS管NM22的源极以及第十五NMOS管NM15和第十七PMOS管PM17的漏极，其漏极连接第十六PMOS管PM16的漏极、第二十五NMOS管NM25的源极、第十七NMOS管NM17和第十七PMOS管PM17的栅极以及第五反相器inv5的输入端；第五反相器inv5的输出端作为寄存器的输出端；第十六NMOS管NM16的栅极连接第十六PMOS管PM16的栅极、第二十四NMOS管NM24的源极以及第十七NMOS管NM17和第十五PMOS管PM15的漏极，其漏极连接第十四PMOS管PM14的漏极、第二十三NMOS管NM23的源极以及第十五NMOS管NM15和第十五PMOS管PM15的栅极。

本发明提出的寄存器结构，在两级锁存结构中加入第三反相器inv3和第四反相器inv4，改善了前级锁存结构对后级锁存结构的驱动能力，提高了触发器的速度，增大了驱动能力，提升速度的同时实现抗辐照加固。

本发明是基于8B10Bserdes电路中编解码器的抗辐照加固设计，针对辐照机理和实际8B10B电路设计方案，对8B10B编解码器的电路结构进行了抗辐照加固，主要使用了设计加固的方法，在保证了抗辐照能力的同时，达到了电路的设计指标。为了验证本发明提出的编解码器在实现抗辐照的同时保持了高水平的电路指标，本发明还搭建了测试电路平台，对抗辐照加固设计后的电路进行了仿真测试，本发明的电路速度要求为8B10B编码器电路的极限工作频率不低于125MHz，8B10B解码器电路的极限工作频率不低于250MHz，8B10B编解码电路是基于0.13μm标准工艺下设计而成。测试条件设置为8B10B编码器工作频率为250MHz，8B10B解码器工作频率为500MHz，均为电路要求的2倍，测试选择的工艺角为SS。

测试使用的是标准的0.13μm的CMOS工艺库，具体包括以下步骤：

步骤1：通过对8B10B编解码器的功能研究，如附图1所示，使用硬件描述语言对8B10B编解码器进行描述，并通过Modelsim软件进行仿真，确认代码功能正确。

步骤2：使用Synopsys Design Compiler软件，将代码描述，时序约束文件和标准0.13μm的工艺库作为输入文件，DC软件自动生成了电路的门级网表描述，此步骤得到了使用与或非基础门组合而成的电路。

步骤3：基于步骤2得到的门级网表，在Cadence中使用抗辐照加固的基础门搭建8B10B的电路，其中组合逻辑加固使用两种方法，一种是编解码器中基础单元门部分使用抗辐照加固结构的基础单元门，引入较大的电容，降低单粒子轰击的影响，另一种是引入正反馈，提高门的翻转阈值，使得电路产生类似施密特触发器的回滞曲线，减小单粒子轰击所产生的毛刺，如附图2所示。对于时序逻辑，即寄存器，本发明使用双向互锁存储单元(DICE)的触发器，提高存储节点的抗单粒子翻转的能力，如附图3所示。

步骤4：将具有抗辐照加固的各个子模块进行组合，得到完整的8B10B编码器和解码器的电路图，如附图4和附图5所示，首先分别对8B10B编解码器进行仿真测试，编码器测试时钟为125MHz，测试其编码能力，与步骤1中的代码仿真数据进行比对，比对结果完全正确；解码器测试时钟为250MHz，解码结果与代码仿真完全一致，说明电路工作正常。

步骤5：将编码器和解码器连接起来进行联合仿真，编码器测试图像如附图7，解码器测试图像如附图8。编解码器使用异步时钟，编码器对输入数据进行编码后，解码器将编码完成的数据解码为输入的原始数据，输入输出数据完全一致，编解码器工作正确，达到了预期目标。

本发明将抗辐照措施和8B10B编解码器相结合，设计出了一款编解码性能优良并且拥有良好抗辐照性能的电路，测试结果表明本发明提出的编解码电路顺利达到了设计指标，功能正常，能够广泛应用于军工或航天航空领域，满足国家的迫切需求。

综上所述，本发明针对太空辐射环境或者核辐射环境对于电路造成的破坏，基于设计加固的方法，对SerDes电路中的8B10B编解码器电路进行设计和加固，提出两个抗辐照加固措施并结合提升速度的方案，在编解码器中部分使用抗辐照加固结构的基础单元门，使得实现抗辐照加固的同时保持较快的速度；在寄存单元中使用双向互锁存储单元的寄存器，且在两级锁存结构中引入反相器以增大前级对后级锁存的驱动能力，提高触发器的速度，使得本发明既具有良好的抗辐照性能，又能达到电路的速度要求。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (3)

1.一种抗辐照加固的编解码器，包括编码模块和解码模块，所述编码模块包括8B10B编码器和编码寄存单元，所述解码模块包括COMMA检测单元、8B10B解码器和解码寄存单元，所述8B10B编码器、COMMA检测单元和8B10B解码器由基础单元门构成；

其特征在于，所述8B10B编码器、COMMA检测单元和8B10B解码器中的基础单元门部分使用抗辐照加固结构的基础单元门，所述抗辐照加固结构的基础单元门包括抗辐照加固结构的反相器，所述抗辐照加固结构的反相器包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，

第二PMOS管的栅极连接第一PMOS管、第一NMOS管和第二NMOS管的栅极并作为所述抗辐照加固结构的反相器的输入端，其源极连接第一PMOS管的源极和第三NMOS管的栅极并连接电源电压，其漏极连接第二NMOS管、第三NMOS管和第三PMOS管的漏极并作为所述抗辐照加固结构的反相器的输出端；

第三PMOS管的栅极连接第二NMOS管和第一NMOS管的源极并接地，其源极连接第一PMOS管的漏极；

第三NMOS管的源极连接第一NMOS管的漏极；

所述编码寄存单元和解码寄存单元中包括多个寄存器，所述寄存器包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管，

第九PMOS管的栅极连接第九NMOS管的栅极并作为所述寄存器的时钟输入端，其源极连接第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管和第十七PMOS管的源极并连接电源电压，其漏极连接第九NMOS管的漏极以及第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管的栅极；

第一反相器的输入端作为所述寄存器的数据输入端，其输出端连接第二反相器的输入端以及第十九NMOS管和第二十一NMOS管的源极；

第二反相器的输出端连接第十八NMOS管和第二十NMOS管的源极；

第十NMOS管的栅极连接第十PMOS管的栅极以及第十一NMOS管、第十三PMOS管和第十八NMOS管的漏极，其漏极连接第十二PMOS管和第二十一NMOS管的漏极、第十三PMOS管和第十三NMOS管的栅极以及第三反相器的输入端，其源极连接第九NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管和第十七NMOS管的源极并接地；

第十二NMOS管的栅极连接第十一PMOS管、第十三NMOS管和第二十NMOS管的漏极以及第十二PMOS管的栅极，其漏极连接第十一NMOS管和第十一PMOS管的栅极以及第十PMOS管和第十九NMOS管的漏极；

第四反相器的输入端连接第三反相器的输出端以及第二十二NMOS管和第二十四NMOS管的漏极，其输出端连接第二十三NMOS管和第二十五NMOS管的漏极；

第十四NMOS管的栅极连接第十四PMOS管的栅极、第二十二NMOS管的源极以及第十五NMOS管和第十七PMOS管的漏极，其漏极连接第十六PMOS管的漏极、第二十五NMOS管的源极、第十七NMOS管和第十七PMOS管的栅极以及第五反相器的输入端；

第五反相器的输出端作为所述寄存器的输出端；

第十六NMOS管的栅极连接第十六PMOS管的栅极、第二十四NMOS管的源极以及第十七NMOS管和第十五PMOS管的漏极，其漏极连接第十四PMOS管的漏极、第二十三NMOS管的源极以及第十五NMOS管和第十五PMOS管的栅极。

2.根据权利要求1所述的抗辐照加固的编解码器，其特征在于，所述抗辐照加固结构的基础单元门还包括抗辐照加固结构的二输入与非门、抗辐照加固结构的三输入与非门和抗辐照加固结构的或非门。

3.根据权利要求2所述的抗辐照加固的编解码器，其特征在于，所述抗辐照加固结构的二输入与非门包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，

第四PMOS管的栅极连接第四NMOS管、第七NMOS管和第六PMOS管的栅极并作为所述抗辐照加固结构的二输入与非门的第一输入端，其源极连接第五PMOS管、第六PMOS管和第七PMOS管的源极以及第六NMOS管的栅极并连接电源电压，其漏极连接第五PMOS管、第八PMOS管、第四NMOS管和第六NMOS管的漏极并作为所述抗辐照加固结构的二输入与非门的输出端；

第五PMOS管的栅极连接第五NMOS管、第八NMOS管和第七PMOS管的栅极并作为所述抗辐照加固结构的二输入与非门的第二输入端；

第五NMOS管的漏极连接第四NMOS管的源极，其源极连接第八PMOS管的栅极和第八NMOS管的源极并接地；

第八PMOS管的源极连接第六PMOS管和第七PMOS管的漏极；

第七NMOS管的漏极连接第六NMOS管的源极，其源极连接第八NMOS管的漏极。

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