JP3548423B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体記憶装置に関するものであり、特に、半導体記憶装置の高速化に有効な技術に関するものである。
【0002】
【従来の技術】
半導体集積回路技術の進展により、半導体基板上に形成される素子、配線が微細化され、その記憶容量の増大が図られている。これらの半導体記憶装置では、アクセスタイムの高速化を図るために、ワード線と同一の動作をするダミーワード線の遷移(立ち上がり)を検知することにより、読み出し等のタイミングをとっている。例えば、特開昭60−76095号公報に、この技術をDRAMに適用した場合について記載されている。
【0003】
図2に、従来のダミーワード線検知手段を備えた半導体記憶装置の簡単なブロック図を示し、図3に、その一部の具体的な回路構成例を示し、図4に、動作波形を示す。ここでは、本発明の本質を明確にするために、構造が比較的簡単な、例えば、マスクROMで説明するが、これに限定されるものではない。
【0004】
従来のマスクROMでは、チップの外部から入力されたアドレス(Ai、Ai+1等)は、アドレスバッファ1に入力される。当該アドレスバッファ1では、各アドレス毎にアドレスの遷移を検出し、パルス信号であるATD信号をタイミングジェネレータ10に対して出力する。ATD信号は、何れかのアドレスが変化したときに発生し、当該ATD信号を基準に種々の内部信号を発生し、内部同期で動作する。一方、アドレスバッファ1はアドレスデコーダ2に内部アドレス信号(ADi、ADi/等)を出力し、それを入力したアドレスデコーダ2は、ワード線6を駆動し、カラムセレクタ8に対してカラム選択信号を出力する。カラムセレクタ8は前記カラム選択信号に基づき所定のビット線5(カラム)を選択する。当該ワード線6及びビット線5により特定される、メモリセルアレイ3中のメモリセル4が読み出される。
【0005】
タイミングジェネレータ10では前記ATD信号を入力し、各種のタイミング信号を発生する。例えば、内部信号CKPにより、ビット線のプリチャージやイコライズを行い、内部信号OHZ(出力イネーブル信号)により、出力バッファ13を活性化する。センスアンプ9は、内部信号CKPの“H”期間に、ビット線のプリチャージ、イコライズを行い、“L”期間にセンス増幅を行う。具体的には、カラムセレクタ8により選択されたビット線を、タイミングジェネレータ10によって発生された信号に基づきプリチャージ及びイコライズし、当該ビット線のデータをセンス増幅する。出力バッファ13は、内部信号OHZにより、その“L”期間にセンスアンプ9の出力をチップ外部に出力し、“H”期間に出力端子をHiZ(ハイインピーダンス)にする。
【0006】
ダミーワード線駆動回路11は、タイミングジェネレータ10より出力される起動信号ATDXに基づき、アドレスデコーダ2と同じタイミングでダミーワード線7を駆動し、内部信号RSDWLにより、不活性化する。また、ダミーワード線立ち上がり検知手段12は、ダミーワード線7の電位が所定の基準電位になったことを検知して検知信号PREを出力する。
【0007】
図5に、ダミーワード線の立ち上がりを検知するダミーワード線検知手段の回路構成例を示す。当該ダミーワード線検知回路では、ダミーワード線の端においてダミーワード線DWLの電位と所定の基準電位VREF2を比較し、検知信号PREを発生する。この構成では、ダミーワード線DWLが低レベルのとき(DWL<VREF2)、検知信号PREは”L”レベルとなり、ダミーワード線DWLの電位が徐々に上昇し、基準電位と一致(DWL=VREF2)したとき、検知信号PREは“H”レベルに高速に反転する。なお、基準電位VREF2は、R3とR4の分割抵抗で決定される。例えば、R3=2kΩ、R4=8kΩであれば、VREF2=(4/5)Vccとなる。検知信号PREが“H”に立ち上がることにより、ワード線WLが十分な電位に上昇したと判断できるので、内部信号CKPを“L”にし、プリチャージ及びイコライズを終了するとともに、センスアンプによるビット線の値の読み出しを行う。センスアンプによる読み出し期間中は、出力端子は内部信号OHZにより、HiZ(ハイインピーダンス)に維持されている。読み出しが完了するタイミングで、内部信号OHZを“L”レベルにするとともに、内部信号RSDWLを“H”レベルにする。内部信号RSDWLが“H”レベルになると、ダミーワード線駆動回路11により、ダミーワード線DWLが急速に不活性レベル(“L”レベル)に遷移する。ダミーワード線DWLが所定の基準電位VREF2より低下すると、ダミーワード線検知回路12により検知信号PREは“L”レベルに反転する。
【0008】
このように、ダミーワード線の立ち上がりを検知し、プリチャージ、イコライズの停止、センスアンプによる読み出しを行い、読み出し完了後はセンスアンプの停止の一連の動作を行うことができるので、消費電流の減少を図ることができる。
【0009】
従来のマスクROMでは、1ビットの情報をあらかじめ製造段階でマスクパターンに応じて作り込んだひとつのメモリトランジスタ4に記憶している。そして、その情報の読み出しは、アクセスされたメモリトランジスタ4がオン状態かオフ状態かをセンスアンプ9でセンスすることによって行われる。したがって、上記素子サイズの微細化によりメモリトランジスタ4の駆動電流が小さくなるので、その読み出しレベルはますます小さくなってしまう。そこで、メモリトランジスタ4の駆動電流をできるだけ大きくするためには、メモリトランジスタ4のゲートが結合されたワード線6のレベルが十分高い状態(Vccレベルに近いレベル)にしなければならない。しかしながら、上記ワード線6を例えば導電性ポリシリコンを含む配線層で構成した場合、その抵抗値が、金属配線であるアルミニウム配線に比べて大きく、かつ抵抗値の製造バラツキが大きいので、上記ワード線6をアクセスした場合、ワード線6の端が所定のレベルまで立ち上がったかどうかを判断することは難しい。そこで、そのワード線6の端部の立ち上がりを検知するのではなく、ワード線と同一構造のダミーワード線7を利用して、そのダミーワード線7の端部でのレベルをダミーワード線検知回路12で検知する方法が一般的である。
【0010】
以下、理解を容易にするために、説明や図面において同一回路等については同一符号を用いる。
【0011】
【発明が解決しようとする課題】
このような従来のダミーワード線DWLでは、ワード線WLと同じ立ち上がり波形を示す。そのため、例えば、図6に示すように、ワード線の端のレベルが十分立ち上がった電圧VREF2までの立ち上がりを検知するものとすると、基準電圧VREF2が製造バラツキや温度変化等でΔV変動すると、検知信号PREはΔT2変動することになり、基準電圧VREF2が電源電圧に近いほど、ΔVが同じでもΔT2は大きくなるという問題がある。すなわち、半導体記憶装置のアクセスタイムはワーストケース(最悪値)で規定する必要があるので、高速化が困難になる。また、高速なデバイスを選別しようとすると歩留まりの低下を招く。
【0012】
【課題を解決する為の手段】
本発明は上記従来の問題点を解決することを目的とし、従来はダミーワード線がワード線と同じ構成であるのに対して、本発明では、ダミーワード線はワード線より負荷を大きくする。具体的には、ダミーワード線をワード線より長くすることを特徴とする構造、または、ワード線の線幅よりも細くすることを特徴とする構造、または、ダミーワード線と平行にある隣のワード線あるいはダミーワード線との線間の距離をワード線間の距離よりも短くすることを特徴とする構造、または、ワード線と同じ長さのものを直列に複数本接続することにより全体としてワード線の長さより長くすることを特徴とする構造、または、ワード線の長さより短いものを直列に複数本接続することにより全体としてワード線の長さより長くすることを特徴とする構造を備えている。また、好ましくは、これらの構成において、ダミーワード線検知手段をダミーワード線駆動手段と同一側または相対する側に配置することにより、本発明の目的が達成される。
【0013】
そして、上記の如く構成されたダミーワード線は、ワード線の立ち上がり波形より立ち上がりが遅く、ワード線が十分立ち上がった状態でも、ダミーワード線は、まだ立ち上がり途中であり、基準電圧を従来のダミーワード線の場合よりも低い電圧に設定することができ、波形の傾きが大きい領域を検知することになる。そのため、同程度の基準電圧の変動に対しても検知信号の時間変動を小さくすることができる。
【0014】
また、ダミーワード線検知手段をダミーワード線駆動手段と同じ側に配置することにより、ダミーワード線の負荷を容易に調整することができる。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0016】
(実施の形態1)
以下に、本発明の第1の実施の形態について説明する。図1は、本発明の第1の実施形態のマスクROMのブロック図であり、図7は、ダミーワード線の立ち上がりを検知するダミーワード線検知回路の回路図であり、図8は、本発明のダミーワード線を用いた場合のダミーワード線検知回路のシミュレーション結果であり、図9は、動作波形を示す。
【0017】
図7において、新たな基準電位VREF1を発生するためには、従来の基準電位VREF2とは分割された抵抗値の比を変える必要がある。例えば、従来はR3:R4=2:8としていたものを、R1:R2=4:6となるように抵抗比を調整する。なお、当然のことながら、ダミーワード線に与える負荷(ダミーワード線の負荷容量及び抵抗により決まる)により、抵抗比は適宜、調整する。
【0018】
図1に沿って説明すると、本発明のダミーワード線7の負荷は、ワード線6の負荷より大きい(この例としては、ダミーワード線7の長さがワード線6の2倍である)ため、図8に示すように、立ち上がりがワード線6に比べ遅くなる。そのため、ワード線6が十分立ち上がったレベルであるVREF2の時間においても、ダミーワード線7は立ち上がり途中のレベルであるVREF1である。その特性を利用して、ワード線6が十分立ち上がったレベルであるVREF2の時間を検知するには、ダミーワード線検知回路12の基準電圧をVREF1に設定すればよいことになる。基準電圧VREF1が、製造バラツキや温度変化等でΔV変動すると、検知信号PREはΔT1変動することになるが、図8からも分かるように、基準電圧VREF1は、従来のダミーワード線を用いた場合の基準電圧VREF2に比べて、ダミーワード線7の立ち上がり途中のレベルにしているため、同じΔV変動に対しても、検知信号PREの変動ΔT1を小さくすることが可能である(ΔT1<ΔT2)。
【0019】
(実施の形態2)
上記第1の実施の形態においては、ダミーワード線の立ち上がりを、ワード線の立ち上がりよりも遅くすることを目的として、ダミーワード線の長さをワード線より長くして、抵抗値を大きしているが、同様な効果を得る為に、ダミーワード線の線幅をワード線より細くして、抵抗値を大きくしてもよい。
【0020】
ダミーワード線を細くすることにより負荷容量が減少するが、当該容量はダミーワード線の配線の側壁の効果が大きいので、抵抗の増加の割合に比べて容量の低下の割合は小さくなり、結果として抵抗と容量の積は増加し、ダミーワード線の遷移(立ち上がり)が遅延する。
【0021】
(実施の形態3)
上記第1の実施の形態においては、ダミーワード線の立ち上がりを、ワード線の立ち上がりよりも遅くすることを目的として、ダミーワード線の長さをワード線より長くして、抵抗値を大きしているが、同様な効果を得る為に、図10に示すように、ダミーワード線7と平行にある隣のワード線6あるいは別のダミーワード線との線間の距離d1をワード線6間の距離d2よりも短くすることで、ダミーワード線7と平行にある隣のワード線6あるいは別のダミーワード線との間の寄生容量をワード線6間の寄生容量より大きしてもよい。
【0022】
ワード線6はメモリセル4の配置との関係でワード線間隔が決まるが、ダミーワード線7にはこのような制限が無いので、比較的、容易に配線と配線の間隔を変えることができる。
【0023】
(実施の形態4)
上記第1の実施の形態においては、ダミーワード線の立ち上がりを、ワード線の立ち上がりよりも遅くすることを目的として、ダミーワード線の長さをワード線より長くして、抵抗値を大きしているが、同様な効果を得る為に、図11及び図12に示すように、ダミーワード線7として、ワード線6と同じ又短い長さのものを、コンタクト15を介して、ダミーワード線で用いる層(この場合は導電性ポリシリコンを含む配線層)とは別の配線層14(例えばアルミニウム配線層)を用いて直列に複数本接続することにより、全体としてワード線の長さより長くして、抵抗値を大きくしてもよい。
【0024】
通常、ダミーワード線はワード線と同一の材料(ポリシリコン)により形成されるが、例えば、部分的に金属配線を挟むことにより、より後の製造工程でダミーワード線の遅延を調整することができる。すなわち、図12の金属配線14,14を短絡することにより、ダミーワード線を実質的に短縮でき、通常の半導体製造工程では金属配線工程はポリシリコン工程より後であるので、より製造工程の進んだ段階で本メモリの遅延が調整できる。したがって、製造段階でのプロセスのばらつき等を考慮したアクセスタイムの設定が可能になり、歩留まりの向上等が期待できる。
【0025】
(実施の形態5)
図10に示すように、ダミーワード線7に対して、ダミーワード線検知手段12をダミーワード線駆動手段11とは相対する端部に接続することにより、最も大きな遅延が得られる。
【0026】
図1或いは図11に示すように、メモリセルアレイ3に対して、ダミーワード線検知手段12をダミーワード線駆動手段11と同一の辺に配置し、ダミーワード線を折り返して配線すると、他のレイアウトパターンを変えることなく、並行して配線されたダミーワード線間の任意の場所でダミーワード線を短絡(コンタクト15及び金属配線14により)することができ、ダミーワード線の遅延を容易に設定することができる。
【0027】
【発明の効果】
以上、詳細に説明したように、本発明によれば、半導体装置の微細化が進み、素子サイズの微細化によりメモリトランジスタの駆動電流が小さくなり、よりワード線立ち上がりの検知の精度が要求される場合において、製造バラツキや温度変化等による検知時間の変動を最小限にすることができ、半導体装置の高速化に対して効果があるものである。
【図面の簡単な説明】
【図1】本発明の第1の実施形態のマスクROMのブロック図である。
【図2】従来のマスクROMのブロック図である。
【図3】マスクROMの一部の回路構成例を示す回路図である。
【図4】従来のマスクROMの動作タイミング例を示すタイミング図である。
【図5】従来のマスクROMに用いるダミーワード線検知回路の回路図である。
【図6】従来のダミーワード線を用いた場合のダミーワード線検知回路のシミュレーション結果を示す図である。
【図7】本発明の実施形態に用いるダミーワード線検知回路の回路図である。
【図8】本発明のダミーワード線を用いた場合のダミーワード線検知回路のシミュレーション結果を示す図である。
【図9】本発明に係るマスクROMの動作タイミング例を示すタイミング図である。
【図10】本発明の第3の実施形態のマスクROMのブロック図である。
【図11】本発明の第4の実施形態のマスクROMのブロック図である。
【図12】本発明の第4の実施形態のマスクROMのブロック図である。
【符号の説明】
1 アドレスバッファ
2 アドレスデコーダ
3 メモリセルアレイ
4 メモリセルトランジスタ
5 ビット線(データ線)
6 ワード線(WL)
7 ダミーワード線(DWL)
8 カラムセレクタ
9 センスアンプ
10 タイミングジェネレータ
11 ダミーワード線駆動手段(回路)
12 ダミーワード線検知手段(回路)
13 出力バッファ
14 金属配線
15 コンタクト
Claims (6)
- 互いに平行に配線された複数のデータ線と、該複数のデータ線と直交して配線された複数のワード線と、上記データ線とワード線の交点に配置された複数のメモリ素子とを有し、上記ワード線の立ち上がりを検知することを目的として、上記ワード線ではなく、別途設けられたダミーワード線の立ち上がりを検知するダミーワード線立ち上がり検知手段を備えた半導体記憶装置において、上記ダミーワード線の負荷を上記ワード線より大きくしたことを特徴とする半導体記憶装置。
- 請求項1に記載の半導体記憶装置において、上記ダミーワード線の長さを上記ワード線の長さより長くしたことを特徴とする半導体記憶装置。
- 請求項2に記載の半導体記憶装置において、上記ワード線と同じ長さのもの、又は上記ワード線より短い長さのものを、複数本直列接続することにより、全体として、上記ワード線より長いダミーワード線を構成したことを特徴とする半導体記憶装置。
- 請求項1に記載の半導体記憶装置において、上記ダミーワード線の線幅を上記ワード線の線幅より細くしたことを特徴とする半導体記憶装置。
- 請求項1に記載の半導体記憶装置において、上記ダミーワード線と、該ダミーワード線に隣接するワード線又はダミーワード線との間の距離を、ワード線間の距離よりも短くしたことを特徴とする半導体記憶装置。
- 請求項1乃至5の何れかに記載の半導体記憶装置において、上記ダミーワード線立ち上がり検知手段を、ダミーワード線を駆動するダミーワード線駆動手段と同一側に配置したことを特徴とする半導体記憶装置。
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