JP4483063B2 - キャリア同期方法及び回路、並びに信号処理装置 - Google Patents
キャリア同期方法及び回路、並びに信号処理装置 Download PDFInfo
- Publication number
- JP4483063B2 JP4483063B2 JP2000308304A JP2000308304A JP4483063B2 JP 4483063 B2 JP4483063 B2 JP 4483063B2 JP 2000308304 A JP2000308304 A JP 2000308304A JP 2000308304 A JP2000308304 A JP 2000308304A JP 4483063 B2 JP4483063 B2 JP 4483063B2
- Authority
- JP
- Japan
- Prior art keywords
- carrier
- signal
- synchronization
- carrier synchronization
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、キャリア同期方法及び回路、並びに信号処理装置に関し、特にＢＳ（放送衛星）を介して伝送された信号を受信する受信装置に適用して好ましいキャリア同期方法及び回路、並びに信号処理装置に関するものである。
【０００２】
【従来の技術】
近年において、ビデオ信号及びオーディオ信号等を符号化し、通信衛星（ＣＳ：Communication Satelite）や放送衛星（ＢＳ：Broadcasting Satelite） 等を介して伝送し、受信側においてこれを復調するようにしたシステム、いわゆるディジタル放送システムが開発され普及しつつある。
【０００３】
上記ＢＳやＣＳのディジタル放送システムにおいては、変調方式として、ＢＰＳＫ（Binary Phase Shift Keying） 方式やＱＰＳＫ（Quadrature Phase Shift Keying） 方式が用いられ、さらにＢＳディジタル放送では、ＱＰＳＫ変調方式よりも伝送効率の高いＴＣ８ＰＳＫ（Trellis-Coded ８ Phase Shift Keying） 方式等も用いられるようになっている。すなわち、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。
【０００４】
ここで、ＢＳディジタル放送において伝送するビットストリームとしては、ＣＳ、地上波、ケーブル等の他のメディアとの整合性を図る観点から、ＭＰＥＧ（Moving Picture Image Coding Experts Group） ２で規定された、いわゆるトランスポートストリーム（ＴＳ：Transport Stream）を基本としている。このＴＳは、１バイトの同期バイトを含んだ１８８バイトのパケットで構成されているが、ＣＳディジタル多チャンネル放送、地上波ディジタル放送、ケーブルディジタル放送等では、これに誤り訂正用の１６バイトのパリティを付加したリードソロモン符号（ＲＳ符号）が用いられていることから、ＢＳディジタル放送でも、ＴＳにＲＳ符号化、具体的にはＲＳ（２０４，１８８）符号化を行うようにしている。
【０００５】
図９は、このような現在提案されているＢＳディジタル放送の送信装置の構成例を表している。１８８バイトのＴＳパケットには、ＲＳ（２０４，１８８）符号化により、１６バイトのパリティが付加される。このパケットが４８個集められて１フレームとされる。
【０００６】
各フレームの４８個のパケットの先頭の１バイトの同期バイトは、順次、連続して読み出され、フレーム同期およびＴＭＣＣ発生回路２０１に入力される。フレーム同期およびＴＭＣＣ発生回路２０１は、最初の２つのＴＳパケットの同期バイトをフレーム同期信号にすげ替える。また、フレーム同期およびＴＭＣＣ発生回路２０１は、第３番目以降のＴＳパケットの同期バイトをＴＭＣＣ（Transmission Multiplexing Configuration Control） 信号にすげ替える。このＴＭＣＣ信号には、後述する主信号の変調方式や符号化率などの伝送制御情報が含まれる。これにより、１フレームを構成する４８個のパケットのうちの最初の２つのパケットの２個の同期バイトが、フレーム同期信号にすげ替えられ、第３番目以降のパケットの同期バイトが、ＴＭＣＣ信号にすげ替えられることになる。フレーム同期およびＴＭＣＣ発生回路２０１で発生されたフレーム同期信号とＴＭＣＣ信号は、ＢＰＳＫマッピング回路２０２に入力され、所定の信号点にマッピングされる。
【０００７】
１フレームのうちの最初の２個のＴＳパケットの主信号は、低階層用の画像信号ＬＱとされ、この信号は、この２個のＴＳパケットの範囲内でインタリーブ回路２０３によりインタリーブされ、さらに、畳み込み符号化回路２０４に入力され、１／２の符号化率で畳み込み符号化される。そして畳み込み符号化された信号はパンクチャリング処理されて符号化率３／４とされてＱＰＳＫマッピング回路２０５に供給される。ＱＰＳＫマッピング回路２０５において、ＱＰＳＫ方式で、所定の信号点にマッピングされる。
【０００８】
一方、１フレームを構成する４８個のパケットのうち、残りの４６個のＴＳパケットの主信号は、高階層用の画像信号ＨＱとされ、この信号は、インタリーブ回路２０６に入力され、インタリーブされた後、２／３トレリス符号化回路２０７において符号化され、さらに８ＰＳＫマッピング回路２０８において、信号点にマッピングされる。この２／３トレリス符号化回路２０７において、いわゆるプラグマティックトレリス符号化を行うようにすると、畳み込み符号化回路２０４と２／３トレリス符号化回路２０７は、共通の回路とすることができる。
【０００９】
位相基準バースト発生回路２０９は、受信側での安定したキャリア再生を可能とするために、放送信号の予め定められた位置に挿入するＢＰＳＫ変調信号を発生するものであり、具体的には、主信号の２０３シンボル毎に４シンボルの基準バーストを間欠的に多重するためのものである。
【００１０】
多重化回路２１０は、ＢＰＳＫマッピング回路２０２、ＱＰＳＫマッピング回路２０５、８ＰＳＫマッピング回路２０８、及び位相基準バースト発生回路２０９からの出力を、フレーム単位で多重化し、出力する。従って、多重化回路２１０より出力される各フレームの信号は、最初に、ＢＰＳＫ変調されたフレーム同期信号とＴＭＣＣ信号が配置され、その次に、ＱＰＳＫ変調された低階層用の主信号ＬＱが配置され、最後に８ＰＳＫ変調された高階層用の主信号ＨＱが配置されたフォーマットとなる。また、主信号には所定周期で位相基準バースト発生回路２０９からの基準バーストが間欠的に多重される。
【００１１】
図１０は、ＢＳの伝送信号中のキャリア同期用のＢＰＳＫ変調信号の部分（図中の斜線部）の具体例を示すものであり、フレームの先頭から順に、３２シンボルのＢＰＳＫ変調されたフレーム同期信号、１２８シンボルのＴＭＣＣ信号、３２シンボルのＢＰＳＫ変調されたフレーム同期信号が配置され、これらの１９２シンボルは全てＢＰＳＫ変調信号である。これに続く主信号は、上述したように、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、ＴＣ８ＰＳＫ変調信号のいずれかであるが、主信号の２０３シンボル毎に、位相基準バースト発生回路２０９からの４シンボルのＢＰＳＫ変調信号が配置され、これらの主信号と位相基準信号とが２０７シンボル周期で繰り返される。なお、ＴＭＣＣ信号近傍部分の１９２シンボルは、前フレームの位相基準バースト信号部分の４シンボルから連続して配置されるから、これらの合計１９６シンボルがバースト状のＢＰＳＫ信号部分として現れることになる。
【００１２】
このようなＢＳ信号を受信する受信側では、キャリアの同期を確立し、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、上述したＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号に続いて伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知って、適切な復調、復号動作を行うようにしている。
【００１３】
【発明が解決しようとする課題】
ところで、上述したように、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。このようなＢＳ信号を受信してディジタル信号を復号するためには、キャリア同期回路によるキャリア再生が必要であるが、各変調信号については、ＢＰＳＫ＞ＱＰＳＫ＞ＴＣ８ＰＳＫの変調波の順に安定したキャリア再生が行える。このため、キャリア同期をとる場合には、一般的に上記ＢＰＳＫ変調信号の部分が用いられるが、このＢＰＳＫ変調信号の部分は連続しておらず、間欠的に、いわゆるバースト的に現れることになる。
【００１４】
このようなバースト状に現れるキャリア信号に対して同期をとろうとする場合、あるいは同期をとるため等に周波数を検出しようとする場合には、周波数検出精度が充分に得られず、キャリア同期が不安定になって同期捕捉に時間がかかってしまう問題があった。また、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合等に、同期外れを起こしやすい問題があった。
【００１５】
本発明は、このような実情に鑑みてなされたものであって、バースト状に現れるキャリア信号に対して安定かつ高速にキャリア同期が行えるようなキャリア同期方法及び回路、並びに信号処理装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述のような課題を解決するために、本発明に係るキャリア同期方法及び回路は、キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、上記入力信号のキャリア同期信号部分をゲート手段により取り出して第１の２次ＰＬＬ（位相ロックループ）構成を有する第１のキャリア再生ループ系により同期をとり、この第１のキャリア再生ループ系からの出力を第２の２次ＰＬＬ構成を有する第２のキャリア再生ループ系に供給して同期をとり、上記第１、第２のキャリア再生ループ系の２次ＰＬＬ構成における自然角周波数（固有角周波数）をそれぞれωｎ 、ωｎｃとするとき、ωｎ をωｎｃより高く（ωｎ＞ωｎｃ） 設定する。
【００１７】
また、本発明に係る信号処理装置は、情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、上記キャリア同期手段は、上記入力信号のキャリア同期信号部分をゲート手段により取り出して第１の２次ＰＬＬ（位相ロックループ）構成により同期をとる第１のキャリア再生ループ系と、この第１のキャリア再生ループ系からの出力に対して同期をとる第２の２次ＰＬＬ構成を有する第２のキャリア再生ループ系とを有して成り、上記第１、第２のキャリア再生ループ系の２次ＰＬＬ構成における自然角周波数（固有角周波数）をそれぞれωｎ 、ωｎｃとするとき、ωｎ をωｎｃより高く（ωｎ＞ωｎｃ） 設定する。
【００１８】
これらのキャリア同期方法及び回路、並びに信号処理装置において、上記第１のキャリア再生ループ系は、上記入力信号のキャリア同期部分を取り出すゲート手段と、自然角周波数ωn の２次ＰＬＬ（位相ロックループ）構成とを有し、上記第２のキャリア再生ループ系は、自然角周波数ωnc（ωnc＜ωn） の２次ＰＬＬ構成を有することが挙げられる。
【００１９】
また、上記入力信号は、互いに異なる第１、第２のバースト長のキャリア同期信号部分を有することが挙げられる。
【００２０】
本発明によれば、バースト長及びバースト周期が異なるキャリア同期用バースト信号部分にキャリア同期する場合、キャリア再生用ＰＬＬ（又はコスタスループ等）のキャリア同期のループゲインをバースト長及びバースト周期に対応したゲインに調整した第１のキャリア再生ループ系と、この第１のキャリア再生ループ系の出力を基準入力とする第２のキャリア再生ループ系とを用いて、第２のキャリア再生ループ系を連続（サンプリング）動作することによって、高速で安定したキャリア同期が実現できる。
【００２１】
すなわち、上記第１のキャリア再生ループ系となる第１のＰＬＬの自然角周波数ωn と、上記第２のキャリア再生ループ系となる第２のＰＬＬの自然角周波数ωncとを、ωn＞ωnc とすることにより、第１のＰＬＬは同期外れを起こしにくく、応答スピードを速くすることができ、また、第２のＰＬＬで再生キャリアの位相雑音（位相ジッタ）を軽減した再生キャリアを得ることができる。
【００２２】
【発明の実施の形態】
以下、本発明に係るキャリア同期方法及び回路並びに信号処理装置の好ましい実施の形態について、図面を参照しながら詳細に説明する。
【００２３】
図１は本発明に係るキャリア同期方法及び回路の実施の形態となるキャリア同期回路１０、及びこのキャリア同期回路１０を用いて成る信号処理装置の実施の形態となるＢＳディジタル放送信号の受信装置のフロントエンド部の構成例を示すブロック図である。
【００２４】
この図１において、キャリア同期回路１０は、キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、第１のキャリア再生ループ系であるＰＬＬ（位相ロックループ）回路１１により、上記入力信号のキャリア同期信号部分のみを取り出してこのバースト的な信号部分に従ってキャリア同期をとり、この第１のＰＬＬ回路１１からの出力を第２のキャリア再生ループ系であるＰＬＬ回路１２に供給し、連続的にキャリア同期をとる。第１のＰＬＬ回路１１は、後述するように、入力信号のキャリア同期信号部分のみを取り出すためのゲート手段あるいは切換スイッチと、このゲート手段あるいは切換スイッチからの出力が供給される自然角周波数ωn の２次ＰＬＬ構成とを有している。第２のＰＬＬ回路１２は、自然角周波数ωnc（ωnc＜ωn） の２次ＰＬＬ構成を有している。
【００２５】
図１は、このようなキャリア同期回路１０を用いて、ＢＳ信号を受信する受信装置を構成する場合のいわゆるフロントエンド部を概略的に示している。
【００２６】
この図１において、入力端子２１を介して入力された受信信号は、分離部２２に送られ、同相成分Ｉ信号と直交成分Ｑ信号とに分離される。これは、複素入力信号を実部（リアルパート：Ｉ信号）と虚部（イマジナリパート：Ｑ信号）とに分離することに相当する。これらのＩ信号及びＱ信号は、それぞれナイキストフィルタ（Raised Cosine Filter）２３及び２４に送られた後、合成部２５に送られて、再び複素信号に戻される。フィルタ２３及び２４は、ルートロールオフフィルタであり、入力されたＩ信号及びＱ信号を帯域制限して出力する。合成部２５からの出力信号は乗算部２６に送られ、この乗算部２６は供給された信号を２乗して出力する。乗算部２６からの出力信号は、端子４１を介して上述したキャリア同期回路１０に送られる。また、乗算部２６からの出力信号は、複素乗算器４４を介してデマッピング部２７に送られる。
【００２７】
ここで、図２は、端子４１を介してキャリア同期回路１０に送られる複素信号の虚部（イマジナリパート）を示している。すなわち、端子４１には、乗算部２６での複素乗算によりバースト信号のＢＰＳＫ変調成分を打ち消されたキャリアオフセット信号がモニタされる。
【００２８】
キャリア同期回路１０では、上記ＢＳ信号中のキャリア再生が行われ、再生されたキャリア信号が端子４２を介して複素乗算器４４に送られる。すなわち、端子４１からの受信変調（キャリアオフセット）信号は、キャリア同期回路１０の第１のＰＬＬ回路１１に入力される。この第１のＰＬＬ回路１１には、前記図１０のバースト状のキャリア信号部分（図１０中の斜線部分）を抜き出すためのゲート制御信号あるいは切換制御信号が端子１３を介して入力されており、該キャリア信号部分に対して２次ループ動作による位相推定が間歇的に行われる。第１のＰＬＬ回路１１からの出力は、第２のＰＬＬ回路１２に送られ、第１のＰＬＬ回路１１が推定した周波数を目標に２次ループ動作で連続的に位相推定する。この第２のＰＬＬ回路１２からの出力が端子４２を介して複素乗算器４４に送られ、複素乗算器４４からの出力がデマッピング部２７に送られる。
【００２９】
デマッピング部２７では、上記送信側におけるＢＰＳＫ、ＱＰＳＫ、ＴＣ８ＰＳＫの変調の際にマッピングされた信号点を検出するようなデマッピング処理を行い、その信号点に対応するメトリックを発生して、ビタビ復号部２８に送る。ビタビ復号部２８では、デマッピング部２７からの信号を畳み込み復号処理し、デインターリーブ部２９に送る。デインターリーブ部２９は、上記送信側でのインターリーブに対応するデインターリーブ処理を行い、その出力をリードソロモン復号部３０に送る。リードソロモン復号部３０では、上述したＲＳ（２０４，１８８）符号の復号処理を行う。このリードソロモン復号部３０からの出力信号は、端子３１を介して図示しないＭＰＥＧ復号部に送られる。
【００３０】
受信側では搬送波やクロックの同期を確立した後、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、フレーム同期を確立する。このフレーム同期信号の後には、ＢＰＳＫ変調されたＴＭＣＣが続いているので、フレーム同期が確立すれば、フレーム同期信号の次の信号をＢＰＳＫ信号として受信、復調し、ＴＭＣＣ信号を得ることができる。このＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号の後に引き続き伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知ることができるので、これに基づいて、主信号の受信および内符号の復号を行うことができる。
【００３１】
その後、復調信号中のフレーム同期信号とＴＭＣＣ信号は、元のように、ＴＳ（トランスポートストリーム）の同期信号に置き換えられ、１バイトの同期信号と２０３バイトの主信号とからなるＲＳ（２０４，１８８）符号化されたＴＳに戻され、さらにこのＲＳ符号を復号することにより、送信されたＴＳを得ることができる。
【００３２】
以上説明したような本発明に係る信号処理装置の実施の形態としてのＢＳディジタル放送信号の受信装置によれば、キャリア同期回路１０において、バースト状のキャリア同期信号に対するキャリア同期が高速かつ安定して行え、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合でも同期外れの生じない安定した同期検波が行える。
【００３３】
次に、上記図１の受信装置におけるキャリア同期回路１０の第１のＰＬＬ回路１１の具体的な構成例を図３に示し、第２のＰＬＬ回路１２の具体的な構成例を図４に示す。図３の第１のＰＬＬ回路では、ゲート回路としての切換スイッチ１２１を用いて上記バースト状のキャリア信号部分のみに対して位相推定動作を間歇的に行わせている。図４の第２のＰＬＬ回路では、図３の第１のＰＬＬ回路からの連続出力信号が入力されて連続的な位相推定を行わせている。
【００３４】
先ず、図３の入力端子１０１には、前記図１０と共に説明したようなバースト状のキャリア信号を含むＢＳディジタル放送の受信信号（ＢＳ信号）が入力される。入力端子１０１からの受信信号は、複素乗算器１１１を介し、振幅／位相分離回路１１２で位相成分が分離されて切換スイッチ１２１の被選択端子ａに送られている。この切換スイッチ１２１の切換制御端子１０９には、上述した図１０に示すようなバースト状のキャリア信号の全てのバースト部分（図１０中の斜線部）を選択するための切換制御信号（バーストタイミングパルス信号）が供給されている。
【００３５】
すなわち、図３において、振幅／位相分離回路１１２からの振幅成分は端子１０４を介して終端（ターミネート）され、位相成分は、切換スイッチ１２１の被選択端子ａに送られる。切換スイッチ１２１の被選択端子ｂには、端子１０３からのゼロレベル信号“０”が入力されており、この切換スイッチ１２１は、入力端子１０９からの上記切換制御信号（バーストタイミングパルス信号）により切換制御される。切換スイッチ１２１では、前記図１０の信号中の連続する１９６シンボルのバースト部分、及び２０７シンボル周期で４シンボルのバースト部分の全てを抜き出して次段の回路系に送っている。
【００３６】
切換スイッチ１２１からの信号は、増幅度（ゲイン）がωn 2の増幅器１２２及び増幅度が２ｄpωnの増幅器１２６にそれぞれ送られる。ここで、ωn は、２次のＰＬＬ（Phase Locked Loop） における自然角周波数を、ｄp は、２次のＰＬＬにおけるダンピングファクタをそれぞれ表している。増幅器１２２からの信号は、加算器１２３に送られて、この加算器１２３からの出力を単位遅延素子１２４で遅延した信号と加算される。すなわち、加算器１２３と単位遅延素子１２４とで積分器を構成している。加算器１２３からの出力、及び増幅器１２６からの出力は加算器１２５に送られて加算される。この加算器１２５からの出力信号は、いわゆるＰＬＬ誤差信号として、加算器１３１を介してモジュロ部１３２に送られ、このモジュロ部１３２からの出力が単位遅延素子１３３で遅延されて加算器１３１に送られている。モジュロ部３２は、入力ｕを２πで割った余り（剰余）である rem（ｕ，２π）を出力する。すなわち、モジュロ部１３２は、入力位相を０〜２πの範囲の値に変換して出力している。モジュロ部１３２からの出力は、単位遅延素子１３４を介して、再び複素信号に変換するための変換部１３５に送られ、入力された信号のエクスポネンシャル（exponential） がとられる、すなわち、変換部１３５は、入力位相ｘを単位円上の複素数 exp（ｊｘ）に変換する。変換部１３５からの複素信号は、複素共役（Conjugate） 部１３６に送られて位相が反転され、出力端子１０５より取り出されると共に、上記入力側の複素乗算器１１１に送られることによって、ＰＬＬのループが形成される。なお、加算器１２５からのＰＬＬ誤差信号は、端子１０６を介して取り出されるようになっている。
【００３７】
次に、上記図１の第２のＰＬＬ回路１２の具体例である図４の構成において、入力端子２０１には、上記図３に示す第１のＰＬＬ回路の出力端子１０５からの出力信号が供給されている。この図４の振幅／位相分離回路２１２は、上記図３の振幅／位相分離回路１１２に相当するものであり、この振幅／位相分離回路２１２で分離された位相成分を、上記図３に示すような切換スイッチ１２１を介さずに、上記図３の増幅器１２２及び１２６に対応する増幅器２２２及び２２６にそれぞれ直接送っている。ここで、増幅器２２２の増幅度（ゲイン）をωnc 2 とし、増幅器２２６の増幅度を２ｄpωnc としており、ωncは、この図４に示す２次のＰＬＬ（Phase Locked Loop） における自然角周波数を、ｄp は該２次のＰＬＬにおけるダンピングファクタをそれぞれ表している。この第２のＰＬＬ回路の自然角周波数ωncを、上記図３の第１のＰＬＬ回路の自然角周波数ωn よりも小さく（ωnc＜ωn） することにより、再生キャリアの位相雑音（位相ジッタ）を軽減した再生キャリアを得ることができる。
【００３８】
なお、図４の第２のＰＬＬ回路からの出力を図１の複素乗算器４４に送る際には、複素共役（Conjugate） 部２３６による位相反転をする前の信号、すなわち変換部２３５からの複素信号を、出力端子２０７から取り出して使用するようにし、この出力端子２０７からの出力信号を複素乗算器４４に送ればよい。また、図４の他の構成は、上述した図３と同様であるため、対応する部分に図３の１００番台の参照番号を２００番台に付け替えて、説明を省略する。
【００３９】
ここで、図５は、上記図３に示す第１のＰＬＬ回路の端子１０６からの誤差信号（ＰＬＬエラー）の電圧波形を示しており、前記図１０の斜線部に示すバースト状のキャリア同期用信号部分に対応して、ＴＭＣＣ部分（１９２シンボル）及び前フレームの位相基準バースト部分（４シンボル）の計１９６シンボル区間と、２０７シンボル周期毎の４シンボルの位相基準バースト部分とにおける位相推定誤差が観測できる。また、図６は、図３の第１のＰＬＬ回路の出力端子１０５からの複素信号の虚部（イマジナリパート）を示す波形図である。
【００４０】
次に、図７は、上記図４に示す第２のＰＬＬ回路の端子２０６からの誤差信号（ＰＬＬエラー）の電圧波形を示しており、２２００シンボル区間と位相スリップしながら周波数同期がとられ、その後位相同期がとられていることが観測される。また、図８は、図４の第２のＰＬＬ回路の出力端子２０７からの複素信号の虚部を示す波形図であり、同一周波数で同一位相の再生キャリア信号が得られている。
【００４１】
以上説明したような本発明の実施の形態によれば、バースト長及びバースト周期が異なるキャリア同期用バースト信号部分にキャリア同期する場合、キャリア再生用ＰＬＬ（又はコスタスループ等）のキャリア同期のループゲインをバースト長及びバースト周期に対応したゲインに調整した第１のＰＬＬ回路１１と、この第１のＰＬＬ回路１１の出力を基準入力とする第２のＰＬＬ回路１２を用いて、第２のＰＬＬ回路１２を連続（サンプリング）動作することによって、高速で安定したキャリア同期が行える。
【００４２】
すなわち、第１のＰＬＬ回路１１の自然角周波数ωn と、第２のＰＬＬ回路１２の自然角周波数ωncとを、ωn＞ωnc とすることにより、第１のＰＬＬ回路１１は同期外れを起こしにくく、応答スピードを速くすることができ、また、第２のＰＬＬ回路１２で再生キャリアの位相雑音（位相ジッタ）を軽減した再生キャリアを得ることができる。
【００４３】
なお、本発明は上述した実施の形態のみに限定されるものではなく、例えば上述した実施の形態ではＰＬＬループを例示したが、この他コスタスループ等の種々のキャリア再生ループを用いることができる。また、バースト状キャリア同期信号のバースト長及びバースト周期は、上記実施の形態の具体例に限定されないことは勿論である。
【００４４】
【発明の効果】
本発明に係るキャリア同期方法及び回路によれば、キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、上記入力信号のキャリア同期信号部分を取り出して第１のキャリア再生ループ系により同期をとり、この第１のキャリア再生ループ系からの出力を第２のキャリア再生ループ系に供給して同期をとることにより、バースト状のキャリア同期信号に対するキャリア同期が高速かつ安定して行える。
【００４５】
また、このようなキャリア同期手段を有するディジタル放送受信装置等の信号処理装置によれば、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合でも同期外れの生じない安定した同期検波が行える。
【図面の簡単な説明】
【図１】本発明の実施の形態となるキャリア同期回路を含む信号処理装置としての受信装置のフロントエンド部の構成の一例を示すブロック図である。
【図２】図１の端子４１からキャリア同期回路１０に送られる複素信号の虚部（イマジナリパート）を示す波形図である。
【図３】本発明の実施の形態となるキャリア同期回路に用いられる第１のＰＬＬ回路の具体例の構成を示すブロック図である。
【図４】本発明の実施の形態となるキャリア同期回路に用いられる第２のＰＬＬ回路の具体例の構成を示すブロック図である。
【図５】第１のＰＬＬ回路のＰＬＬ誤差電圧を示す波形図である。
【図６】第１のＰＬＬ回路からの出力信号の虚部（イマジナリパート）を示す波形図である。
【図７】第２のＰＬＬ回路のＰＬＬ誤差電圧を示す波形図である。
【図８】第２のＰＬＬ回路からの出力信号の虚部（イマジナリパート）を示す波形図である。
【図９】ＢＳディジタル放送の送信装置の一例を示す図である。
【図１０】ＢＳディジタル放送信号中のキャリア同期用のＢＰＳＫ変調信号の部分の一例を示す図である。
【符号の説明】
１０ キャリア同期回路、 １１ 第１のＰＬＬ回路、 １２ 第２のＰＬＬ回路、 ２７ デマッピング部、 ２８ ビタビ復号部、 ２９ デインターリーブ部、 ３０ リードソロモン復号部、 １１１，２１１ 複素乗算器、 １１２，２１２ 振幅／位相分離回路、 １２１ 切換スイッチ、 １２２，１２６，２２２，２２６ 増幅器
【発明の属する技術分野】
本発明は、キャリア同期方法及び回路、並びに信号処理装置に関し、特にＢＳ（放送衛星）を介して伝送された信号を受信する受信装置に適用して好ましいキャリア同期方法及び回路、並びに信号処理装置に関するものである。
【０００２】
【従来の技術】
近年において、ビデオ信号及びオーディオ信号等を符号化し、通信衛星（ＣＳ：Communication Satelite）や放送衛星（ＢＳ：Broadcasting Satelite） 等を介して伝送し、受信側においてこれを復調するようにしたシステム、いわゆるディジタル放送システムが開発され普及しつつある。
【０００３】
上記ＢＳやＣＳのディジタル放送システムにおいては、変調方式として、ＢＰＳＫ（Binary Phase Shift Keying） 方式やＱＰＳＫ（Quadrature Phase Shift Keying） 方式が用いられ、さらにＢＳディジタル放送では、ＱＰＳＫ変調方式よりも伝送効率の高いＴＣ８ＰＳＫ（Trellis-Coded ８ Phase Shift Keying） 方式等も用いられるようになっている。すなわち、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。
【０００４】
ここで、ＢＳディジタル放送において伝送するビットストリームとしては、ＣＳ、地上波、ケーブル等の他のメディアとの整合性を図る観点から、ＭＰＥＧ（Moving Picture Image Coding Experts Group） ２で規定された、いわゆるトランスポートストリーム（ＴＳ：Transport Stream）を基本としている。このＴＳは、１バイトの同期バイトを含んだ１８８バイトのパケットで構成されているが、ＣＳディジタル多チャンネル放送、地上波ディジタル放送、ケーブルディジタル放送等では、これに誤り訂正用の１６バイトのパリティを付加したリードソロモン符号（ＲＳ符号）が用いられていることから、ＢＳディジタル放送でも、ＴＳにＲＳ符号化、具体的にはＲＳ（２０４，１８８）符号化を行うようにしている。
【０００５】
図９は、このような現在提案されているＢＳディジタル放送の送信装置の構成例を表している。１８８バイトのＴＳパケットには、ＲＳ（２０４，１８８）符号化により、１６バイトのパリティが付加される。このパケットが４８個集められて１フレームとされる。
【０００６】
各フレームの４８個のパケットの先頭の１バイトの同期バイトは、順次、連続して読み出され、フレーム同期およびＴＭＣＣ発生回路２０１に入力される。フレーム同期およびＴＭＣＣ発生回路２０１は、最初の２つのＴＳパケットの同期バイトをフレーム同期信号にすげ替える。また、フレーム同期およびＴＭＣＣ発生回路２０１は、第３番目以降のＴＳパケットの同期バイトをＴＭＣＣ（Transmission Multiplexing Configuration Control） 信号にすげ替える。このＴＭＣＣ信号には、後述する主信号の変調方式や符号化率などの伝送制御情報が含まれる。これにより、１フレームを構成する４８個のパケットのうちの最初の２つのパケットの２個の同期バイトが、フレーム同期信号にすげ替えられ、第３番目以降のパケットの同期バイトが、ＴＭＣＣ信号にすげ替えられることになる。フレーム同期およびＴＭＣＣ発生回路２０１で発生されたフレーム同期信号とＴＭＣＣ信号は、ＢＰＳＫマッピング回路２０２に入力され、所定の信号点にマッピングされる。
【０００７】
１フレームのうちの最初の２個のＴＳパケットの主信号は、低階層用の画像信号ＬＱとされ、この信号は、この２個のＴＳパケットの範囲内でインタリーブ回路２０３によりインタリーブされ、さらに、畳み込み符号化回路２０４に入力され、１／２の符号化率で畳み込み符号化される。そして畳み込み符号化された信号はパンクチャリング処理されて符号化率３／４とされてＱＰＳＫマッピング回路２０５に供給される。ＱＰＳＫマッピング回路２０５において、ＱＰＳＫ方式で、所定の信号点にマッピングされる。
【０００８】
一方、１フレームを構成する４８個のパケットのうち、残りの４６個のＴＳパケットの主信号は、高階層用の画像信号ＨＱとされ、この信号は、インタリーブ回路２０６に入力され、インタリーブされた後、２／３トレリス符号化回路２０７において符号化され、さらに８ＰＳＫマッピング回路２０８において、信号点にマッピングされる。この２／３トレリス符号化回路２０７において、いわゆるプラグマティックトレリス符号化を行うようにすると、畳み込み符号化回路２０４と２／３トレリス符号化回路２０７は、共通の回路とすることができる。
【０００９】
位相基準バースト発生回路２０９は、受信側での安定したキャリア再生を可能とするために、放送信号の予め定められた位置に挿入するＢＰＳＫ変調信号を発生するものであり、具体的には、主信号の２０３シンボル毎に４シンボルの基準バーストを間欠的に多重するためのものである。
【００１０】
多重化回路２１０は、ＢＰＳＫマッピング回路２０２、ＱＰＳＫマッピング回路２０５、８ＰＳＫマッピング回路２０８、及び位相基準バースト発生回路２０９からの出力を、フレーム単位で多重化し、出力する。従って、多重化回路２１０より出力される各フレームの信号は、最初に、ＢＰＳＫ変調されたフレーム同期信号とＴＭＣＣ信号が配置され、その次に、ＱＰＳＫ変調された低階層用の主信号ＬＱが配置され、最後に８ＰＳＫ変調された高階層用の主信号ＨＱが配置されたフォーマットとなる。また、主信号には所定周期で位相基準バースト発生回路２０９からの基準バーストが間欠的に多重される。
【００１１】
図１０は、ＢＳの伝送信号中のキャリア同期用のＢＰＳＫ変調信号の部分（図中の斜線部）の具体例を示すものであり、フレームの先頭から順に、３２シンボルのＢＰＳＫ変調されたフレーム同期信号、１２８シンボルのＴＭＣＣ信号、３２シンボルのＢＰＳＫ変調されたフレーム同期信号が配置され、これらの１９２シンボルは全てＢＰＳＫ変調信号である。これに続く主信号は、上述したように、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、ＴＣ８ＰＳＫ変調信号のいずれかであるが、主信号の２０３シンボル毎に、位相基準バースト発生回路２０９からの４シンボルのＢＰＳＫ変調信号が配置され、これらの主信号と位相基準信号とが２０７シンボル周期で繰り返される。なお、ＴＭＣＣ信号近傍部分の１９２シンボルは、前フレームの位相基準バースト信号部分の４シンボルから連続して配置されるから、これらの合計１９６シンボルがバースト状のＢＰＳＫ信号部分として現れることになる。
【００１２】
このようなＢＳ信号を受信する受信側では、キャリアの同期を確立し、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、上述したＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号に続いて伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知って、適切な復調、復号動作を行うようにしている。
【００１３】
【発明が解決しようとする課題】
ところで、上述したように、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。このようなＢＳ信号を受信してディジタル信号を復号するためには、キャリア同期回路によるキャリア再生が必要であるが、各変調信号については、ＢＰＳＫ＞ＱＰＳＫ＞ＴＣ８ＰＳＫの変調波の順に安定したキャリア再生が行える。このため、キャリア同期をとる場合には、一般的に上記ＢＰＳＫ変調信号の部分が用いられるが、このＢＰＳＫ変調信号の部分は連続しておらず、間欠的に、いわゆるバースト的に現れることになる。
【００１４】
このようなバースト状に現れるキャリア信号に対して同期をとろうとする場合、あるいは同期をとるため等に周波数を検出しようとする場合には、周波数検出精度が充分に得られず、キャリア同期が不安定になって同期捕捉に時間がかかってしまう問題があった。また、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合等に、同期外れを起こしやすい問題があった。
【００１５】
本発明は、このような実情に鑑みてなされたものであって、バースト状に現れるキャリア信号に対して安定かつ高速にキャリア同期が行えるようなキャリア同期方法及び回路、並びに信号処理装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述のような課題を解決するために、本発明に係るキャリア同期方法及び回路は、キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、上記入力信号のキャリア同期信号部分をゲート手段により取り出して第１の２次ＰＬＬ（位相ロックループ）構成を有する第１のキャリア再生ループ系により同期をとり、この第１のキャリア再生ループ系からの出力を第２の２次ＰＬＬ構成を有する第２のキャリア再生ループ系に供給して同期をとり、上記第１、第２のキャリア再生ループ系の２次ＰＬＬ構成における自然角周波数（固有角周波数）をそれぞれωｎ 、ωｎｃとするとき、ωｎ をωｎｃより高く（ωｎ＞ωｎｃ） 設定する。
【００１７】
また、本発明に係る信号処理装置は、情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、上記キャリア同期手段は、上記入力信号のキャリア同期信号部分をゲート手段により取り出して第１の２次ＰＬＬ（位相ロックループ）構成により同期をとる第１のキャリア再生ループ系と、この第１のキャリア再生ループ系からの出力に対して同期をとる第２の２次ＰＬＬ構成を有する第２のキャリア再生ループ系とを有して成り、上記第１、第２のキャリア再生ループ系の２次ＰＬＬ構成における自然角周波数（固有角周波数）をそれぞれωｎ 、ωｎｃとするとき、ωｎ をωｎｃより高く（ωｎ＞ωｎｃ） 設定する。
【００１８】
これらのキャリア同期方法及び回路、並びに信号処理装置において、上記第１のキャリア再生ループ系は、上記入力信号のキャリア同期部分を取り出すゲート手段と、自然角周波数ωn の２次ＰＬＬ（位相ロックループ）構成とを有し、上記第２のキャリア再生ループ系は、自然角周波数ωnc（ωnc＜ωn） の２次ＰＬＬ構成を有することが挙げられる。
【００１９】
また、上記入力信号は、互いに異なる第１、第２のバースト長のキャリア同期信号部分を有することが挙げられる。
【００２０】
本発明によれば、バースト長及びバースト周期が異なるキャリア同期用バースト信号部分にキャリア同期する場合、キャリア再生用ＰＬＬ（又はコスタスループ等）のキャリア同期のループゲインをバースト長及びバースト周期に対応したゲインに調整した第１のキャリア再生ループ系と、この第１のキャリア再生ループ系の出力を基準入力とする第２のキャリア再生ループ系とを用いて、第２のキャリア再生ループ系を連続（サンプリング）動作することによって、高速で安定したキャリア同期が実現できる。
【００２１】
すなわち、上記第１のキャリア再生ループ系となる第１のＰＬＬの自然角周波数ωn と、上記第２のキャリア再生ループ系となる第２のＰＬＬの自然角周波数ωncとを、ωn＞ωnc とすることにより、第１のＰＬＬは同期外れを起こしにくく、応答スピードを速くすることができ、また、第２のＰＬＬで再生キャリアの位相雑音（位相ジッタ）を軽減した再生キャリアを得ることができる。
【００２２】
【発明の実施の形態】
以下、本発明に係るキャリア同期方法及び回路並びに信号処理装置の好ましい実施の形態について、図面を参照しながら詳細に説明する。
【００２３】
図１は本発明に係るキャリア同期方法及び回路の実施の形態となるキャリア同期回路１０、及びこのキャリア同期回路１０を用いて成る信号処理装置の実施の形態となるＢＳディジタル放送信号の受信装置のフロントエンド部の構成例を示すブロック図である。
【００２４】
この図１において、キャリア同期回路１０は、キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、第１のキャリア再生ループ系であるＰＬＬ（位相ロックループ）回路１１により、上記入力信号のキャリア同期信号部分のみを取り出してこのバースト的な信号部分に従ってキャリア同期をとり、この第１のＰＬＬ回路１１からの出力を第２のキャリア再生ループ系であるＰＬＬ回路１２に供給し、連続的にキャリア同期をとる。第１のＰＬＬ回路１１は、後述するように、入力信号のキャリア同期信号部分のみを取り出すためのゲート手段あるいは切換スイッチと、このゲート手段あるいは切換スイッチからの出力が供給される自然角周波数ωn の２次ＰＬＬ構成とを有している。第２のＰＬＬ回路１２は、自然角周波数ωnc（ωnc＜ωn） の２次ＰＬＬ構成を有している。
【００２５】
図１は、このようなキャリア同期回路１０を用いて、ＢＳ信号を受信する受信装置を構成する場合のいわゆるフロントエンド部を概略的に示している。
【００２６】
この図１において、入力端子２１を介して入力された受信信号は、分離部２２に送られ、同相成分Ｉ信号と直交成分Ｑ信号とに分離される。これは、複素入力信号を実部（リアルパート：Ｉ信号）と虚部（イマジナリパート：Ｑ信号）とに分離することに相当する。これらのＩ信号及びＱ信号は、それぞれナイキストフィルタ（Raised Cosine Filter）２３及び２４に送られた後、合成部２５に送られて、再び複素信号に戻される。フィルタ２３及び２４は、ルートロールオフフィルタであり、入力されたＩ信号及びＱ信号を帯域制限して出力する。合成部２５からの出力信号は乗算部２６に送られ、この乗算部２６は供給された信号を２乗して出力する。乗算部２６からの出力信号は、端子４１を介して上述したキャリア同期回路１０に送られる。また、乗算部２６からの出力信号は、複素乗算器４４を介してデマッピング部２７に送られる。
【００２７】
ここで、図２は、端子４１を介してキャリア同期回路１０に送られる複素信号の虚部（イマジナリパート）を示している。すなわち、端子４１には、乗算部２６での複素乗算によりバースト信号のＢＰＳＫ変調成分を打ち消されたキャリアオフセット信号がモニタされる。
【００２８】
キャリア同期回路１０では、上記ＢＳ信号中のキャリア再生が行われ、再生されたキャリア信号が端子４２を介して複素乗算器４４に送られる。すなわち、端子４１からの受信変調（キャリアオフセット）信号は、キャリア同期回路１０の第１のＰＬＬ回路１１に入力される。この第１のＰＬＬ回路１１には、前記図１０のバースト状のキャリア信号部分（図１０中の斜線部分）を抜き出すためのゲート制御信号あるいは切換制御信号が端子１３を介して入力されており、該キャリア信号部分に対して２次ループ動作による位相推定が間歇的に行われる。第１のＰＬＬ回路１１からの出力は、第２のＰＬＬ回路１２に送られ、第１のＰＬＬ回路１１が推定した周波数を目標に２次ループ動作で連続的に位相推定する。この第２のＰＬＬ回路１２からの出力が端子４２を介して複素乗算器４４に送られ、複素乗算器４４からの出力がデマッピング部２７に送られる。
【００２９】
デマッピング部２７では、上記送信側におけるＢＰＳＫ、ＱＰＳＫ、ＴＣ８ＰＳＫの変調の際にマッピングされた信号点を検出するようなデマッピング処理を行い、その信号点に対応するメトリックを発生して、ビタビ復号部２８に送る。ビタビ復号部２８では、デマッピング部２７からの信号を畳み込み復号処理し、デインターリーブ部２９に送る。デインターリーブ部２９は、上記送信側でのインターリーブに対応するデインターリーブ処理を行い、その出力をリードソロモン復号部３０に送る。リードソロモン復号部３０では、上述したＲＳ（２０４，１８８）符号の復号処理を行う。このリードソロモン復号部３０からの出力信号は、端子３１を介して図示しないＭＰＥＧ復号部に送られる。
【００３０】
受信側では搬送波やクロックの同期を確立した後、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、フレーム同期を確立する。このフレーム同期信号の後には、ＢＰＳＫ変調されたＴＭＣＣが続いているので、フレーム同期が確立すれば、フレーム同期信号の次の信号をＢＰＳＫ信号として受信、復調し、ＴＭＣＣ信号を得ることができる。このＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号の後に引き続き伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知ることができるので、これに基づいて、主信号の受信および内符号の復号を行うことができる。
【００３１】
その後、復調信号中のフレーム同期信号とＴＭＣＣ信号は、元のように、ＴＳ（トランスポートストリーム）の同期信号に置き換えられ、１バイトの同期信号と２０３バイトの主信号とからなるＲＳ（２０４，１８８）符号化されたＴＳに戻され、さらにこのＲＳ符号を復号することにより、送信されたＴＳを得ることができる。
【００３２】
以上説明したような本発明に係る信号処理装置の実施の形態としてのＢＳディジタル放送信号の受信装置によれば、キャリア同期回路１０において、バースト状のキャリア同期信号に対するキャリア同期が高速かつ安定して行え、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合でも同期外れの生じない安定した同期検波が行える。
【００３３】
次に、上記図１の受信装置におけるキャリア同期回路１０の第１のＰＬＬ回路１１の具体的な構成例を図３に示し、第２のＰＬＬ回路１２の具体的な構成例を図４に示す。図３の第１のＰＬＬ回路では、ゲート回路としての切換スイッチ１２１を用いて上記バースト状のキャリア信号部分のみに対して位相推定動作を間歇的に行わせている。図４の第２のＰＬＬ回路では、図３の第１のＰＬＬ回路からの連続出力信号が入力されて連続的な位相推定を行わせている。
【００３４】
先ず、図３の入力端子１０１には、前記図１０と共に説明したようなバースト状のキャリア信号を含むＢＳディジタル放送の受信信号（ＢＳ信号）が入力される。入力端子１０１からの受信信号は、複素乗算器１１１を介し、振幅／位相分離回路１１２で位相成分が分離されて切換スイッチ１２１の被選択端子ａに送られている。この切換スイッチ１２１の切換制御端子１０９には、上述した図１０に示すようなバースト状のキャリア信号の全てのバースト部分（図１０中の斜線部）を選択するための切換制御信号（バーストタイミングパルス信号）が供給されている。
【００３５】
すなわち、図３において、振幅／位相分離回路１１２からの振幅成分は端子１０４を介して終端（ターミネート）され、位相成分は、切換スイッチ１２１の被選択端子ａに送られる。切換スイッチ１２１の被選択端子ｂには、端子１０３からのゼロレベル信号“０”が入力されており、この切換スイッチ１２１は、入力端子１０９からの上記切換制御信号（バーストタイミングパルス信号）により切換制御される。切換スイッチ１２１では、前記図１０の信号中の連続する１９６シンボルのバースト部分、及び２０７シンボル周期で４シンボルのバースト部分の全てを抜き出して次段の回路系に送っている。
【００３６】
切換スイッチ１２１からの信号は、増幅度（ゲイン）がωn 2の増幅器１２２及び増幅度が２ｄpωnの増幅器１２６にそれぞれ送られる。ここで、ωn は、２次のＰＬＬ（Phase Locked Loop） における自然角周波数を、ｄp は、２次のＰＬＬにおけるダンピングファクタをそれぞれ表している。増幅器１２２からの信号は、加算器１２３に送られて、この加算器１２３からの出力を単位遅延素子１２４で遅延した信号と加算される。すなわち、加算器１２３と単位遅延素子１２４とで積分器を構成している。加算器１２３からの出力、及び増幅器１２６からの出力は加算器１２５に送られて加算される。この加算器１２５からの出力信号は、いわゆるＰＬＬ誤差信号として、加算器１３１を介してモジュロ部１３２に送られ、このモジュロ部１３２からの出力が単位遅延素子１３３で遅延されて加算器１３１に送られている。モジュロ部３２は、入力ｕを２πで割った余り（剰余）である rem（ｕ，２π）を出力する。すなわち、モジュロ部１３２は、入力位相を０〜２πの範囲の値に変換して出力している。モジュロ部１３２からの出力は、単位遅延素子１３４を介して、再び複素信号に変換するための変換部１３５に送られ、入力された信号のエクスポネンシャル（exponential） がとられる、すなわち、変換部１３５は、入力位相ｘを単位円上の複素数 exp（ｊｘ）に変換する。変換部１３５からの複素信号は、複素共役（Conjugate） 部１３６に送られて位相が反転され、出力端子１０５より取り出されると共に、上記入力側の複素乗算器１１１に送られることによって、ＰＬＬのループが形成される。なお、加算器１２５からのＰＬＬ誤差信号は、端子１０６を介して取り出されるようになっている。
【００３７】
次に、上記図１の第２のＰＬＬ回路１２の具体例である図４の構成において、入力端子２０１には、上記図３に示す第１のＰＬＬ回路の出力端子１０５からの出力信号が供給されている。この図４の振幅／位相分離回路２１２は、上記図３の振幅／位相分離回路１１２に相当するものであり、この振幅／位相分離回路２１２で分離された位相成分を、上記図３に示すような切換スイッチ１２１を介さずに、上記図３の増幅器１２２及び１２６に対応する増幅器２２２及び２２６にそれぞれ直接送っている。ここで、増幅器２２２の増幅度（ゲイン）をωnc 2 とし、増幅器２２６の増幅度を２ｄpωnc としており、ωncは、この図４に示す２次のＰＬＬ（Phase Locked Loop） における自然角周波数を、ｄp は該２次のＰＬＬにおけるダンピングファクタをそれぞれ表している。この第２のＰＬＬ回路の自然角周波数ωncを、上記図３の第１のＰＬＬ回路の自然角周波数ωn よりも小さく（ωnc＜ωn） することにより、再生キャリアの位相雑音（位相ジッタ）を軽減した再生キャリアを得ることができる。
【００３８】
なお、図４の第２のＰＬＬ回路からの出力を図１の複素乗算器４４に送る際には、複素共役（Conjugate） 部２３６による位相反転をする前の信号、すなわち変換部２３５からの複素信号を、出力端子２０７から取り出して使用するようにし、この出力端子２０７からの出力信号を複素乗算器４４に送ればよい。また、図４の他の構成は、上述した図３と同様であるため、対応する部分に図３の１００番台の参照番号を２００番台に付け替えて、説明を省略する。
【００３９】
ここで、図５は、上記図３に示す第１のＰＬＬ回路の端子１０６からの誤差信号（ＰＬＬエラー）の電圧波形を示しており、前記図１０の斜線部に示すバースト状のキャリア同期用信号部分に対応して、ＴＭＣＣ部分（１９２シンボル）及び前フレームの位相基準バースト部分（４シンボル）の計１９６シンボル区間と、２０７シンボル周期毎の４シンボルの位相基準バースト部分とにおける位相推定誤差が観測できる。また、図６は、図３の第１のＰＬＬ回路の出力端子１０５からの複素信号の虚部（イマジナリパート）を示す波形図である。
【００４０】
次に、図７は、上記図４に示す第２のＰＬＬ回路の端子２０６からの誤差信号（ＰＬＬエラー）の電圧波形を示しており、２２００シンボル区間と位相スリップしながら周波数同期がとられ、その後位相同期がとられていることが観測される。また、図８は、図４の第２のＰＬＬ回路の出力端子２０７からの複素信号の虚部を示す波形図であり、同一周波数で同一位相の再生キャリア信号が得られている。
【００４１】
以上説明したような本発明の実施の形態によれば、バースト長及びバースト周期が異なるキャリア同期用バースト信号部分にキャリア同期する場合、キャリア再生用ＰＬＬ（又はコスタスループ等）のキャリア同期のループゲインをバースト長及びバースト周期に対応したゲインに調整した第１のＰＬＬ回路１１と、この第１のＰＬＬ回路１１の出力を基準入力とする第２のＰＬＬ回路１２を用いて、第２のＰＬＬ回路１２を連続（サンプリング）動作することによって、高速で安定したキャリア同期が行える。
【００４２】
すなわち、第１のＰＬＬ回路１１の自然角周波数ωn と、第２のＰＬＬ回路１２の自然角周波数ωncとを、ωn＞ωnc とすることにより、第１のＰＬＬ回路１１は同期外れを起こしにくく、応答スピードを速くすることができ、また、第２のＰＬＬ回路１２で再生キャリアの位相雑音（位相ジッタ）を軽減した再生キャリアを得ることができる。
【００４３】
なお、本発明は上述した実施の形態のみに限定されるものではなく、例えば上述した実施の形態ではＰＬＬループを例示したが、この他コスタスループ等の種々のキャリア再生ループを用いることができる。また、バースト状キャリア同期信号のバースト長及びバースト周期は、上記実施の形態の具体例に限定されないことは勿論である。
【００４４】
【発明の効果】
本発明に係るキャリア同期方法及び回路によれば、キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、上記入力信号のキャリア同期信号部分を取り出して第１のキャリア再生ループ系により同期をとり、この第１のキャリア再生ループ系からの出力を第２のキャリア再生ループ系に供給して同期をとることにより、バースト状のキャリア同期信号に対するキャリア同期が高速かつ安定して行える。
【００４５】
また、このようなキャリア同期手段を有するディジタル放送受信装置等の信号処理装置によれば、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合でも同期外れの生じない安定した同期検波が行える。
【図面の簡単な説明】
【図１】本発明の実施の形態となるキャリア同期回路を含む信号処理装置としての受信装置のフロントエンド部の構成の一例を示すブロック図である。
【図２】図１の端子４１からキャリア同期回路１０に送られる複素信号の虚部（イマジナリパート）を示す波形図である。
【図３】本発明の実施の形態となるキャリア同期回路に用いられる第１のＰＬＬ回路の具体例の構成を示すブロック図である。
【図４】本発明の実施の形態となるキャリア同期回路に用いられる第２のＰＬＬ回路の具体例の構成を示すブロック図である。
【図５】第１のＰＬＬ回路のＰＬＬ誤差電圧を示す波形図である。
【図６】第１のＰＬＬ回路からの出力信号の虚部（イマジナリパート）を示す波形図である。
【図７】第２のＰＬＬ回路のＰＬＬ誤差電圧を示す波形図である。
【図８】第２のＰＬＬ回路からの出力信号の虚部（イマジナリパート）を示す波形図である。
【図９】ＢＳディジタル放送の送信装置の一例を示す図である。
【図１０】ＢＳディジタル放送信号中のキャリア同期用のＢＰＳＫ変調信号の部分の一例を示す図である。
【符号の説明】
１０ キャリア同期回路、 １１ 第１のＰＬＬ回路、 １２ 第２のＰＬＬ回路、 ２７ デマッピング部、 ２８ ビタビ復号部、 ２９ デインターリーブ部、 ３０ リードソロモン復号部、 １１１，２１１ 複素乗算器、 １１２，２１２ 振幅／位相分離回路、 １２１ 切換スイッチ、 １２２，１２６，２２２，２２６ 増幅器
Claims (6)
- キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、
上記入力信号のキャリア同期信号部分をゲート手段により取り出して第１の２次ＰＬＬ（位相ロックループ）構成を有する第１のキャリア再生ループ系により同期をとり、
この第１のキャリア再生ループ系からの出力を第２の２次ＰＬＬ構成を有する第２のキャリア再生ループ系に供給して同期をとり、
上記第１、第２のキャリア再生ループ系の２次ＰＬＬ構成における自然角周波数（固有角周波数）をそれぞれωｎ 、ωｎｃとするとき、ωｎ をωｎｃより高く（ωｎ＞ωｎｃ） 設定する
キャリア同期方法。 - 上記入力信号は、互いに異なる第１、第２のバースト長のキャリア同期信号部分を有する請求項１記載のキャリア同期方法。
- キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給されるキャリア同期回路であって、
上記入力信号のキャリア同期信号部分をゲート手段により取り出して第１の２次ＰＬＬ（位相ロックループ）構成により同期をとる第１のキャリア再生ループ系と、
この第１のキャリア再生ループ系からの出力に対して同期をとる第２の２次ＰＬＬ構成を有する第２のキャリア再生ループ系とを有し、
上記第１、第２のキャリア再生ループ系の２次ＰＬＬ構成における自然角周波数（固有角周波数）をそれぞれωｎ 、ωｎｃとするとき、ωｎ をωｎｃより高く（ωｎ＞ωｎｃ） 設定する
キャリア同期回路。 - 上記入力信号は、互いに異なる第１、第２のバースト長のキャリア同期信号部分を有する請求項３記載のキャリア同期回路。
- 情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、
上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、
上記キャリア同期手段は、
上記入力信号のキャリア同期信号部分をゲート手段により取り出して第１の２次ＰＬＬ（位相ロックループ）構成により同期をとる第１のキャリア再生ループ系と、
この第１のキャリア再生ループ系からの出力に対して同期をとる第２の２次ＰＬＬ構成を有する第２のキャリア再生ループ系とを有して成り、
上記第１、第２のキャリア再生ループ系の２次ＰＬＬ構成における自然角周波数（固有角周波数）をそれぞれωｎ 、ωｎｃとするとき、ωｎ をωｎｃより高く（ωｎ＞ωｎｃ） 設定する
信号処理装置。 - 上記入力信号は、互いに異なる第１、第２のバースト長のキャリア同期信号部分を有する請求項５記載の信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000308304A JP4483063B2 (ja) | 2000-10-06 | 2000-10-06 | キャリア同期方法及び回路、並びに信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000308304A JP4483063B2 (ja) | 2000-10-06 | 2000-10-06 | キャリア同期方法及び回路、並びに信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002118612A JP2002118612A (ja) | 2002-04-19 |
| JP4483063B2 true JP4483063B2 (ja) | 2010-06-16 |
Family
ID=18788637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000308304A Expired - Fee Related JP4483063B2 (ja) | 2000-10-06 | 2000-10-06 | キャリア同期方法及び回路、並びに信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4483063B2 (ja) |
-
2000
- 2000-10-06 JP JP2000308304A patent/JP4483063B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002118612A (ja) | 2002-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09130444A (ja) | 信号処理装置 | |
| JPH09130362A (ja) | 受信装置および受信方法 | |
| JP4122525B2 (ja) | デジタルデータ伝送装置および方法、デジタルデータ復調装置および方法、並びに伝送媒体 | |
| JP5020578B2 (ja) | 階層的変調信号の独立的ストリーム抽出及び軟判定装置並びにその方法 | |
| JP4483063B2 (ja) | キャリア同期方法及び回路、並びに信号処理装置 | |
| JP4378851B2 (ja) | キャリア同期方法及び回路、並びに信号処理装置 | |
| JP4067012B2 (ja) | デジタル放送信号送信装置及び送信方法 | |
| JP4310906B2 (ja) | 周波数検出方法及び回路、並びに信号処理装置 | |
| JP4285038B2 (ja) | Ｏｆｄｍ復調装置 | |
| JP4438187B2 (ja) | キャリア同期方法及び回路、並びに信号処理装置 | |
| US6810097B1 (en) | Carrier reproduction circuit, receiver, loop filter circuit, and oscillator circuit | |
| JP4386103B2 (ja) | デジタル放送信号送信装置及び受信方法 | |
| JP3849896B2 (ja) | 受信装置および受信方法、並びに伝送媒体 | |
| JP3782246B2 (ja) | Ｂｓｔ−ｏｆｄｍ信号生成・分配装置 | |
| JP5133818B2 (ja) | 信号再生装置 | |
| JP3392776B2 (ja) | デジタル放送受信機 | |
| JP2002101142A (ja) | デジタル放送復調装置 | |
| JP4396736B2 (ja) | デジタル放送信号送信装置及び受信方法 | |
| JP4396735B2 (ja) | デジタル放送信号送信装置及び受信方法 | |
| JP4380736B2 (ja) | デジタル放送信号受信装置及び受信方法 | |
| JP2005064741A (ja) | 伝送データ再生装置及び方法 | |
| JP3960343B2 (ja) | デジタル放送信号受信装置及び方法 | |
| JP4067013B2 (ja) | デジタル放送信号送信装置及び送信方法 | |
| JPH11317780A (ja) | 受信機の復調装置 | |
| JP4066108B2 (ja) | 情報処理装置および方法、並びに提供媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090914 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100105 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100302 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100315 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |