JP4378851B2 - キャリア同期方法及び回路、並びに信号処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、キャリア同期方法及び回路、並びに信号処理装置に関し、特にＢＳ（放送衛星）を介して伝送された信号を受信する受信装置におけるキャリア同期方法及び回路、並びに信号処理装置に関するものである。
【０００２】
【従来の技術】
近年において、ビデオ信号及びオーディオ信号等を符号化し、通信衛星（ＣＳ：Communication Satelite）や放送衛星（ＢＳ：Broadcasting Satelite） 等を介して伝送し、受信側においてこれを復調するようにしたシステム、いわゆるディジタル放送システムが開発され普及しつつある。
【０００３】
上記ＢＳやＣＳのディジタル放送システムにおいては、変調方式として、ＢＰＳＫ（Binary Phase Shift Keying） 方式やＱＰＳＫ（Quadrature Phase Shift Keying） 方式が用いられ、さらにＢＳディジタル放送では、ＱＰＳＫ変調方式よりも伝送効率の高いＴＣ８ＰＳＫ（Trellis-Coded ８ Phase Shift Keying） 方式等も用いられるようになっている。すなわち、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。
【０００４】
ここで、ＢＳディジタル放送において伝送するビットストリームとしては、ＣＳ、地上波、ケーブル等の他のメディアとの整合性を図る観点から、ＭＰＥＧ（Moving Picture Image Coding Experts Group） ２で規定された、いわゆるトランスポートストリーム（ＴＳ：Transport Stream）を基本としている。このＴＳは、１バイトの同期バイトを含んだ１８８バイトのパケットで構成されているが、ＣＳディジタル多チャンネル放送、地上波ディジタル放送、ケーブルディジタル放送等では、これに誤り訂正用の１６バイトのパリティを付加したリードソロモン符号（ＲＳ符号）が用いられていることから、ＢＳディジタル放送でも、ＴＳにＲＳ符号化、具体的にはＲＳ（２０４，１８８）符号化を行うようにしている。
【０００５】
図９は、このような現在提案されているＢＳディジタル放送の送信装置の構成例を表している。１８８バイトのＴＳパケットには、ＲＳ（２０４，１８８）符号化により、１６バイトのパリティが付加される。このパケットが４８個集められて１フレームとされる。
【０００６】
各フレームの４８個のパケットの先頭の１バイトの同期バイトは、順次、連続して読み出され、フレーム同期およびＴＭＣＣ発生回路２０１に入力される。フレーム同期およびＴＭＣＣ発生回路２０１は、最初の２つのＴＳパケットの同期バイトをフレーム同期信号にすげ替える。また、フレーム同期およびＴＭＣＣ発生回路２０１は、第３番目以降のＴＳパケットの同期バイトをＴＭＣＣ（Transmission Multiplexing Configuration Control） 信号にすげ替える。このＴＭＣＣ信号には、後述する主信号の変調方式や符号化率などの伝送制御情報が含まれる。これにより、１フレームを構成する４８個のパケットのうちの最初の２つのパケットの２個の同期バイトが、フレーム同期信号にすげ替えられ、第３番目以降のパケットの同期バイトが、ＴＭＣＣ信号にすげ替えられることになる。フレーム同期およびＴＭＣＣ発生回路２０１で発生されたフレーム同期信号とＴＭＣＣ信号は、ＢＰＳＫマッピング回路２０２に入力され、所定の信号点にマッピングされる。
１フレームのうちの最初の２個のＴＳパケットの主信号は、低階層用の画像信号ＬＱとされ、この信号は、この２個のＴＳパケットの範囲内でインタリーブ回路２０３によりインタリーブされ、さらに、畳み込み符号化回路２０４に入力され、１／２の符号化率で畳み込み符号化される。そして畳み込み符号化された信号はパンクチャリング処理されて符号化率３／４とされてＱＰＳＫマッピング回路２０５に供給される。ＱＰＳＫマッピング回路２０５において、ＱＰＳＫ方式で、所定の信号点にマッピングされる。
【０００７】
一方、１フレームを構成する４８個のパケットのうち、残りの４６個のＴＳパケットの主信号は、高階層用の画像信号ＨＱとされ、この信号は、インタリーブ回路２０６に入力され、インタリーブされた後、２／３トレリス符号化回路２０７において符号化され、さらに８ＰＳＫマッピング回路２０８において、信号点にマッピングされる。この２／３トレリス符号化回路２０７において、いわゆるプラグマティックトレリス符号化を行うようにすると、畳み込み符号化回路２０４と２／３トレリス符号化回路２０７は、共通の回路とすることができる。
【０００８】
位相基準バースト発生回路２０９は、受信側での安定したキャリア再生を可能とするために、放送信号の予め定められた位置に挿入するＢＰＳＫ変調信号を発生するものであり、具体的には、主信号の２０３シンボル毎に４シンボルの基準バーストを間欠的に多重するためのものである。
【０００９】
多重化回路２１０は、ＢＰＳＫマッピング回路２０２、ＱＰＳＫマッピング回路２０５、８ＰＳＫマッピング回路２０８、及び位相基準バースト発生回路２０９からの出力を、フレーム単位で多重化し、出力する。従って、多重化回路２１０より出力される各フレームの信号は、最初に、ＢＰＳＫ変調されたフレーム同期信号とＴＭＣＣ信号が配置され、その次に、ＱＰＳＫ変調された低階層用の主信号ＬＱが配置され、最後に８ＰＳＫ変調された高階層用の主信号ＨＱが配置されたフォーマットとなる。また、主信号には所定周期で位相基準バースト発生回路２０９からの基準バーストが間欠的に多重される。
【００１０】
図１０は、ＢＳの伝送信号中のキャリア同期用のＢＰＳＫ変調信号の部分（図中の斜線部）の具体例を示すものであり、フレームの先頭から順に、３２シンボルのＢＰＳＫ変調されたフレーム同期信号、１２８シンボルのＴＭＣＣ信号、３２シンボルのＢＰＳＫ変調されたフレーム同期信号が配置され、これらの１９２シンボルは全てＢＰＳＫ変調信号である。これに続く主信号は、上述したように、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、ＴＣ８ＰＳＫ変調信号のいずれかであるが、主信号の２０３シンボル毎に、位相基準バースト発生回路２０９からの４シンボルのＢＰＳＫ変調信号が配置され、これらの主信号と位相基準信号とが２０７シンボル周期で繰り返される。なお、ＴＭＣＣ信号近傍部分の１９２シンボルは、前フレームの位相基準バースト信号部分の４シンボルから連続して配置されるから、これらの合計１９６シンボルがバースト状のＢＰＳＫ信号部分として現れることになる。
【００１１】
このようなＢＳ信号を受信する受信側では、キャリアの同期を確立し、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、上述したＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号に続いて伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知って、適切な復調、復号動作を行うようにしている。
【００１２】
【発明が解決しようとする課題】
ところで、上述したように、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。このようなＢＳ信号を受信してディジタル信号を復号するためには、キャリア同期回路によるキャリア再生が必要であるが、各変調信号については、ＢＰＳＫ＞ＱＰＳＫ＞ＴＣ８ＰＳＫの変調波の順に安定したキャリア再生が行える。このため、キャリア同期をとる場合には、一般的に上記ＢＰＳＫ変調信号の部分が用いられるが、このＢＰＳＫ変調信号の部分は連続しておらず、間欠的に、いわゆるバースト的に現れることになる。また、上記ＢＳ信号のＢＰＳＫ変調信号の部分は、上記図１０と共に説明したように、ＴＭＣＣ信号及びフレーム同期信号の近傍の１９６シンボルと、２０７シンボル周期で現れる４シンボルの位相基準バースト信号の部分とがあり、バースト長及びバースト周期が互いに異なっている。
【００１３】
このようなバースト状に現れるキャリア信号のバースト長及びバースト周期が異なる場合には、キャリア再生用ＰＬＬ又はコスタスループ等のループゲインが変化してキャリア同期が不安定になって同期捕捉に時間がかかってしまう問題があった。また、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合等に、同期外れを起こしやすい問題があった。
【００１４】
本発明は、このような実情に鑑みてなされたものであって、バースト長及びバースト周期が互いに異なるようなキャリア信号に対して安定にかつ高速にキャリア同期が行えるようなキャリア同期方法及び回路、並びに信号処理装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上述のような課題を解決するために、本発明に係るキャリア同期方法及び回路は、キャリア同期のためのキャリア同期用信号部分を含み、該キャリア同期用信号部分の持続時間であるバースト長が互いに異なる第１、第２のバースト長を有する入力信号が供給され、上記入力信号の上記第１のバースト長のキャリア同期用信号部分と、上記入力信号の上記第２のバースト長のキャリア同期用信号部分とをそれぞれ選択して取り出し、取り出された第１、第２のキャリア同期用信号部分が入力されて、それぞれキャリア再生用の第１、第２のキャリア再生ループ系を構成し、上記第１、第２のキャリア再生ループ系の各ループゲインに対して、上記第１、第２のバースト長に応じてバースト長が長いほど小さい重みを付けることを特徴とするものである。
【００１６】
また、本発明に係る信号処理装置は、情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応する第１、第２のバースト長を有するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、上記キャリア同期手段は、上記受信信号の上記第１のバースト長のキャリア同期用信号部分と、上記受信信号の上記第２のバースト長のキャリア同期用信号部分とをそれぞれ選択して取り出す選択手段と、上記選択手段で取り出された第１、第２のキャリア同期用信号部分が入力されて、それぞれキャリア再生用のループを構成する第１、第２のキャリア再生ループ系と、上記第１、第２のキャリア再生ループ系の各ループゲインに対して、上記第１、第２のバースト長に応じてバースト長が長いほど小さい重みを付ける重み付け手段とを有してなることを特徴とするものである。
【００１７】
本発明によれば、互いに異なるバースト長の各バースト部分毎にキャリア再生ループを設け、それぞれのループゲインをバースト長に対応して、バースト長が長いほどループゲインを小さくするように、好ましくは各ループゲインに対してバースト長の逆数の比の重みを付けることにより、高速で安定したキャリア同期が行える。
【００１８】
【発明の実施の形態】
以下、本発明に係るキャリア同期方法及び回路の好ましい実施の形態について、図面を参照しながら詳細に説明する。
【００１９】
図１は本発明を適用したキャリア同期回路の構成例を示すブロック図である。
【００２０】
この図１において、入力端子１０１には、上述したようなＢＳディジタル放送の受信信号（ＢＳ信号）が入力されるが、ここでは説明を簡略化するために、正弦波の複素信号、例えば実数部（リアルパート）が図２に示すような正弦波、虚数部（イマジナリパート）が図３に示すような余弦波の複素信号が入力されるものとする。また、このキャリア信号は、例えば図４の（Ａ）の斜線部に示すようにバースト的に現れるものとする。
【００２１】
すなわち、図４の（Ａ）に示すキャリア信号は、先頭位置の２２シンボルのバースト部分と、４０シンボル周期で２シンボルのバースト部分とが合成されたものである。これは、上述したＢＳ信号のＴＭＣＣ信号及びフレーム同期信号の部分と、位相基準バースト部分とに対応するものであり、互いにバースト長が異なるようなバースト状キャリア信号の一例を示すものである。
【００２２】
図１の入力端子１０１に入力された図４の（Ａ）に示すようなバースト状キャリア信号の複素信号は、複素乗算器１１を介して、振幅／位相分離回路１２に送られ、振幅成分と位相成分とに分離される。振幅成分は端子１０４を介して終端（ターミネート）され、位相成分は、切換スイッチ２１の被選択端子ａ及び切換スイッチ４１の被選択端子ａにそれぞれ送られる。切換スイッチ２１の被選択端子ｂには、端子１０３からのゼロレベル信号“０”が入力されており、この切換スイッチ２１は、入力端子１０２からの図４の（Ｃ）に示す信号により切換制御される。また、切換スイッチ４１の被選択端子ｂには、端子１０８からのゼロレベル信号“０”が入力されており、この切換スイッチ４１は、入力端子１０７からの図４の（Ｄ）に示す信号により切換制御される。すなわち、切換スイッチ２１では、図４の（Ａ）に示すようなバースト状キャリア信号の先頭位置の２２シンボルのバースト部分を抜き出して次段の回路系に送っており、また、切換スイッチ４１では、図４の（Ａ）の信号中の４０シンボル周期で２シンボルのバースト部分を抜き出して次段の回路系に送っている。
【００２３】
切換スイッチ２１からの信号は、増幅度（ゲイン）がωn 2の増幅器２２及び増幅度が２ｄpωnの増幅器２６にそれぞれ送られる。ここで、ωn は、２次のＰＬＬ（Phase Locked Loop） における自然角周波数を、ｄp は、２次のＰＬＬにおけるダンピングファクタをそれぞれ表している。増幅器２２からの信号は、加算器２３に送られて、この加算器２３からの出力を単位遅延素子２４で遅延した信号と加算される。すなわち、加算器２３と単位遅延素子２４とで積分器を構成している。加算器２３からの出力は、増幅器２７を介して加算器２５に送られる。ここで、増幅器２７側の経路では位相が検出されるのに対して、増幅器２２側の経路では、位相が積分されて周波数検出が行われる。この周波数検出部側の増幅器２７は、上述した図４の各バースト状キャリア信号の互いに異なるバースト長の部分を切換スイッチ２１，４１でそれぞれ取り出すことによる各バースト長に応じたループゲイン調整用の増幅器である。加算器２５には、増幅器２７からの信号の他に、増幅器２６からの信号、及び後述する加算器４５からの信号が供給されている。
【００２４】
次に、切換スイッチ４１からの信号は、増幅度がωn 2の増幅器４２及び増幅度が２ｄpωnの増幅器４６にそれぞれ送られる。増幅器４２からの信号は、加算器４３に送られて、この加算器４３からの出力を単位遅延素子４４で遅延した信号と加算される。加算器４３からの出力は加算器４５に送られ、増幅器４６からの出力と加算される。この加算器４５からの出力は、加算器２５に送られて、上記増幅器２６からの出力及び増幅器２７からの出力と加算される。
【００２５】
加算器２５からの出力は、いわゆるＰＬＬ誤差信号であり、加算器３１を介してモジュロ部３２に送られ、このモジュロ部３２からの出力が単位遅延素子３３で遅延されて加算器３１に送られている。モジュロ部３２は、入力ｕを２πで割った余り（剰余）である rem（ｕ，２π）を出力する。すなわち、モジュロ部３２は、入力位相を０〜２πの範囲の値に変換して出力している。モジュロ部３２からの出力は、単位遅延素子３４を介して、再び複素信号に変換するための変換部３５に送られる。変換部３５は、入力された信号のエクスポネンシャル（exponential） をとる、すなわち、入力位相ｘを単位円上の複素数 exp（ｊｘ）に変換するものである。変換部３５からの複素信号は、複素共役（Conjugate） 部３６に送られて位相が反転され、上記入力側の複素乗算器１１に送られることによって、ＰＬＬのループが形成される。なお、加算器２５からのＰＬＬ誤差信号は、端子１０６を介して取り出されるようになっている。
【００２６】
ここで、上記切換スイッチ２１，４１で互いに異なるバースト長の部分がそれぞれ取り出されて各キャリア再生ループ系（図１の例では２次のＰＬＬループ）に送られているが、本発明の実施の形態においては、これらのキャリア再生ループ系のループゲインに対してバースト長が長いほど小さい重みを付けるようにしている。具体的には、切換スイッチ２１側のキャリア再生ループ系の上述した周波数検出部側に重み付け用の増幅器２７を挿入接続して、この増幅器２７のゲイン（利得）を１よりも小さくしている。これらの各キャリア再生ループ系のループゲインに対する重みは、各バースト長の比の逆数の比とすることが好ましく、この実施の形態では、図４の例における各バースト長の比２２：２に応じて、増幅器２７の利得（ゲイン）を１／１１に設定している。すなわち、切換スイッチ２１側の系と、切換スイッチ４１側の系とについて、各バースト長の比２２：２の逆数の比である１：１１が各ループゲインの比となるように、増幅器２７の利得を１／１１に設定している。
【００２７】
ところで、図５は、本発明の説明に共するための従来のキャリア同期回路の構成例を示しており、この図５の入力端子１０１にも、上述した図４の（Ａ）に示すようなバースト状のキャリア信号が入力されるものとする。
【００２８】
この図５の例においては、入力端子１０１から複素乗算器１１１を介し、振幅／位相分離回路１１２で分離された位相成分が切換スイッチ１２１の被選択端子ａに送られている。この切換スイッチ１２１の切換制御端子１０９には、上述した図４の（Ａ）に示すようなバースト状のキャリア信号の全てのバースト部分を選択するための、図４の（Ｂ）に示すような切換制御信号が供給されている。
【００２９】
すなわち、図５において、振幅／位相分離回路１１２からの振幅成分は端子１０４を介して終端（ターミネート）され、位相成分は、切換スイッチ１２１の被選択端子ａに送られる。切換スイッチ１２１の被選択端子ｂには、端子１０３からのゼロレベル信号“０”が入力されており、この切換スイッチ１２１は、入力端子１０９からの図４の（Ｂ）に示す信号により切換制御される。切換スイッチ１２１では、図４の（Ａ）の信号中の最初の２２シンボルのバースト部分、及び４０シンボル周期で２シンボルのバースト部分の全てを抜き出して次段の回路系に送っている。
【００３０】
切換スイッチ１２１からの信号は、増幅度（ゲイン）がωn 2の増幅器１２２及び増幅度が２ｄpωnの増幅器１２６にそれぞれ送られる。増幅器１２２からの信号は、加算器１２３に送られて、この加算器１２３からの出力を単位遅延素子１２４で遅延した信号と加算される。すなわち、加算器１２３と単位遅延素子１２４とで積分器を構成している。加算器１２３からの出力、及び増幅器１２６からの出力は加算器１２５に送られて加算される。この加算器１２５からの出力信号は、いわゆるＰＬＬ誤差信号として、加算器１３１を介してモジュロ部１３２に送られ、このモジュロ部１３２からの出力が単位遅延素子１３３で遅延されて加算器１３１に送られている。モジュロ部１３２では入力を０〜２πの範囲の値に変換して出力している。モジュロ部１３２からの出力は、単位遅延素子１３４を介して、変換部１３５に送られて再び複素信号に変換された後、複素共役（Conjugate） 部１３６に送られて位相が反転され、上記入力側の複素乗算器１１１に送られることによって、ＰＬＬのループが形成される。なお、加算器１２５からのＰＬＬ誤差信号は、端子１０６を介して取り出されるようになっている。
【００３１】
この図５の構成においては、図４の（Ａ）に示すようなバースト状キャリア信号の互いにバースト長が異なるバースト部分の全てに対して、１つのＰＬＬ回路系によるキャリア再生を行うようにしているため、キャリア同期に時間がかかってしまう問題がある。
【００３２】
これに対して、本発明の実施の形態となる図１の構成によれば、互いに異なるバースト長の各バースト部分毎にキャリア再生ループを設け、それぞれのループゲインをバースト長に対応して、バースト長が長いほどループゲインを小さくするように、好ましくは各ループゲインに対してバースト長の逆数の比の重みを付けることにより、高速で安定したキャリア同期が行える。
【００３３】
すなわち、図６は、本発明の実施の形態となる図１の構成を用いるときの端子１０６からのＰＬＬ誤差（ＰＬＬエラー）を示し、図７は、図５に示した従来のキャリア同期回路の構成例を用いるときの端子１０６からのＰＬＬ誤差を示している。
【００３４】
これらの図６、図７を比較すれば、従来の図５の構成を用いたキャリア同期回路では、図７に示すようにキャリア同期に時間がかかっていたのに対して、本発明の実施の形態のキャリア同期回路では、図６に示すようにキャリア同期の時間が短縮され、高速でかつ安定なキャリア同期が行えることが明らかである。
【００３５】
次に、図８は、上述したような本発明の実施の形態となるキャリア同期回路を用いて、ＢＳ信号を受信する受信装置を構成する場合のいわゆるフロントエンド部を概略的に示すブロック図である。
【００３６】
この図８において、入力端子２２１を介して入力された受信信号は、分離部２２２に送られ、同相成分Ｉ信号と直交成分Ｑ信号とに分離される。これは、複素入力信号を実部（リアルパート：Ｉ信号）と虚部（イマジナリパート：Ｑ信号）とに分離することに相当する。これらのＩ信号及びＱ信号は、それぞれナイキストフィルタ（Raised Cosine Filter）２２３及び２２４に送られた後、合成部２２５に送られて、再び複素信号に戻される。フィルタ２２３及び２２４は、ルートロールオフフィルタであり、入力されたＩ信号及びＱ信号を帯域制限して出力する。合成部２２５からの出力信号は乗算部２２６に送られ、この乗算部２２６は供給された信号を２乗して出力する。乗算部２２６からの出力信号は、端子２４１を介してキャリア同期部２４０に送られる。また、乗算部２２６からの出力信号は、デマッピング部２２７に送られる。
【００３７】
キャリア同期部２４０では、上記ＢＳ信号中のキャリア再生が行われ、再生されたキャリア信号が端子２４２を介してデマッピング部２２７に送られる。このキャリア同期部２４０は、具体的には上記図１と共に説明したような２つのキャリア再生ループ系を有する構成となっており、ＢＳ信号中のＢＰＳＫ変調部分に相当する互いに異なる第１，第２のバースト長の部分をそれぞれ選択して取り出して第１，第２のキャリア再生ループ系に送り、これらのキャリア再生ループ系の各ループゲインの重みがそれぞれのバースト長の逆数の比となるようにゲイン調整を行っている。ここで、ＢＳ信号中のＢＰＳＫ変調部分は、上記図１０と共に説明したように、ＴＭＣＣ信号近傍の１９６シンボル長の第１の部分と、位相基準バーストの４シンボル長の第２の部分とがあることから、第１の部分が入力される第１のキャリア再生ループ系に、利得が４／１９６＝１／４９の増幅器を挿入接続すればよい。
【００３８】
デマッピング部２２７では、上記送信側におけるＢＰＳＫ、ＱＰＳＫ、ＴＣ８ＰＳＫの変調の際にマッピングされた信号点を検出するようなデマッピング処理を行い、その信号点に対応するメトリックを発生して、ビタビ復号部２２８に送る。ビタビ復号部２２８では、デマッピング部２２７からの信号を畳み込み復号処理し、デインターリーブ部２２９に送る。デインターリーブ部２２９は、上記送信側でのインターリーブに対応するデインターリーブ処理を行い、その出力をリードソロモン復号部２３０に送る。リードソロモン復号部２３０では、上述したＲＳ（２０４，１８８）符号の復号処理を行う。このリードソロモン復号部２３０からの出力信号は、端子２３１を介して図示しないＭＰＥＧ復号部に送られる。
【００３９】
受信側では搬送波やクロックの同期を確立した後、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、フレーム同期を確立する。このフレーム同期信号の後には、ＢＰＳＫ変調されたＴＭＣＣが続いているので、フレーム同期が確立すれば、フレーム同期信号の次の信号をＢＰＳＫ信号として受信、復調し、ＴＭＣＣ信号を得ることができる。このＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号の後に引き続き伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知ることができるので、これに基づいて、主信号の受信および内符号の復号を行うことができる。
【００４０】
その後、復調信号中のフレーム同期信号とＴＭＣＣ信号は、元のように、ＴＳの同期信号に置き換えられ、１バイトの同期信号と２０３バイトの主信号とからなるＲＳ（２０４，１８８）符号化されたＴＳに戻され、さらにこのＲＳ符号を復号することにより、送信されたＴＳを得ることができる。
【００４１】
以上説明したような本発明の実施の形態によれば、キャリア同期用バースト信号部分のバースト長やバースト周期が異なるものにキャリア同期する場合、キャリア再生用ＰＬＬ又はコスタスループ等のループゲインを、バースト長やバースト周期に対応したループゲインに調整することによって、高速でかつ安定なキャリア同期を実現できる。また、ＢＳディジタル放送信号の変調信号のように、複数の変調方式（ＢＰＳＫ、ＱＰＳＫ、ＴＣ８ＰＳＫ）が混在した信号において、低Ｃ／Ｎ（キャリア／ノイズ比）時の誤り率が良い変調信号、例えばＢＰＳＫ変調信号を選んで、それをバースト信号とみなしてキャリア同期回路が構成できる。
【００４２】
なお、本発明は上述した実施の形態のみに限定されるものではなく、例えば上述した実施の形態ではＰＬＬループを例示したが、この他コスタスループ等の種々のキャリア再生ループを使用できることは勿論である。
【００４３】
【発明の効果】
本発明によれば、互いに異なる第１、第２のバースト長を有するキャリア同期用バースト信号を含む入力信号が供給され、入力信号の上記第１のバースト長のキャリア同期用信号部分と、上記入力信号の上記第２のバースト長のキャリア同期用信号部分とをそれぞれ選択して取り出し、取り出された第１、第２のキャリア同期用信号部分がそれぞれキャリア再生用の第１、第２のキャリア再生ループ系に送られて、これらの第１、第２のキャリア再生ループ系の各ループゲインに対して、バースト長が長いほど小さい重みを付けることにより、キャリア同期に要する時間が短縮され、高速で安定なキャリア同期回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態となるキャリア同期回路の構成を示すブロック図である。
【図２】入力複素信号の一例の実部となる正弦波を示す図である。
【図３】入力複素信号の一例の虚部となる余弦波を示す図である。
【図４】バースト状のキャリア信号及び切換制御信号の一例を示す図である。
【図５】従来のキャリア同期回路の一例を示すブロック図である。
【図６】本発明の実施の形態におけるキャリア同期の際のＰＬＬ誤差信号を示す図である。
【図７】従来のキャリア同期回路におけるキャリア同期の際のＰＬＬ誤差信号を示す図である。
【図８】本発明の実施の形態のキャリア同期回路を用いて構成される受信装置の一例を示すブロック図である。
【図９】ＢＳディジタル放送の送信装置の一例を示す図である。
【図１０】ＢＳディジタル放送信号中のキャリア同期用のＢＰＳＫ変調信号の部分の一例を示す図である。
【符号の説明】
１１ 複素乗算器、 １２ 振幅／位相分離回路、 ２１，４１ 切換スイッチ、 ２２，２６，４２，４６ 増幅器、 ２３，２５，３１，４３，４５ 加算器、 ２４，３３，３４，４４ 単位遅延素子、 ２７ ループゲイン調整用の増幅器
【発明の属する技術分野】
本発明は、キャリア同期方法及び回路、並びに信号処理装置に関し、特にＢＳ（放送衛星）を介して伝送された信号を受信する受信装置におけるキャリア同期方法及び回路、並びに信号処理装置に関するものである。
【０００２】
【従来の技術】
近年において、ビデオ信号及びオーディオ信号等を符号化し、通信衛星（ＣＳ：Communication Satelite）や放送衛星（ＢＳ：Broadcasting Satelite） 等を介して伝送し、受信側においてこれを復調するようにしたシステム、いわゆるディジタル放送システムが開発され普及しつつある。
【０００３】
上記ＢＳやＣＳのディジタル放送システムにおいては、変調方式として、ＢＰＳＫ（Binary Phase Shift Keying） 方式やＱＰＳＫ（Quadrature Phase Shift Keying） 方式が用いられ、さらにＢＳディジタル放送では、ＱＰＳＫ変調方式よりも伝送効率の高いＴＣ８ＰＳＫ（Trellis-Coded ８ Phase Shift Keying） 方式等も用いられるようになっている。すなわち、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。
【０００４】
ここで、ＢＳディジタル放送において伝送するビットストリームとしては、ＣＳ、地上波、ケーブル等の他のメディアとの整合性を図る観点から、ＭＰＥＧ（Moving Picture Image Coding Experts Group） ２で規定された、いわゆるトランスポートストリーム（ＴＳ：Transport Stream）を基本としている。このＴＳは、１バイトの同期バイトを含んだ１８８バイトのパケットで構成されているが、ＣＳディジタル多チャンネル放送、地上波ディジタル放送、ケーブルディジタル放送等では、これに誤り訂正用の１６バイトのパリティを付加したリードソロモン符号（ＲＳ符号）が用いられていることから、ＢＳディジタル放送でも、ＴＳにＲＳ符号化、具体的にはＲＳ（２０４，１８８）符号化を行うようにしている。
【０００５】
図９は、このような現在提案されているＢＳディジタル放送の送信装置の構成例を表している。１８８バイトのＴＳパケットには、ＲＳ（２０４，１８８）符号化により、１６バイトのパリティが付加される。このパケットが４８個集められて１フレームとされる。
【０００６】
各フレームの４８個のパケットの先頭の１バイトの同期バイトは、順次、連続して読み出され、フレーム同期およびＴＭＣＣ発生回路２０１に入力される。フレーム同期およびＴＭＣＣ発生回路２０１は、最初の２つのＴＳパケットの同期バイトをフレーム同期信号にすげ替える。また、フレーム同期およびＴＭＣＣ発生回路２０１は、第３番目以降のＴＳパケットの同期バイトをＴＭＣＣ（Transmission Multiplexing Configuration Control） 信号にすげ替える。このＴＭＣＣ信号には、後述する主信号の変調方式や符号化率などの伝送制御情報が含まれる。これにより、１フレームを構成する４８個のパケットのうちの最初の２つのパケットの２個の同期バイトが、フレーム同期信号にすげ替えられ、第３番目以降のパケットの同期バイトが、ＴＭＣＣ信号にすげ替えられることになる。フレーム同期およびＴＭＣＣ発生回路２０１で発生されたフレーム同期信号とＴＭＣＣ信号は、ＢＰＳＫマッピング回路２０２に入力され、所定の信号点にマッピングされる。
１フレームのうちの最初の２個のＴＳパケットの主信号は、低階層用の画像信号ＬＱとされ、この信号は、この２個のＴＳパケットの範囲内でインタリーブ回路２０３によりインタリーブされ、さらに、畳み込み符号化回路２０４に入力され、１／２の符号化率で畳み込み符号化される。そして畳み込み符号化された信号はパンクチャリング処理されて符号化率３／４とされてＱＰＳＫマッピング回路２０５に供給される。ＱＰＳＫマッピング回路２０５において、ＱＰＳＫ方式で、所定の信号点にマッピングされる。
【０００７】
一方、１フレームを構成する４８個のパケットのうち、残りの４６個のＴＳパケットの主信号は、高階層用の画像信号ＨＱとされ、この信号は、インタリーブ回路２０６に入力され、インタリーブされた後、２／３トレリス符号化回路２０７において符号化され、さらに８ＰＳＫマッピング回路２０８において、信号点にマッピングされる。この２／３トレリス符号化回路２０７において、いわゆるプラグマティックトレリス符号化を行うようにすると、畳み込み符号化回路２０４と２／３トレリス符号化回路２０７は、共通の回路とすることができる。
【０００８】
位相基準バースト発生回路２０９は、受信側での安定したキャリア再生を可能とするために、放送信号の予め定められた位置に挿入するＢＰＳＫ変調信号を発生するものであり、具体的には、主信号の２０３シンボル毎に４シンボルの基準バーストを間欠的に多重するためのものである。
【０００９】
多重化回路２１０は、ＢＰＳＫマッピング回路２０２、ＱＰＳＫマッピング回路２０５、８ＰＳＫマッピング回路２０８、及び位相基準バースト発生回路２０９からの出力を、フレーム単位で多重化し、出力する。従って、多重化回路２１０より出力される各フレームの信号は、最初に、ＢＰＳＫ変調されたフレーム同期信号とＴＭＣＣ信号が配置され、その次に、ＱＰＳＫ変調された低階層用の主信号ＬＱが配置され、最後に８ＰＳＫ変調された高階層用の主信号ＨＱが配置されたフォーマットとなる。また、主信号には所定周期で位相基準バースト発生回路２０９からの基準バーストが間欠的に多重される。
【００１０】
図１０は、ＢＳの伝送信号中のキャリア同期用のＢＰＳＫ変調信号の部分（図中の斜線部）の具体例を示すものであり、フレームの先頭から順に、３２シンボルのＢＰＳＫ変調されたフレーム同期信号、１２８シンボルのＴＭＣＣ信号、３２シンボルのＢＰＳＫ変調されたフレーム同期信号が配置され、これらの１９２シンボルは全てＢＰＳＫ変調信号である。これに続く主信号は、上述したように、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、ＴＣ８ＰＳＫ変調信号のいずれかであるが、主信号の２０３シンボル毎に、位相基準バースト発生回路２０９からの４シンボルのＢＰＳＫ変調信号が配置され、これらの主信号と位相基準信号とが２０７シンボル周期で繰り返される。なお、ＴＭＣＣ信号近傍部分の１９２シンボルは、前フレームの位相基準バースト信号部分の４シンボルから連続して配置されるから、これらの合計１９６シンボルがバースト状のＢＰＳＫ信号部分として現れることになる。
【００１１】
このようなＢＳ信号を受信する受信側では、キャリアの同期を確立し、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、上述したＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号に続いて伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知って、適切な復調、復号動作を行うようにしている。
【００１２】
【発明が解決しようとする課題】
ところで、上述したように、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。このようなＢＳ信号を受信してディジタル信号を復号するためには、キャリア同期回路によるキャリア再生が必要であるが、各変調信号については、ＢＰＳＫ＞ＱＰＳＫ＞ＴＣ８ＰＳＫの変調波の順に安定したキャリア再生が行える。このため、キャリア同期をとる場合には、一般的に上記ＢＰＳＫ変調信号の部分が用いられるが、このＢＰＳＫ変調信号の部分は連続しておらず、間欠的に、いわゆるバースト的に現れることになる。また、上記ＢＳ信号のＢＰＳＫ変調信号の部分は、上記図１０と共に説明したように、ＴＭＣＣ信号及びフレーム同期信号の近傍の１９６シンボルと、２０７シンボル周期で現れる４シンボルの位相基準バースト信号の部分とがあり、バースト長及びバースト周期が互いに異なっている。
【００１３】
このようなバースト状に現れるキャリア信号のバースト長及びバースト周期が異なる場合には、キャリア再生用ＰＬＬ又はコスタスループ等のループゲインが変化してキャリア同期が不安定になって同期捕捉に時間がかかってしまう問題があった。また、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合等に、同期外れを起こしやすい問題があった。
【００１４】
本発明は、このような実情に鑑みてなされたものであって、バースト長及びバースト周期が互いに異なるようなキャリア信号に対して安定にかつ高速にキャリア同期が行えるようなキャリア同期方法及び回路、並びに信号処理装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上述のような課題を解決するために、本発明に係るキャリア同期方法及び回路は、キャリア同期のためのキャリア同期用信号部分を含み、該キャリア同期用信号部分の持続時間であるバースト長が互いに異なる第１、第２のバースト長を有する入力信号が供給され、上記入力信号の上記第１のバースト長のキャリア同期用信号部分と、上記入力信号の上記第２のバースト長のキャリア同期用信号部分とをそれぞれ選択して取り出し、取り出された第１、第２のキャリア同期用信号部分が入力されて、それぞれキャリア再生用の第１、第２のキャリア再生ループ系を構成し、上記第１、第２のキャリア再生ループ系の各ループゲインに対して、上記第１、第２のバースト長に応じてバースト長が長いほど小さい重みを付けることを特徴とするものである。
【００１６】
また、本発明に係る信号処理装置は、情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応する第１、第２のバースト長を有するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、上記キャリア同期手段は、上記受信信号の上記第１のバースト長のキャリア同期用信号部分と、上記受信信号の上記第２のバースト長のキャリア同期用信号部分とをそれぞれ選択して取り出す選択手段と、上記選択手段で取り出された第１、第２のキャリア同期用信号部分が入力されて、それぞれキャリア再生用のループを構成する第１、第２のキャリア再生ループ系と、上記第１、第２のキャリア再生ループ系の各ループゲインに対して、上記第１、第２のバースト長に応じてバースト長が長いほど小さい重みを付ける重み付け手段とを有してなることを特徴とするものである。
【００１７】
本発明によれば、互いに異なるバースト長の各バースト部分毎にキャリア再生ループを設け、それぞれのループゲインをバースト長に対応して、バースト長が長いほどループゲインを小さくするように、好ましくは各ループゲインに対してバースト長の逆数の比の重みを付けることにより、高速で安定したキャリア同期が行える。
【００１８】
【発明の実施の形態】
以下、本発明に係るキャリア同期方法及び回路の好ましい実施の形態について、図面を参照しながら詳細に説明する。
【００１９】
図１は本発明を適用したキャリア同期回路の構成例を示すブロック図である。
【００２０】
この図１において、入力端子１０１には、上述したようなＢＳディジタル放送の受信信号（ＢＳ信号）が入力されるが、ここでは説明を簡略化するために、正弦波の複素信号、例えば実数部（リアルパート）が図２に示すような正弦波、虚数部（イマジナリパート）が図３に示すような余弦波の複素信号が入力されるものとする。また、このキャリア信号は、例えば図４の（Ａ）の斜線部に示すようにバースト的に現れるものとする。
【００２１】
すなわち、図４の（Ａ）に示すキャリア信号は、先頭位置の２２シンボルのバースト部分と、４０シンボル周期で２シンボルのバースト部分とが合成されたものである。これは、上述したＢＳ信号のＴＭＣＣ信号及びフレーム同期信号の部分と、位相基準バースト部分とに対応するものであり、互いにバースト長が異なるようなバースト状キャリア信号の一例を示すものである。
【００２２】
図１の入力端子１０１に入力された図４の（Ａ）に示すようなバースト状キャリア信号の複素信号は、複素乗算器１１を介して、振幅／位相分離回路１２に送られ、振幅成分と位相成分とに分離される。振幅成分は端子１０４を介して終端（ターミネート）され、位相成分は、切換スイッチ２１の被選択端子ａ及び切換スイッチ４１の被選択端子ａにそれぞれ送られる。切換スイッチ２１の被選択端子ｂには、端子１０３からのゼロレベル信号“０”が入力されており、この切換スイッチ２１は、入力端子１０２からの図４の（Ｃ）に示す信号により切換制御される。また、切換スイッチ４１の被選択端子ｂには、端子１０８からのゼロレベル信号“０”が入力されており、この切換スイッチ４１は、入力端子１０７からの図４の（Ｄ）に示す信号により切換制御される。すなわち、切換スイッチ２１では、図４の（Ａ）に示すようなバースト状キャリア信号の先頭位置の２２シンボルのバースト部分を抜き出して次段の回路系に送っており、また、切換スイッチ４１では、図４の（Ａ）の信号中の４０シンボル周期で２シンボルのバースト部分を抜き出して次段の回路系に送っている。
【００２３】
切換スイッチ２１からの信号は、増幅度（ゲイン）がωn 2の増幅器２２及び増幅度が２ｄpωnの増幅器２６にそれぞれ送られる。ここで、ωn は、２次のＰＬＬ（Phase Locked Loop） における自然角周波数を、ｄp は、２次のＰＬＬにおけるダンピングファクタをそれぞれ表している。増幅器２２からの信号は、加算器２３に送られて、この加算器２３からの出力を単位遅延素子２４で遅延した信号と加算される。すなわち、加算器２３と単位遅延素子２４とで積分器を構成している。加算器２３からの出力は、増幅器２７を介して加算器２５に送られる。ここで、増幅器２７側の経路では位相が検出されるのに対して、増幅器２２側の経路では、位相が積分されて周波数検出が行われる。この周波数検出部側の増幅器２７は、上述した図４の各バースト状キャリア信号の互いに異なるバースト長の部分を切換スイッチ２１，４１でそれぞれ取り出すことによる各バースト長に応じたループゲイン調整用の増幅器である。加算器２５には、増幅器２７からの信号の他に、増幅器２６からの信号、及び後述する加算器４５からの信号が供給されている。
【００２４】
次に、切換スイッチ４１からの信号は、増幅度がωn 2の増幅器４２及び増幅度が２ｄpωnの増幅器４６にそれぞれ送られる。増幅器４２からの信号は、加算器４３に送られて、この加算器４３からの出力を単位遅延素子４４で遅延した信号と加算される。加算器４３からの出力は加算器４５に送られ、増幅器４６からの出力と加算される。この加算器４５からの出力は、加算器２５に送られて、上記増幅器２６からの出力及び増幅器２７からの出力と加算される。
【００２５】
加算器２５からの出力は、いわゆるＰＬＬ誤差信号であり、加算器３１を介してモジュロ部３２に送られ、このモジュロ部３２からの出力が単位遅延素子３３で遅延されて加算器３１に送られている。モジュロ部３２は、入力ｕを２πで割った余り（剰余）である rem（ｕ，２π）を出力する。すなわち、モジュロ部３２は、入力位相を０〜２πの範囲の値に変換して出力している。モジュロ部３２からの出力は、単位遅延素子３４を介して、再び複素信号に変換するための変換部３５に送られる。変換部３５は、入力された信号のエクスポネンシャル（exponential） をとる、すなわち、入力位相ｘを単位円上の複素数 exp（ｊｘ）に変換するものである。変換部３５からの複素信号は、複素共役（Conjugate） 部３６に送られて位相が反転され、上記入力側の複素乗算器１１に送られることによって、ＰＬＬのループが形成される。なお、加算器２５からのＰＬＬ誤差信号は、端子１０６を介して取り出されるようになっている。
【００２６】
ここで、上記切換スイッチ２１，４１で互いに異なるバースト長の部分がそれぞれ取り出されて各キャリア再生ループ系（図１の例では２次のＰＬＬループ）に送られているが、本発明の実施の形態においては、これらのキャリア再生ループ系のループゲインに対してバースト長が長いほど小さい重みを付けるようにしている。具体的には、切換スイッチ２１側のキャリア再生ループ系の上述した周波数検出部側に重み付け用の増幅器２７を挿入接続して、この増幅器２７のゲイン（利得）を１よりも小さくしている。これらの各キャリア再生ループ系のループゲインに対する重みは、各バースト長の比の逆数の比とすることが好ましく、この実施の形態では、図４の例における各バースト長の比２２：２に応じて、増幅器２７の利得（ゲイン）を１／１１に設定している。すなわち、切換スイッチ２１側の系と、切換スイッチ４１側の系とについて、各バースト長の比２２：２の逆数の比である１：１１が各ループゲインの比となるように、増幅器２７の利得を１／１１に設定している。
【００２７】
ところで、図５は、本発明の説明に共するための従来のキャリア同期回路の構成例を示しており、この図５の入力端子１０１にも、上述した図４の（Ａ）に示すようなバースト状のキャリア信号が入力されるものとする。
【００２８】
この図５の例においては、入力端子１０１から複素乗算器１１１を介し、振幅／位相分離回路１１２で分離された位相成分が切換スイッチ１２１の被選択端子ａに送られている。この切換スイッチ１２１の切換制御端子１０９には、上述した図４の（Ａ）に示すようなバースト状のキャリア信号の全てのバースト部分を選択するための、図４の（Ｂ）に示すような切換制御信号が供給されている。
【００２９】
すなわち、図５において、振幅／位相分離回路１１２からの振幅成分は端子１０４を介して終端（ターミネート）され、位相成分は、切換スイッチ１２１の被選択端子ａに送られる。切換スイッチ１２１の被選択端子ｂには、端子１０３からのゼロレベル信号“０”が入力されており、この切換スイッチ１２１は、入力端子１０９からの図４の（Ｂ）に示す信号により切換制御される。切換スイッチ１２１では、図４の（Ａ）の信号中の最初の２２シンボルのバースト部分、及び４０シンボル周期で２シンボルのバースト部分の全てを抜き出して次段の回路系に送っている。
【００３０】
切換スイッチ１２１からの信号は、増幅度（ゲイン）がωn 2の増幅器１２２及び増幅度が２ｄpωnの増幅器１２６にそれぞれ送られる。増幅器１２２からの信号は、加算器１２３に送られて、この加算器１２３からの出力を単位遅延素子１２４で遅延した信号と加算される。すなわち、加算器１２３と単位遅延素子１２４とで積分器を構成している。加算器１２３からの出力、及び増幅器１２６からの出力は加算器１２５に送られて加算される。この加算器１２５からの出力信号は、いわゆるＰＬＬ誤差信号として、加算器１３１を介してモジュロ部１３２に送られ、このモジュロ部１３２からの出力が単位遅延素子１３３で遅延されて加算器１３１に送られている。モジュロ部１３２では入力を０〜２πの範囲の値に変換して出力している。モジュロ部１３２からの出力は、単位遅延素子１３４を介して、変換部１３５に送られて再び複素信号に変換された後、複素共役（Conjugate） 部１３６に送られて位相が反転され、上記入力側の複素乗算器１１１に送られることによって、ＰＬＬのループが形成される。なお、加算器１２５からのＰＬＬ誤差信号は、端子１０６を介して取り出されるようになっている。
【００３１】
この図５の構成においては、図４の（Ａ）に示すようなバースト状キャリア信号の互いにバースト長が異なるバースト部分の全てに対して、１つのＰＬＬ回路系によるキャリア再生を行うようにしているため、キャリア同期に時間がかかってしまう問題がある。
【００３２】
これに対して、本発明の実施の形態となる図１の構成によれば、互いに異なるバースト長の各バースト部分毎にキャリア再生ループを設け、それぞれのループゲインをバースト長に対応して、バースト長が長いほどループゲインを小さくするように、好ましくは各ループゲインに対してバースト長の逆数の比の重みを付けることにより、高速で安定したキャリア同期が行える。
【００３３】
すなわち、図６は、本発明の実施の形態となる図１の構成を用いるときの端子１０６からのＰＬＬ誤差（ＰＬＬエラー）を示し、図７は、図５に示した従来のキャリア同期回路の構成例を用いるときの端子１０６からのＰＬＬ誤差を示している。
【００３４】
これらの図６、図７を比較すれば、従来の図５の構成を用いたキャリア同期回路では、図７に示すようにキャリア同期に時間がかかっていたのに対して、本発明の実施の形態のキャリア同期回路では、図６に示すようにキャリア同期の時間が短縮され、高速でかつ安定なキャリア同期が行えることが明らかである。
【００３５】
次に、図８は、上述したような本発明の実施の形態となるキャリア同期回路を用いて、ＢＳ信号を受信する受信装置を構成する場合のいわゆるフロントエンド部を概略的に示すブロック図である。
【００３６】
この図８において、入力端子２２１を介して入力された受信信号は、分離部２２２に送られ、同相成分Ｉ信号と直交成分Ｑ信号とに分離される。これは、複素入力信号を実部（リアルパート：Ｉ信号）と虚部（イマジナリパート：Ｑ信号）とに分離することに相当する。これらのＩ信号及びＱ信号は、それぞれナイキストフィルタ（Raised Cosine Filter）２２３及び２２４に送られた後、合成部２２５に送られて、再び複素信号に戻される。フィルタ２２３及び２２４は、ルートロールオフフィルタであり、入力されたＩ信号及びＱ信号を帯域制限して出力する。合成部２２５からの出力信号は乗算部２２６に送られ、この乗算部２２６は供給された信号を２乗して出力する。乗算部２２６からの出力信号は、端子２４１を介してキャリア同期部２４０に送られる。また、乗算部２２６からの出力信号は、デマッピング部２２７に送られる。
【００３７】
キャリア同期部２４０では、上記ＢＳ信号中のキャリア再生が行われ、再生されたキャリア信号が端子２４２を介してデマッピング部２２７に送られる。このキャリア同期部２４０は、具体的には上記図１と共に説明したような２つのキャリア再生ループ系を有する構成となっており、ＢＳ信号中のＢＰＳＫ変調部分に相当する互いに異なる第１，第２のバースト長の部分をそれぞれ選択して取り出して第１，第２のキャリア再生ループ系に送り、これらのキャリア再生ループ系の各ループゲインの重みがそれぞれのバースト長の逆数の比となるようにゲイン調整を行っている。ここで、ＢＳ信号中のＢＰＳＫ変調部分は、上記図１０と共に説明したように、ＴＭＣＣ信号近傍の１９６シンボル長の第１の部分と、位相基準バーストの４シンボル長の第２の部分とがあることから、第１の部分が入力される第１のキャリア再生ループ系に、利得が４／１９６＝１／４９の増幅器を挿入接続すればよい。
【００３８】
デマッピング部２２７では、上記送信側におけるＢＰＳＫ、ＱＰＳＫ、ＴＣ８ＰＳＫの変調の際にマッピングされた信号点を検出するようなデマッピング処理を行い、その信号点に対応するメトリックを発生して、ビタビ復号部２２８に送る。ビタビ復号部２２８では、デマッピング部２２７からの信号を畳み込み復号処理し、デインターリーブ部２２９に送る。デインターリーブ部２２９は、上記送信側でのインターリーブに対応するデインターリーブ処理を行い、その出力をリードソロモン復号部２３０に送る。リードソロモン復号部２３０では、上述したＲＳ（２０４，１８８）符号の復号処理を行う。このリードソロモン復号部２３０からの出力信号は、端子２３１を介して図示しないＭＰＥＧ復号部に送られる。
【００３９】
受信側では搬送波やクロックの同期を確立した後、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、フレーム同期を確立する。このフレーム同期信号の後には、ＢＰＳＫ変調されたＴＭＣＣが続いているので、フレーム同期が確立すれば、フレーム同期信号の次の信号をＢＰＳＫ信号として受信、復調し、ＴＭＣＣ信号を得ることができる。このＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号の後に引き続き伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知ることができるので、これに基づいて、主信号の受信および内符号の復号を行うことができる。
【００４０】
その後、復調信号中のフレーム同期信号とＴＭＣＣ信号は、元のように、ＴＳの同期信号に置き換えられ、１バイトの同期信号と２０３バイトの主信号とからなるＲＳ（２０４，１８８）符号化されたＴＳに戻され、さらにこのＲＳ符号を復号することにより、送信されたＴＳを得ることができる。
【００４１】
以上説明したような本発明の実施の形態によれば、キャリア同期用バースト信号部分のバースト長やバースト周期が異なるものにキャリア同期する場合、キャリア再生用ＰＬＬ又はコスタスループ等のループゲインを、バースト長やバースト周期に対応したループゲインに調整することによって、高速でかつ安定なキャリア同期を実現できる。また、ＢＳディジタル放送信号の変調信号のように、複数の変調方式（ＢＰＳＫ、ＱＰＳＫ、ＴＣ８ＰＳＫ）が混在した信号において、低Ｃ／Ｎ（キャリア／ノイズ比）時の誤り率が良い変調信号、例えばＢＰＳＫ変調信号を選んで、それをバースト信号とみなしてキャリア同期回路が構成できる。
【００４２】
なお、本発明は上述した実施の形態のみに限定されるものではなく、例えば上述した実施の形態ではＰＬＬループを例示したが、この他コスタスループ等の種々のキャリア再生ループを使用できることは勿論である。
【００４３】
【発明の効果】
本発明によれば、互いに異なる第１、第２のバースト長を有するキャリア同期用バースト信号を含む入力信号が供給され、入力信号の上記第１のバースト長のキャリア同期用信号部分と、上記入力信号の上記第２のバースト長のキャリア同期用信号部分とをそれぞれ選択して取り出し、取り出された第１、第２のキャリア同期用信号部分がそれぞれキャリア再生用の第１、第２のキャリア再生ループ系に送られて、これらの第１、第２のキャリア再生ループ系の各ループゲインに対して、バースト長が長いほど小さい重みを付けることにより、キャリア同期に要する時間が短縮され、高速で安定なキャリア同期回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態となるキャリア同期回路の構成を示すブロック図である。
【図２】入力複素信号の一例の実部となる正弦波を示す図である。
【図３】入力複素信号の一例の虚部となる余弦波を示す図である。
【図４】バースト状のキャリア信号及び切換制御信号の一例を示す図である。
【図５】従来のキャリア同期回路の一例を示すブロック図である。
【図６】本発明の実施の形態におけるキャリア同期の際のＰＬＬ誤差信号を示す図である。
【図７】従来のキャリア同期回路におけるキャリア同期の際のＰＬＬ誤差信号を示す図である。
【図８】本発明の実施の形態のキャリア同期回路を用いて構成される受信装置の一例を示すブロック図である。
【図９】ＢＳディジタル放送の送信装置の一例を示す図である。
【図１０】ＢＳディジタル放送信号中のキャリア同期用のＢＰＳＫ変調信号の部分の一例を示す図である。
【符号の説明】
１１ 複素乗算器、 １２ 振幅／位相分離回路、 ２１，４１ 切換スイッチ、 ２２，２６，４２，４６ 増幅器、 ２３，２５，３１，４３，４５ 加算器、 ２４，３３，３４，４４ 単位遅延素子、 ２７ ループゲイン調整用の増幅器
Claims (12)
- キャリア同期のためのキャリア同期用信号部分を含み、該キャリア同期用信号部分の持続時間であるバースト長が互いに異なる第１、第２のバースト長を有する入力信号が供給され、
上記入力信号の上記第１のバースト長のキャリア同期用信号部分と、上記入力信号の上記第２のバースト長のキャリア同期用信号部分とをそれぞれ選択して取り出し、
上記取り出された第１、第２のキャリア同期用信号部分が入力されて、それぞれキャリア再生用の第１、第２のキャリア再生ループ系を構成し、
上記第１、第２のキャリア再生ループ系の各ループゲインに対して、上記第１、第２のバースト長に応じてバースト長が長いほど小さい重みを付けること
を特徴とするキャリア同期方法。 - 上記第１、第２のキャリア再生ループ系の各ループゲインに対する上記重みは、上記第１、第２のバースト長の逆数の比とすることを特徴とする請求項１記載のキャリア同期方法。
- 上記第１、第２のキャリア再生ループ系は、それぞれ周波数検出部と位相検出部とを有し、上記重み付けは周波数検出部側で行うことを特徴とする請求項１記載のキャリア同期方法。
- キャリア同期のためのキャリア同期用信号部分を含み、該キャリア同期用信号部分の持続時間であるバースト長が互いに異なる第１、第２のバースト長を有する入力信号が供給され、
上記入力信号の上記第１のバースト長のキャリア同期用信号部分と、上記入力信号の上記第２のバースト長のキャリア同期用信号部分とをそれぞれ選択して取り出す選択手段と、
上記選択手段で取り出された第１、第２のキャリア同期用信号部分が入力されて、それぞれキャリア再生用のループを構成する第１、第２のキャリア再生ループ系と、
上記第１、第２のキャリア再生ループ系の各ループゲインに対して、上記第１、第２のバースト長に応じてバースト長が長いほど小さい重みを付ける重み付け手段と
を有することを特徴とするキャリア同期回路。 - 上記第１、第２のキャリア再生ループ系の各ループゲインに対する上記重みは、上記第１、第２のバースト長の逆数の比とすることを特徴とする請求項４記載のキャリア同期回路。
- 上記選択手段により選択された上記入力信号の上記第１のバースト長のキャリア同期用信号部分に対してキャリア信号を検出する第１のキャリア検出回路と、
上記選択手段により選択された上記入力信号の上記第２のバースト長のキャリア同期用信号部分に対してキャリア信号を検出する第２のキャリア検出回路とを有し、
上記第１、第２のキャリア検出回路の少なくとも一方に上記重み付けのための増幅器を設けること
を特徴とする請求項４記載のキャリア同期回路。 - 上記第１、第２のキャリア検出回路は、それぞれ周波数検出部と位相検出部とを有し、上記重み付けのための増幅器は周波数検出部側に設けることを特徴とする請求項６記載のキャリア同期回路。
- 上記第１、第２のキャリア検出信号に対する上記重みは、上記第１、第２のバースト長の逆数の比とすることを特徴とする請求項６記載のキャリア同期回路。
- 情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応する第１、第２のバースト長を有するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、
上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、
上記キャリア同期手段は、
上記受信信号の上記第１のバースト長のキャリア同期用信号部分と、上記受信信号の上記第２のバースト長のキャリア同期用信号部分とをそれぞれ選択して取り出す選択手段と、
上記選択手段で取り出された第１、第２のキャリア同期用信号部分が入力されて、それぞれキャリア再生用のループを構成する第１、第２のキャリア再生ループ系と、
上記第１、第２のキャリア再生ループ系の各ループゲインに対して、上記第１、第２のバースト長に応じてバースト長が長いほど小さい重みを付ける重み付け手段とを有してなる
ことを特徴とする信号処理装置。 - 上記第１、第２のキャリア再生ループ系の各ループゲインに対する上記重みは、上記第１、第２のバースト長の逆数の比とすることを特徴とする請求項９記載の信号処理装置。
- 上記第１、第２のキャリア再生ループ系は、それぞれ周波数検出部と位相検出部とを有し、上記重み付けは周波数検出部側で行うことを特徴とする請求項９記載の信号処理装置。
- 上記情報信号はＢＳディジタル放送信号であり、上記所定の変調方式はＢＰＳＫ変調方式であることを特徴とする請求項９記載の信号処理装置。
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| JP2000159264A JP4378851B2 (ja) | 2000-05-29 | 2000-05-29 | キャリア同期方法及び回路、並びに信号処理装置 |
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Family Applications (1)
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